KR200181808Y1 - I²c 프로토콜 버스를 아날로그 프로토콜 버스로 변환시키는 장치 - Google Patents

Abstract

본 고안은 I²C 프로토콜 버스로 전송되는 데이터를 아날로그 프로토콜 버스에 호환할 수 있도록 한 I²C 프로토콜 버스를 아날로그 프로토콜 버스로 변환시키는 장치에 관한 것으로서, 본 고안은 I²C 프로토콜 버스로 전송되는 ‘시작’비트와 ‘종료’비트 사이의 어드레스와 데이터를 일시 저장한 후 아날로그로 변환하여 출력함으로 아날로그 데이터와 아날로그 어드레스를 얻을 수 있으므로 I²C 프로토콜 버스에서 전송되는 어드레스와 데이터를 아날로그 프로토콜 버스를 사용하는 디바이스가 인식할 수 있게 되는 효과가 있는 것이다.

Description

I²C 프로토콜 버스를 아날로그 프로토콜 버스로 변환시키는 장치

제1도는 I²C 프로토콜 버스의 ‘시작’과 ‘종료’비트를 도시한 도면.

제2도는 I²C 프로토콜 버스의 데이터 전송 사이클의 일례를 도시한 도면.

제3도는 아날로그 프로토콜 버스의 데이터 전송 사이클의 일례를 도시한 도면.

제4도는 본 고안에 의한 I²C 프로토콜 버스를 아날로그 프로토콜 버스로 변환시키는 장치의 구성도.

제5도는 본 고안의 시작/종료 비트 인식부의 구성도이다.

* 도면의 주요부분에 대한 부호의 설명

11 : 시작/종료 비트 인식부 12 : 제어부

13 : 카운터 14 : 수신응답 비트 출력부

15 : 쉬프트 레지스터 16 : 제1래치부

17 : 제2래치부 18 : 제1 D/A변환기

19 : 제2 D/A변환기 20 : 제1버퍼

21 : 제2버퍼 22 : 제1 D-플립플럽

23 : 제2 D-플립플럽 24 : 배타적 오아 게이트

본 고안은 I²C 프로토콜 버스를 변환시키는 장치에 관한 것으로서, 특히 I²C 프로토콜 버스로 전송되는 데이터를 아날로그 프로토콜 버스에 호환할 수 있도록 한 I²C 프로토콜 버스를 아날로그 프로토콜 버스로 변환시키는 장치에 관한 것이다.

일반적으로 I²C 프로토콜은 필립스 사에서 제안한 통신 방식으로서, 데이터가 전송되는 시리얼 데이터(Serial Data : 이하 SDA라 함) 버스와, 동기클럭이 전송되는 시리얼 클럭(Serial Clock : 이하 SCL라 함) 버스로 이루어져 있다.

즉, 상기한 I²C 프로토콜 버스는 직렬 동기버스로서, 상기 SDA 버스와 SCL 버스를 통해 쌍방향 통신이 가능하도록 되어 있다. 즉, 상기 SCL 버스에 동기를 맞추어 상기 SDA 버스를 통해 어드레스와 데이터가 전송되도록 되어 있다.

통상적으로, I²C 프로토콜 버스의 SDA 버스와 SCL 버스는 모두 ‘하이’로 풀업되어 있고, 상기 SDA 버스로 전송되는 데이터는 상기 SCL 버스가 ‘로우’일 때 변하도록 되어 있다. 그러나, 상기 SCL 버스가 ‘하이’일 때 SDA 버스가 ‘하이’에서 ‘로우’로 천이되거나 ‘로우’에서 ‘하이’로 천이될 수 있는 바, 상기 SCL 버스가 ‘하이’일때 SDA 버스가 ‘하이’에서 ‘로우’로 천이되는 것은 데이터 전송 사이클의 ‘시작(START)’을 나타내고, ‘로우’에서 ‘하이’로 천이되는 것은 데이터 전송 사이클의 ‘종료(STOP)’를 나타낸다.

제1도는 I²C 프로토콜 버스의 ‘시작’과 ‘종료’ 비트를 도시한 도면이고, 제2도는 상기한 I²C 프로토콜 버스의 데이터 전송 사이클의 일례를 도시한 도면으로서, I²C 프로토콜 버스의 데이터와 어드레스는 모두 8비트 즉 1바이트 단위로 전송된다. 이때, 수신측은 상기 1바이트의 수신이 완료되면, SCL 버스의 9번째 클럭에서 SDA 버스의 데이터를 ‘로우’로 하여 송신측에 ‘수신응답(ACK)’을 표시한다.

상기와 같은 프로토콜을 기본으로 하는 I²C 프로토콜 버스의 데이터 전송 사이클은 ‘시작(S)’비트, 메인 어드레스, 서브 어드레스, n 바이트의 데이터와 ‘종료(P)’비트로 이루어져 있다.

여기서, 상기 메인 어드레스의 최하위 비트(LSB: Least Significant Bit)는 리드/라이트 동작을 나타내는 바, ‘하이’이면 해당 디바이스로부터 ‘리드’동작을 행하고 ‘로우’이면 해당 디바이스에 ‘라이트’동작을 행하는 것을 뜻한다. 상기 메인 어드레스와 서브 어드레스에 의해 선택된 수신측은 1바이트의 어드레스와 데이터를 수신받을 때마다 ‘수신응답(ACK)’비트를 전송한다.

이에 반해, 아날로그 프로토콜 버스는 전압 레벨로 데이터를 전송하는 방식으로서, 어드레스 버스와 데이터 버스로 구성되어 있다.

제3도는 일반적인 아날로그 프로토콜 버스의 전송 사이클을 도시한 도면으로서, 어드레스 버스는 수신 디바이스의 주소에 해당되는 전압을 출력하고, 데이터 버스는 상기 수신 디바이스에 리드/라이트할 데이터를 출력한다.

보통 전체 전압(V_dd)을 5볼트로 하면서 64단계로 나누는 바, 각 단계의 전압 차가 0.078125 볼트가 되도록 한다.

즉, 어드레스 버스는 상기의 각 단계마다 해당되는 수신 디바이스를 지정하고, 데이터 버스는 상기의 각 단계마다 데이터의 양을 지정하게 되어 있다.

상기한 아날로그 버스는 고속이고 전압을 관측하는 것을 통해 테스트가 용이하다는 장점이 있는 반면, 잡음으로 인한 많은 영향을 받을 수 있고 송신측과 수신측 사이에 전압 레벨이 맞지 않을 경우에는 송수신이 불가능하게 되는 단점을 가지고 있어 각각의 장단점 때문에 호환할 경우가 있다.

그러나, 종래에는 I²C 프로토콜 버스와 아날로그 프로토콜 버스가 상호 호환을 할 수 없으므로 아날로그 프로토콜 버스에 연결되어 있던 수신 디바이스들은 상기 I²C 프로토콜 버스를 통해 전송되는 어드레스 및 데이터를 인식할 수 없게 되는 문제점이 있다.

이에 본 고안은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, I²C 프로토콜 버스에서 전송되는 데이터를 아날로그 버스에서 인식할 수 있도록 I²C 프로토콜 버스를 아날로그 프로토콜 버스로 변환시키는 장치를 제공함에 그 목적이 있다.

상기와 같은 목적을 달성하기 위하여 본 고안의 I²C 프로토콜 버스를 아날로그 프로토콜 버스로 변환시키는 장치는, SCL 버스의 동기클럭과 SDA 버스의 어드레스 및 데이터를 입력받아 ‘시작’비트와 ‘종료’비트를 인식하는 시작/종료 비트 인식부와; 상기 시작/종료 비트 인식부의 출력신호를 입력받는 제어부; 상기 제어부의 제어에 의해 구동되어 상기 SCL 버스의 동기클럭을 카운팅한 후 상기 제어부로 OUT 신호를 출력하는 카운터; 상기 SCL 버스의 동기클럭과 SDA 버스의 어드레스 및 데이터를 입력받아 저장하는 쉬프트 레지스터; 상기 제어부의 제어를 받아 상기 쉬프트 레지스터에 저장된 데이터를 일시 저장하는 제1래치부; 상기 제어부의 제어를 받아 상기 쉬프트 레지스터에 저장된 어드레스를 일시 저장하는 제2래치부; 상기 제1래치부에 저장된 데이터를 아날로그로 변환하는 제1 D/A변환기; 상기 제2래치부에 저장된 어드레스를 아날로그로 변환하는 제2 D/A변환기로 구성함을 특징으로 한다.

이하, 첨부한 도면을 참조하여 본 고안의 실시예를 보다 상세하게 설명하면 다음과 같다.

본 고안에 의한 I²C 프로토콜 버스를 아날로그 프로토콜 버스로 변환시키는 장치는 제4도에 도시된 바와 같이 SCL 버스의 동기클럭과 SDA 버스의 어드레스 및 데이터를 입력받아 ‘시작’비트와 ‘종료’비트를 인식하는 시작/종료 비트 인식부(11)와, 상기 시작/종료 비트 인식부(11)의 출력신호를 입력받는 제어부(12)와, 상기 제어부(12)의 제어에 의해 구동되어 상기 SCL 버스의 동기클럭을 카운팅한 후 상기 제어부(12)로 OUT 신호를 출력하는 카운터(13)와, 상기 카운터(13)에서 상기 제어부(11)로 OUT 신호가 출력되면 이를 감지하여 수신응답(ACK) 신호를 송신측으로 출력하는 수신응답 비트 출력부(14)로 구성되어 있다.

또한, 상기 SCL 버스의 동기클럭과 SDA 버스의 어드레스 및 데이터를 입력받아 저장하는 쉬프트 레지스터(15)와, 상기 제어부(12)에서 출력되는 래치 인에이블 신호를 입력받아 상기 쉬프트 레지스터(15)에 저장된 데이터를 일시 저장하는 제1래치부(16)와, 상기 제어부(12)에서 출력되는 래치 인에이블 신호를 입력받아 상기 쉬프트 레지스터(15)에 저장된 어드레스를 일시 저장하는 제2래치부(17)로 구성되어 있다.

또한, 상기 제1래치부(16)에 저장된 데이터를 아날로그로 변환하는 제1 D/A변환기(18)와, 상기 제2래치부(17)에 저장된 어드레스를 아날로그로 변환하는 제2 D/A변환기(19)와, 상기 제어부(12)의 제어를 받아 상기 제1래치부(16)에 저장된 데이터를 제1 D/A변환기(18)로 전송하는 제1버퍼(20)와, 상기 제어부(12)의 제어를 받아 상기 제2래치부(17)에 저장된 어드레스를 상기 제2 D/A변환기(19)로 전송하는 제2버퍼(21)로 구성되어 있다.

아울러, 상기 시작/종료 비트 인식부(11)는, SCL 버스의 동기 클럭과 SDA 버스의 어드레스 및 데이터를 입력받는 제1 D-플립플럽(22); 상기 SCL 버스의 반전된 동기클럭과 SDA 버스의 어드레스 및 데이터를 입력받고 출력신호를 상기 제어부(12)로 출력하는 제2 D-플립플럽(23)과, 상기 제1 D-플립플럽(22)의 출력신호와 제2 D-플립플럽(23)의 출력신호를 입력받아 배타적 논리합을 행한 후 상기 제어부(12)로 출력하는 배타적 오아 게이트(24)로 구성되어 있다.

상기와 같이 구성된 본 고안의 작용 및 효과를 상세하게 설명하면 다음과 같다.

먼저, SCL 버스가 ‘하이’인 상태에서 SDA 버스가 ‘하이’에서 ‘로우’로 천이되어 ‘시작’비트가 입력되면, 시작/종료 비트 인식부(11)의 제1 D-플립플럽(22)은 SCL 버스의 동기클럭이 상승 에지가 될 때 SDA 버스가 ‘하이’이기 때문에 출력신호로 ‘하이’를 출력하고, 제2 D-플립플럽(23)은 상기 SCL 버스의 반전된 동기클럭이 상승 에지가 될 때 상기 SDA 버스가 ‘로우’이기 때문에 출력신호로 ‘로우’를 출력한다.

상기 제1 D-플립플럽(22)과 제2 D-플립플럽(23)의 출력신호는 모두 배타적 오아 게이트(24)로 입력되고 상기 배타적 오아 게이트(24)는 ‘하이’를 출력한다. 제어부(12)는 상기 배타적 오아 게이트(24)의 출력신호와 제2 D-플립플럽(23)의 출력신호를 입력받아 ‘시작’비트와 ‘종료’비트를 인지하는 바, 상기와 같이 배타적 오아 게이트(24)의 출력신호가 ‘하이’이고 제2 D-플립플럽(23)의 출력신호가 ‘로우’이며 ‘시작’비트로 인지한다.

아울러, 상기 SCL 버스가 ‘하이’인 상태에서 SDA 버스가 ‘로우’에서 ‘하이’로 천이되어 ‘종료’비트가 입력되면, 상기 시작/종료 비트 인식부(11)의 제1 D-플립플럽(22)은 SCL 버스의 동기클럭이 상승 에지가 될 때 SDA 버스가 ‘로우’이기 때문에 출력신호로 ‘로우’를 출력하고, 제2 D-플립플럽(23)은 상기 SCL 버스의 반전된 동기클럭이 상승 에지가 될 때 상기 SDA 버스가 ‘하이’이기 때문에 출력신호로 ‘하이’를 출력한다.

이때, 배타적 오아 게이트(24)는 ‘하이’를 출력하는 바, 제어부(12)는 상기 배타적 오아 게이트(24)의 출력신호가 ‘하이’이고 상기 제2 D-플립플럽(23)의 출력신호가 ‘하이’이면 ‘종료’비트로 인지한다.

그러나, 일반적인 데이터와 어드레스가 입력되면 SCL 버스의 동기클럭이 ‘로우’인 상태에서 SDA 버스가 ‘하이’에서 ‘로우’로 천이되거나 ‘로우’에서 ‘하이’로 천이되는 바, 제1 D-플립플럽(22)과 제2 D-플립플럽(23)의 출력신호가 모두 ‘하이’이거나 ‘로우’가 되어 배타적 오아 게이트(24)의 출력신호가 ‘로우’가 된다.

상기와 같이 ‘시작’비트를 인지한 제어부(12)는 카운터(13)를 크리어하는 바, 상기 카운터(13)는 크리어된 후 SCL 버스를 통해 8개의 동기클럭이 입력되면 상기 제어부(12)에 OUT 신호를 출력한다. 상기 제어부(12)는 상기 카운터(13)로부터 OUT 신호가 입력되면, 제1래치부(16)와 제2래치부(17)에 래치 인에이블 신호를 출력하여 쉬프트 레지스터(15)에 저장된 어드레스가 제1래치부(16)를 통해 제2래치부(17)로 입력되도록 한다.

또한, 제2래치부(17)에 어드레스가 모두 저장되면 상기 제어부(12)는 상기 제2래치부(17)에 래치 디스에이블 신호를 출력하고 제1래치부(16)에 래치 인에이블 신호를 출력하여 쉬프트 레지스터(15)로 입력되는 SDA 버스의 데이터가 상기 제2래치부(17)에 일시 저장되도록 한다.

즉, 상기 쉬프트 레지스터(15)는 SCL 버스의 동기클럭에 맞추어 SDA 버스의 어드레스 및 데이터를 입력받아 저장하는 바, 제1래치부(16)는 8비트의 어드레스 및 데이터를 상기 제어부(12)의 래치 인에이블 신호에 따라 상기 쉬프트 레지스터(15)에서 입력받아 일시 저장하고 제2래치부(17)는 8비트의 어드레스를 상기 제어부(12)의 래치 인에이블 신호에 따라 상기 제1래치부(16)에서 입력받아 일시 저장한다.

또한, 상기 제어부(12)는 상기 카운터(13)로부터 OUT 신호가 입력되면 수신응답 비트 출력부(14)를 구동시켜 SCL 버스의 9번째 클럭에서 SDA 버스의 데이터를 ‘로우’로 하여 송신측으로 출력함으로 ‘수신응답(ACK)’을 표시하도록 한다.

또한, 상기 시작/종료 비트 인식부(11)의 배타적 오아 게이트(24)가 ‘하이’를 출력하고 제2 D-플립플럽(23)이 ‘하이’를 출력하여 제어부(12)가 ‘종료’비트를 인지하면, 상기 제어부(12)는 제1버퍼(20)와 제2버퍼(21)에 출력 인에이블 신호를 출력하여 상기 제1버퍼(20)와 제2버퍼(21)를 구동시킨다.

제1래치부(16)에 일시 저장된 데이터는 상기 제1버퍼(20)를 통해 제1 D/A변환기(18)로 입력되어 아날로그 신호로 변환된 후 아날로그 데이터로 출력되고, 제2래치부(17)에 일시 저장된 어드레스는 상기 제2버퍼(21)를 통해 제2 D/A변환기(19)로 입력되어 아날로그 신호로 변환된 후 아날로그 어드레스로 출력된다.

이상과 같이 본 고안은 I²C 프로토콜 버스로 전송되는 ‘시작’비트와 ‘종료’비트 사이의 어드레스와 데이터를 일시 저장한 후 아날로그로 변환하여 출력함으로 아날로그 데이터와 아날로그 어드레스를 얻을 수 있으므로 I²C 프로토콜 버스에서 전송되는 어드레스와 데이터를 아날로그 프로토콜 버스를 사용하는 디바이스가 인식할 수 있게 되는 효과가 있는 것이다.

Claims (3)

1. SCL 버스의 동기클럭과 SDA 버스의 어드레스 및 데이터를 입력받아 ‘시작’비트와 ‘종료’비트를 인식하는 시작/종료 비트 인식부(11)와; 상기 시작/종료 비트 인식부(11)의 출력신호를 입력받는 제어부(12); 상기 제어부(12)의 제어에 의해 구동되어 상기 SCL 버스의 동기클럭을 카운팅한 후 상기 제어부(12)로 OUT 신호를 출력하는 카운터(13); 상기 SCL 버스의 동기클럭에 따라 SDA 버스의 어드레스 및 데이터를 입력받아 저장하는 쉬프트 레지스터(15); 상기 제어부(12)의 제어를 받아 상기 쉬프트 레지스터(15)에 저장된 데이터를 일시 저장하는 제1래치부(16); 상기 제어부(12)의 제어를 받아 상기 쉬프트 레지스터(15)에 저장된 어드레스를 일시 저장하는 제2래치부(17); 상기 제1래치부(16)에 저장된 데이터를 아날로그로 변환하는 제1 D/A변환기(18); 및 상기 제2래치부(17)에 저장된 어드레스를 아날로그로 변환하는 제2 D/A변환기(19)로 구성함을 특징으로 하는 I²C 프로토콜 버스를 아날로그 프로토콜 버스로 변환시키는 장치.
2. 제1항에 있어서, 상기 카운터(13)에서 상기 제어부(12)로 OUT 신호가 출력되면 이를 감지하여 수신응답(ACK) 신호를 송신측으로 출력하는 수신응답 비트 출력부(14)를 포함하여 구성함을 특징으로 하는 I²C 프로토콜 버스를 아날로그 프로토콜 버스로 변환시키는 장치.
3. 제1항에 있어서, 상기 시작/종료 비트 인식부(11)는, SCL 버스의 동기클럭과 SDA 버스의 어드레스 및 데이터를 입력받는 제1 D-플립플럽(22)과; 상기 SCL 버스의 반전된 동기클럭과 SDA 버스의 어드레스 및 데이터를 입력받고 출력신호를 상기 제어부(12)로 출력하는 제2 D-플립플럽(23); 및 상기 제1 D-플립플럽(22)의 출력신호와 제2 D-플립플럽(23)의 출력신호를 입력받아 배타적 논리합을 행한 후 상기 제어부(12)로 출력하는 배타적 오아 게이트(24)로 구성함을 특징으로 하는 I²C 프로토콜 버스를 아날로그 프로토콜 버스로 변환시키는 장치.