JP3449566B2 - アドレス発生装置 - Google Patents

アドレス発生装置

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JP3449566B2
JP3449566B2 JP00811094A JP811094A JP3449566B2 JP 3449566 B2 JP3449566 B2 JP 3449566B2 JP 00811094 A JP00811094 A JP 00811094A JP 811094 A JP811094 A JP 811094A JP 3449566 B2 JP3449566 B2 JP 3449566B2
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    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/34—Addressing or accessing the instruction operand or the result ; Formation of operand address; Addressing modes
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、ＡＤＰＣＭ，ＡＴＲＡ
Ｃ，ＰＡＣＳ，ＭＲＥＧＩ，ＩＩの音声処理で用いるデ
ィジタルフィルタへの音声データ供給等に用いることが
できるアドレス発生装置に関する。
【０００２】
【従来の技術】ディジタル音声の処理では、ＦＩＲ（Ｆ
ｉｎｉｔｅ Ｉｍｐｕｌｓｅ Ｒｅｓｐｏｎｓｅ）フィ
ルタ等を用いたフィルタ処理を行うが、上記ディジタル
フィルタへのメモリーからの音声データ供給は、ＤＳＰ
（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｅ
ｒ）が行うようにしている。
【０００３】ＤＳＰでは、限られたインストラクション
フィールドで多くの処理を実行させるようになってい
る。このため、一つのインストラクションで一つ以上の
命令を高速で実行する水平コード方式を採っている。水
平コード方式とは、一つのインストラクションフィール
ドで一つ以上の命令を記述する方法である。水平コード
方式に対し、ＣＩＳＣ（Ｃｏｍｐｌｅｘ Ｉｎｓｔｒａ
ｃｔｉｏｎ Ｓｅｔ Ｃｏｍｐｕｔｅｒ）で用いられて
いるのは垂直コード方式であり、これは複数のインスト
ラクションを用いて一つの命令を記述する方法である。
【０００４】垂直コード方式では、メモリーのアドレッ
シングにアドレス値を直接記述するダイレクトアドレス
が使用できる。しかし、水平コード方式ではインストラ
クションフィールドの幅が決まっているので、アドレス
値を直接指定することができず、メモリーのアドレス値
を予めレジスタに格納しておき、メモリーをアクセスす
るときは、そのアドレスが格納されているレジスタ値を
指定する間接アドレッシングが採用される。
【０００５】例えば、６４Ｋビットのメモリーをアクセ
スする場合に、ダイレクトアドレスでは１６ビットのア
ドレス値をインストラクションの中に割り当てなければ
ならないが、１６ビットのレジスタ８本用意し、このレ
ジスタの中にアドレスを格納しておき、レジスタを指定
することによってメモリーアクセスに必要なアドレスを
取り出す間接アドレッシングの場合、インストラクショ
ンに必要なアドレス指定ビットは３ビットで済むことに
なる。このようにして、水平コード方式を使用している
ＤＳＰは、インストラクションフィールドのメモリーア
ドレッシングの割当てをできるだけ少なくしている。
【０００６】また、レジスタ間接アドレッシングの場
合、アドレッシングを行った後レジスタ内のアドレス値
を更新しなければならない。この時によく使用される手
法としては、アドレッシング後にレジスタ内のアドレス
値を＋１するポストインクリメント、或いは−１するポ
ストデクリメント、又はレジスタ内のアドレス値に或る
定数値を加算又は減算するオフセット値付きポストイン
クリメント又はデクリメントがある。前記の＋１或いは
−１の場合は値が決まっているのでオフセット値を指定
する必要はないが、オフセット値付きアドレッシングの
場合、インストラクションによってオフセット値を与え
なければならない。
【０００７】オフセット値もアドレスと同じだけのビッ
ト割当てが必要なため、水平コード方式ではダイレクト
指定ができない。そこで、このオフセット値もレジスタ
に格納しておき、オフセット値指定もレジスタ間接指定
とする方法が考えられる。しかし、このようなオフセッ
ト値付きアドレッシングが使用される頻度は少ないので
オフセットアドレッシングにはできるだけビットを割り
当てないようにするのが通例である。
【０００８】図３は、従来のＤＳＰにおけるアドレス発
生装置の一例を示す回路図であり、オフセットレジスタ
を固定とし、オフセット付きアドレッシングを行う場合
には常に同じレジスタの値をオフセットとして使用する
ようにしたものである。即ち、この回路は、図に示すよ
うに、８本のレジスタＡＲ０〜ＡＲ７を保有しており、
そのうちのレジスタＡＲ０をオフセットレジスタとして
用い、オフセット付きアドレッシングを行った場合には
必ずレジスタＡＲ０の値を使用するようにしている。
【０００９】図４は、従来のＤＳＰにおけるアドレス発
生装置の他の例を示した回路図であり、アドレスレジス
タ一つにつきオフセットレジスタを一つ割り当ててオフ
セットレジスタ指定を省略するようにしたものである。
即ち、この回路は、図に示すように、８本のアドレスレ
ジスタＲ０〜Ｒ７と、８本のオフセットレジスタＮ０〜
Ｎ７と、８本のモジューロレジスタＭ０〜Ｍ７とを保有
するものであり、各アドレスレジスタに対してオフセッ
トレジスタとモジューロレジスタを一つずつ割り当てて
いる。従って、一つのアドレスレジスタが選択される
と、自動的にこのアドレスレジスタに対応したオフセッ
トレジスタとモジューロレジスタが選択されてアドレッ
シングに使用される。
【００１０】また、ＤＳＰではメモリー内のある領域を
繰り返しアクセスするようなアプレケーションが多数あ
る。例えば、メモリーに格納されている音声データを用
いてフィルタ計算を行う場合には、メモリー領域の開始
アドレスと終了アドレスをレジスタに与えておき、更新
するアドレス値が終了アドレスより大きくなった場合に
次のアドレスを開始アドレスに戻すようにして同じ領域
内で繰り返しアドレッシングするモジューロアドレッシ
ングを使用する。
【００１１】この開始アドレスと終了アドレス（モジュ
ーロ値）の指定は通常はレジスタ間接指定で行われる
が、一般的なＤＳＰでは、インストラクションフィール
ドの節約のためモジューロレジスタを一つ固定してお
き、モジューロアドレッシングの時は必ずこのモジュー
ロレジスタ値を使用するようにしている。
【００１２】一方、前記の図４のアドレス発生装置で
は、一つのアドレスレジスタが選択されると自動的にこ
のアドレスレジスタに対応したモジューロレジスタが選
択されてアドレッシングに使用される。
【００１３】
【発明が解決しようとする課題】しかしながら、上記の
図３に示した従来構造では、オフセット付きアドレッシ
ングを行った場合には必ずレジスタＡＲ０の値が使用さ
れるので、オフセット値は一つしか設定できないという
不都合がある。一方、図４に示した従来構造では、８本
のアドレスレジスタの各々にオフセットレジスタとモジ
ューロレジスタを対応させているので、アドレッシング
の自由度が大きくなるが、アドレスレジスタが多くなる
とこれに伴ってオフセットレジスタとモジューロレジス
タも増えてしまい、ハードウェアの規模が大きくなると
いう欠点がある。
【００１４】また、モジューロアドレッシングにおいて
は、モジューロレジスタを一つに固定する構造では、モ
ジューロアドレッシングの自由度が小さくなる。その一
方、図４の従来構造では、ハードウェアが大きくなる。
【００１５】本発明は、上記の事情に鑑み、ハードウェ
アの規模増大を極力回避しつつアドレッシングの自由度
を向上させることのできるアドレス発生装置を提供する
ことを目的とする。
【００１６】
【課題を解決するための手段】本発明のアドレス発生装
置は、メモリーをアクセスするためのアドレス値が格納
されているアドレスレジスタを指定することにより前記
アドレス値を得てメモリーアクセスを実行するととも
に、オフセットレジスタに格納されているアドレスオフ
セット値を前記アドレス値に減算又は加算して得た更新
アドレス候補値をアドレスレジスタに格納するアドレス
発生装置において、前記アドレスレジスタ内に前記オフ
セットレジスタを指定するための指定値を格納する指定
値格納部を備え、アドレスレジスタの指定によって、当
該アドレスレジスタにおける前記指定値格納部に格納さ
れている指定値が出力され、この指定値に基づき前記オ
フセットレジスタが指定されるように構成されているこ
とを特徴とする。
【００１７】また、本発明のアドレス発生装置は、メモ
リーをアクセスするためのアドレス値が格納されている
アドレスレジスタを指定することにより前記アドレス値
を得てメモリーアクセスを実行するとともに、オフセッ
トレジスタに格納されているアドレスオフセット値又は
＋１，−１を前記アドレス値に減算又は加算して得た更
新アドレス候補値がモジューロレジスタに格納されてい
る最終アドレス値を越えたときにモジューロレジスタに
格納されている開始アドレス値をアドレスレジスタに格
納するアドレス発生装置において、前記アドレスレジス
タ内に前記モジューロレジスタを指定するための指定値
を格納する指定値格納部を備え、アドレスレジスタの指
定によって、当該アドレスレジスタにおける前記指定値
格納部に格納されている指定値が出力され、この指定値
に基づき前記モジューロレジスタが指定されるように構
成されていることを特徴とする。
【００１８】また、本発明のアドレス発生装置は、メモ
リーをアクセスするためのアドレス値が格納されている
アドレスレジスタを指定することにより前記アドレス値
を得てメモリーアクセスを実行するとともに、オフセッ
トレジスタに格納されているアドレスオフセット値又
は、＋１，−１を上記アドレス値に減算又は加算して得
た更新アドレス候補値がモジューロレジスタに格納され
ている最終アドレス値を越えていないときには前記の更
新アドレス候補値をアドレスレジスタに格納し、越えて
いるときにはモジューロレジスタに格納されている開始
アドレス値をアドレスレジスタに格納するアドレス発生
装置において、前記アドレスレジスタ内に前記オフセッ
トレジスタを指定するためのオフセットレジスタ指定値
及び前記モジューロレジスタを指定するためのモジュー
ロレジスタ指定値を格納する指定値格納部を備え、アド
レスレジスタの指定によって、当該アドレスレジスタに
おける前記指定値格納部に格納されているオフセットレ
ジスタ指定値及びモジューロレジスタ指定値が出力さ
れ、これら指定値に基づき前記オフセットレジスタ及び
モジューロレジスタが指定されるように構成されている
ことを特徴とする。
【００１９】また、本発明のアドレス発生装置は、メモ
リーをアクセスするためのアドレス値が格納されている
アドレスレジスタを指定することにより上記アドレス値
を得てメモリーアクセスを実行するとともに、オフセッ
トレジスタに格納されている アドレスオフセット値又
は、＋１，−１を上記アドレス値に減算又は加算して得
た更新アドレス候補値がモジューロレジスタに格納され
ている最終アドレス値を越えていないときには上記の更
新アドレス候補値をアドレスレジスタに格納し、越えて
いるときにはモジューロレジスタに格納されている開始
アドレス値をアドレスレジスタに格納するアドレス発生
装置において、前記アドレスレジスタ内に前記オフセッ
トレジスタを指定するためのオフセットレジスタ指定値
及び前記モジューロレジスタを指定するためのモジュー
ロレジスタ指定値を格納する指定値格納部を備え、前記
オフセットレジスタ又はモジューロレジスタのどちらか
一方の格納値或いは前記オフセットレジスタ及びモジュ
ーロレジスタの双方の格納値を更新する場合は、アドレ
スレジスタの指定によって、当該アドレスレジスタにお
ける前記指定値格納部に格納されているオフセットレジ
スタ指定値及びモジューロレジスタ指定値が出力され、
これら指定値に基づき、更新対象の前記オフセットレジ
スタ又はモジューロレジスタのどちらか一方或いは前記
オフセットレジスタ及びモジューロレジスタの双方を指
定するように構成されていることを特徴とする。
【００２０】
【作用】上記第１の構成によれば、オフセット付きアド
レッシングを行う場合、オフセットレジスタによって複
数のオフセット値が用意されていることにより、アドレ
ッシングの自由度が向上する。その一方、オフセットレ
ジスタの各レジスタ指定はアドレスレジスタが指定され
ることにより、当該アドレスレジスタにおける前記指定
値格納部に格納されている指定値が出力され、この指定
値に基づき前記オフセットレジスタが指定されることよ
って行われるものであり、複数本のアドレスレジスタと
１対１にオフセットレジスタを関係させるものではな
く、複数本のアドレスレジスタに対してそれより少ない
数のレジスタを有するオフセットレジスタとすることが
でき、ハードウェアの小規模化が図れる。
【００２１】上記第２の構成によれば、モジューロアド
レッシングを行う場合、モジューロレジスタによって複
数のモジューロ値が用意されていることにより、アドレ
ッシングの自由度が向上する。その一方、モジューロレ
ジスタの各レジスタ指定はアドレスレジスタが指定され
ることにより、当該アドレスレジスタにおける前記指定
値格納部に格納されている指定値が出力され、この指定
値に基づき前記モジューロレジスタが指定されることよ
って行われるものであり、複数本のアドレスレジスタと
１対１にモジューロレジスタを関係させるものではな
く、複数本のアドレスレジスタに対してそれより少ない
数のレジスタを有するモジューロレジスタとすることが
でき、ハードウェアの小規模化が図れる。
【００２２】上記第３の構成によれば、アドレスレジス
タの指定により、当該アドレスレジスタにおける前記指
定値格納部に格納されているオフセットレジスタ指定値
及びモジューロレジスタ指定値が出力され、これら指定
値に基づき前記オフセットレジスタ及びモジューロレジ
スタが指定されることになり、上記第１と第２の構成に
おける両作用を同時に奏することができる。
【００２３】上記第４の構成によれば、前記オフセット
レジスタ又はモジューロレジスタのどちらか一方の格納
値或いは前記オフセットレジスタ及びモジューロレジス
タの双方の格納値を更新する場合は、アドレスレジスタ
の指定によって、当該アドレスレジスタにおける前記指
定値格納部に格納されているオフセットレジスタ指定値
及びモジューロレジスタ指定値が出力され、これら指定
値に基づき、更新対象の前記オフセットレジスタ又はモ
ジューロレジスタのどちらか一方或いは前記オフセット
レジスタ及びモジューロレジスタの双方を指定し、この
指定されたレジスタの格納値が更新されるように構成さ
れるので、格納値の更新に際しても各レジスタ指定用の
ビット割当てが省略できるため、インストラクションフ
ィールドを有効に利用できる。
【００２４】
【実施例】以下、本発明をその実施例を示す図に基づい
て説明する。
【００２５】図１は、本発明に係るアドレス発生装置を
示したブロック図である。図中の１はアドレスポイン
タ、２はオフセットレジスタ、３はモジューロレジス
タ、４はアドレス演算部である。
【００２６】アドレスポインタ１は８本のアドレスレジ
スタＡＰ（ＡＰ０〜ＡＰ７）を備える。アドレスレジス
タＡＰ０は、前記オフセットレジスタ２を指定するため
の指定値を格納する指定値格納部ＢＰＩ０、及びモジュ
ーロレジスタ３を指定するための指定値を格納する指定
値格納部ＣＰＩ０を有している。他のアドレスレジスタ
ＡＰ１〜ＡＰ７についても同様であり、前記オフセット
レジスタ２を指定するための指定値を格納する指定値格
納部ＢＰＩ（ＢＰＩ１〜ＢＰＩ７）、及びモジューロレ
ジスタ３を指定するための指定値を格納する指定値格納
部ＣＰＩ（ＣＰＩ１〜ＣＰＩ７）を有する。
【００２７】アドレスレジスタＡＰの指定は、インスト
ラクションからのアドレスポインタ指定信号１２をデコ
ードして得られる値により行われる。アドレスレジスタ
は８本であるから、アドレスポインタ指定信号１２は３
ビット信号で構成されることになる。
【００２８】オフセットレジスタ２は、各々オフセット
値が格納された４本のレジスタ部ＢＰ（ＢＰ０〜ＢＰ
３）を備える。この４本のレジスタ部ＢＰの指定は、前
記のアドレスレジスタＡＰが指定されることにより、そ
の指定されたアドレスレジスタＡＰにおける指定値格納
部ＢＰＩが保有しているオフセットレジスタ指定値
（６）によって指定されるようになっている。
【００２９】モジューロレジスタ２は、各々開始アドレ
ス値が格納された４本の開始レジスタ部ＣＰＳ（ＣＰＳ
０〜ＣＰＳ３）、及び各々終了アドレス値が格納された
４本の終了レジスタ部ＣＰＥ（ＣＰＥ０〜ＣＰＥ３）を
備える。開始レジスタ部ＣＰＳ０は終了レジスタ部ＣＰ
Ｅ０と組を成し、同様に、開始レジスタ部ＣＰＳ１〜Ｃ
ＰＳ３は終了レジスタ部ＣＰＥ１〜ＣＰＥ３と組を成
す。レジスタ部ＣＰＳ，ＣＰＥの指定は、前記のアドレ
スレジスタＡＰが指定されることにより、その指定され
たアドレスレジスタＡＰにおける指定値格納部ＣＰＩが
保有しているモジューロレジスタ指定値（７）によって
指定されるようになっている。なお、本実施例では、開
始アドレスとして開始アドレス対応値を用いる。この開
始アドレス対応値とは、モジューロ終了アドレス値に対
してどれくらいの範囲でモジューロアドレッシングを行
うかという相対値である。
【００３０】前記アドレス演算部４は、第１マルチプレ
クサ１３、加算器１５、第１減算器１７、第２減算器１
８、指令手段２１、及び第２マルチプレクサ２３を備え
て構成されている。
【００３１】第１マルチプレクサ１３は、前記オフセッ
トレジスタ２における指定されたレジスタ部ＢＰのオフ
セット値（８）、＋１、及び−１を入力し、そのいずれ
かを選択して出力するようになっている。その選択は、
インストラクション信号１４により行われる。
【００３２】加算器１５は、第１マルチプレクサ１３か
らの出力（２４）と、アドレスポインタ１における指定
されたアドレスレジスタＡＰの現アドレス値（５）とを
入力して両者を加算し、この加算値（更新アドレス候補
値）を第１減算器１７、第２減算器１８、及び第２マル
チプレクサ２３に出力するようになっている。
【００３３】第１減算器１７は、モジューロレジスタ３
における指定された開始レジスタ部ＣＰＳの開始アドレ
ス対応値（９）を入力し、これを前記加算器１５の更新
アドレス候補値（１６）から減じた値を第２マルチプレ
クサ２３に出力する。上記減算により得られた値が実際
の開始番地を示す開始アドレス値（２０）となる。これ
については後述する。
【００３４】第２減算器１８は、モジューロレジスタ３
における指定された終了レジスタ部ＣＰＥの終了アドレ
ス値（１０）を入力し、これから前記加算器１５の更新
アドレス候補値（１６）を減じた値を第２マルチプレク
サ２３に出力する。
【００３５】指令手段２１は、インストラクション信号
（１４）及び第２減算値１８からの出力値（１９）を入
力し、インストラクション信号（１４）の内容と出力値
（１９）の正負結果とに基づき、第２マルチプレクサ２
３に切替え指令（２２）を出力するようになっている。
【００３６】第２マルチプレクサ２３は、アドレスレジ
スタＡＰのアドレス値（５）と、前記加算器１５の更新
アドレス候補値（１６）と、第１減算器１７からの開始
アドレス値（２０）を入力し、このうちから選択した値
を更新アドレス値（１１）としてアドレスポインタ１の
アドレスレジスタＡＰに入力するようになっている。上
記選択は、切替え指令（２２）に基づいて行われる。即
ち、出力値（１９）が正であれば、インストラクション
信号（１４）に基づいて現アドレス値（５）と更新アド
レス候補値（１６）のいずれかが選択され、出力値（１
９）が負であれば、開始アドレス値（２０）が選択され
る。
【００３７】なお、第２マルチプレクサ２３からの開始
アドレス値（１１）は、アドレスレジスタＡＰからのア
ドレス値出力処理後に、そのアドレスレジスタＡＰに格
納されるようになっている。
【００３８】次に、上記構成に基づく通常のアドレス発
生動作（モジューロ動作を除く）の説明を行う。
【００３９】アドレスポインタ指定信号（１２）に基づ
き選択されたアドレスレジスタＡＰからは、そのアドレ
スレジスタＡＰが保有しているアドレス値（５）が出力
され、図示しないメモリーに供給される。これと同時
に、そのアドレスレジスタＡＰにおける指定値格納部Ｂ
ＰＩ，ＣＰＩに保持されている指定値（６），（７）が
出力される。
【００４０】上記の指定値（６）により、オフセットレ
ジスタ２のレジスタ部ＢＰが選択され、その選択された
レジスタ部ＢＰが保有しているオフセット値（８）が第
１マルチプレクサ１３に出力される。
【００４１】第１マルチプレクサ１３からは、インスト
ラクション信号（１４）に基づき、オフセット値（８）
と、＋１と、−１とのいずれかが出力され、この出力値
（２４）が、現アドレス値（５）に加算されることによ
り、更新アドレス候補値（１６）の生成が行われる。そ
して、この更新アドレス候補値（１６）と、現アドレス
値（５）とのいずれかがアドレスポインタ１におけるア
ドレスレジスタＡＰのいずれかに格納されることにな
る。
【００４２】以上のように、オフセット付きアドレッシ
ングを行う場合でも、オフセットレジスタ２によって複
数のオフセット値が用意されていることにより、アドレ
ッシングの自由度を向上させることができる。その一
方、オフセットレジスタ２の各レジスタ部ＢＰは指定値
格納部ＢＰＩからの指定値（６）によって行われ、８本
のアドレスレジスタＡＰと１対１に関係させるものでは
なく、８本のアドレスレジスタＡＰに対してそれより少
ない数のレジスタ部ＢＰとすることができ、従来のよう
に、８本のアドレスレジスタを備えるときには８本のオ
フセット値格納レジスタを備えるといった必要がなくな
り、ハードウェアの小規模化が図れる。
【００４３】次に、上記構成に基づくモジューロアドレ
ッシングの説明を行う。
【００４４】アドレスポインタ指定信号（１２）に基づ
き選択されたアドレスレジスタＡＰからは、そのアドレ
スレジスタＡＰが保有しているアドレス値（５）が出力
され、図示しないメモリーに供給される。これと同時
に、そのアドレスレジスタＡＰにおける指定値格納部Ｂ
ＰＩ，ＣＰＩに保持されている指定値（６），（７）が
出力される。
【００４５】上記の指定値（７）により、モジューロレ
ジスタ３のレジスタ部ＣＰＳ，ＣＰＥの選択が行われ、
その選択されたレジスタ部ＣＰＳが保有している開始ア
ドレス対応値（９）が第１減算器１７に、ＣＰＥが保有
している終了アドレス値（１０）が第２減算器１８に出
力される。
【００４６】第２減算器１８では、更新アドレス値（１
６）と終了アドレス値（１０）との比較が行われ、更新
アドレス候補値（１６）が終了アドレス値（１０）を越
える場合には、指令手段２１により、第１減算器１７か
らの開始アドレス値（２０）が第２マルチプレクサ２３
によって選択され、更新アドレス値（１１）としてアド
レスレジスタＡＰに出力される。
【００４７】更新アドレス候補値（１６）から開始アド
レス対応値（９）を減算した値が実際の開始番地を示す
開始アドレス値になることを図２により説明する。
【００４８】図２は、メモリー内に係数データａ0 〜ａ
8 がアドレス０１ＦＣｈ番地〜０２０４ｈ番地の間に配
置されている場合を示す。モジューロアドレッシングで
は、０１ＦＣｈ番地から始まってアドレス値を＋１ずつ
ポストインクリメントしながら係数データを切り替えて
いくが、図２の場合は、モジューロのアドレス幅が００
０９ｈであるので、開始アドレス対応値として０００９
ｈを格納しておく。このようにしておけば、最終アドレ
ス値０２０４ｈに＋１をポストインクリメントして得た
更新アドレス候補値０２０５ｈから０００９ｈを第１減
算器１７によって減ずることにより、その出力値（２
０）において開始アドレス値である０１ＦＣｈが得られ
ることになる。
【００４９】なお、更新アドレス候補値０２０５ｈから
０００９ｈを減ずる計算を別に行うことにより、モジュ
ーロレジスタ２の開始レジスタ部ＣＰＳに、開始アドレ
ス値そのものを格納することも可能である。また、図２
の例では、＋１をポストインクリメントした場合を示し
たが、オフセット値のポストインクリメントが行われる
場合も同様である。
【００５０】以上のように、モジューロアドレッシング
を行う場合でも、従来のように、８本のアドレスレジス
タを備えるときには８本のモジューロ値格納レジスタを
備えるといった必要がなくなり、ハードウェアの小規模
化が図れる。
【００５１】次に、オフセットレジスタ２におけるレジ
スタ部ＢＰの格納値の更新、モジューロレジスタ３にお
けるレジスタ部ＣＰＳ，ＣＰＥの格納値の更新動作につ
いて説明する。
【００５２】前述と同様に、アドレスレジスタＡＰが選
択されると同時に、そのアドレスレジスタＡＰにおける
指定値格納部ＢＰＩ，ＣＰＩに保持されている指定値
（６），（７）が出力されることにより、レジスタ部Ｂ
Ｐ及びレジスタ部ＣＰＳ，ＣＰＥが指定される。この指
定において、各レジスタ部を書込状態に設定し、図示し
ないデータ出力部から更新格納値（３０），（３１），
（３２）を各レジスタ部に出力することにより、各レジ
スタ部において格納値の更新が行われる。
【００５３】従って、格納値の更新に際しても各レジス
タ部指定用のビット割当てが省略できるため、インスト
ラクションフィールドを有効に利用できる。
【００５４】
【発明の効果】以上のように、本発明によれば、ハード
ウェアの規模増大を極力回避しつつアドレッシングの自
由度を向上させることができる。また、格納値の更新に
際しても各レジスタ部指定用のビット割当てが省略でき
るため、インストラクションフィールドを有効に利用で
きるという効果を奏する。
【図面の簡単な説明】
【図１】本発明のアドレス発生装置を示すブロック図で
ある。
【図２】モジューロアドレッシングを説明するためのメ
モリーのデータ格納状態を示す説明図である。
【図３】従来のアドレス発生装置の一例を示すブロック
図である。
【図４】従来のアドレス発生装置の他の例を示すブロッ
ク図である。
【符号の説明】
１ アドレスポインタ ２ オフセットレジスタ ３ モジューロレジスタ ４ アドレス演算部 １３ 第１マルチプレクサ １５ 加算器 １７ 第１減算器 １８ 第２減算器 ２１ 指令手段 ２３ 第２マルチプレクサ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 12/00 - 12/02 G06F 9/34 - 9/35

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項１】 メモリーをアクセスするためのアドレス
    値が格納されているアドレスレジスタを指定することに
    より前記アドレス値を得てメモリーアクセスを実行する
    とともに、オフセットレジスタに格納されているアドレ
    スオフセット値を前記アドレス値に減算又は加算して得
    た更新アドレス候補値をアドレスレジスタに格納するア
    ドレス発生装置において、 前記アドレスレジスタ内に前記オフセットレジスタを指
    定するための指定値を格納する指定値格納部を備え、ア
    ドレスレジスタの指定によって、当該アドレスレジスタ
    における前記指定値格納部に格納されている指定値が出
    力され、この指定値に基づき前記オフセットレジスタが
    指定されるように構成されていることを特徴とするアド
    レス発生装置。
  2. 【請求項２】 メモリーをアクセスするためのアドレス
    値が格納されているアドレスレジスタを指定することに
    より前記アドレス値を得てメモリーアクセスを実行する
    とともに、オフセットレジスタに格納されているアドレ
    スオフセット値又は＋１，−１を前記アドレス値に減算
    又は加算して得た更新アドレス候補値がモジューロレジ
    スタに格納されている最終アドレス値を越えたときにモ
    ジューロレジスタに格納されている開始アドレス値をア
    ドレスレジスタに格納するアドレス発生装置において、 前記アドレスレジスタ内に前記モジューロレジスタを指
    定するための指定値を格納する指定値格納部を備え、ア
    ドレスレジスタの指定によって、当該アドレスレジスタ
    における前記指定値格納部に格納されている指定値が出
    力され、この指定値に基づき前記モジューロレジスタが
    指定されるように構成されていることを特徴とするアド
    レス発生装置。
  3. 【請求項３】 メモリーをアクセスするためのアドレス
    値が格納されているアドレスレジスタを指定することに
    より前記アドレス値を得てメモリーアクセスを実行する
    とともに、オフセットレジスタに格納されているアドレ
    スオフセット値又は、＋１，−１を上記アドレス値に減
    算又は加算して得た更新アドレス候補値がモジューロレ
    ジスタに格納されている最終アドレス値を越えていない
    ときには前記の更新アドレス候補値をアドレスレジスタ
    に格納し、越えているときにはモジューロレジスタに格
    納されている開始アドレス値をアドレスレジスタに格納
    するアドレス発生装置において、 前記アドレスレジスタ内に前記オフセットレジスタを指
    定するためのオフセットレジスタ指定値及び前記モジュ
    ーロレジスタを指定するためのモジューロレジスタ指定
    値を格納する指定値格納部を備え、アドレスレジスタの
    指定によって、当該アドレスレジスタにおける前記指定
    値格納部に格納されているオフセットレジスタ指定値及
    びモジューロレジスタ指定値が出力され、これら指定値
    に基づき前記オフセットレジスタ及びモジューロレジス
    タが指定されるように構成されていることを特徴とする
    アドレス発生装置。
  4. 【請求項４】 メモリーをアクセスするためのアドレス
    値が格納されているアドレスレジスタを指定することに
    より上記アドレス値を得てメモリーアクセスを実行する
    とともに、オフセットレジスタに格納されているアドレ
    スオフセット値又は、＋１，−１を上記アドレス値に減
    算又は加算して得た更新アドレス候補値がモジューロレ
    ジスタに格納されている最終アドレス値を越えていない
    ときには上記の更新アドレス候補値をアドレスレジスタ
    に格納し、越えているときにはモジューロレジスタに格
    納されている開始アドレス値をアドレスレジスタに格納
    するアドレス発生装置において、 前記アドレスレジスタ内に前記オフセットレジスタを指
    定するためのオフセットレジスタ指定値及び前記モジュ
    ーロレジスタを指定するためのモジューロレジスタ指定
    値を格納する指定値格納部を備え、前記オフセットレジ
    スタ又はモジューロレジスタのどちらか一方の格納値或
    いは前記オフセットレジスタ及びモジューロレジスタの
    双方の格納値を更新する場合は、アドレスレジスタの指
    定によって、当該アドレスレジスタにおける前記指定値
    格納部に格納されているオフセットレジスタ指定値及び
    モジューロレジスタ指定値が出力され、これら指定値に
    基づき、更新対象の前記オフセットレジスタ又はモジュ
    ーロレジスタのどちらか一方或いは前記オフセットレジ
    スタ及びモジューロレジスタの双方を指定するように構
    成されていることを特徴とするアドレス発生装置。
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6247095B1 (en) * 1998-06-24 2001-06-12 Philips Semiconductors, Inc. Digital reverberation processor and method for generating digital reverberation
US6463518B1 (en) 2000-06-19 2002-10-08 Philips Electronics No. America Corp. Generation of memory addresses for accessing a memory utilizing scheme registers
US6427200B1 (en) * 2000-09-27 2002-07-30 Institute For Information Industry Multiple changeable addressing mapping circuit
JP2002215606A (ja) * 2001-01-24 2002-08-02 Mitsubishi Electric Corp データ処理装置
JP4267848B2 (ja) * 2001-09-25 2009-05-27 株式会社リコー 画像符号化装置、画像復号装置、画像符号化方法、及び、画像復号方法
EP1369774A1 (fr) * 2002-06-06 2003-12-10 CSEM Centre Suisse d'Electronique et de Microtechnique SA Recherche et Développement Dispositif d'élaboration d'adresses pour un processeur de signaux numériques
JP2004153751A (ja) * 2002-11-01 2004-05-27 Ricoh Co Ltd 画像処理装置及び画像処理方法
US7114023B2 (en) * 2003-08-29 2006-09-26 Intel Corporation Non-sequential access pattern based address generator
JP4090975B2 (ja) * 2003-09-30 2008-05-28 株式会社リコー 画像処理装置

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4935867A (en) * 1986-03-04 1990-06-19 Advanced Micro Devices, Inc. Signal processor memory management unit with indirect addressing using selectable offsets and modulo values for indexed address calculations

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