JP2002032357A - Ｆｆｔのためのインプレースメモリ管理 - Google Patents
Ｆｆｔのためのインプレースメモリ管理Info
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F17/00—Digital computing or data processing equipment or methods, specially adapted for specific functions
- G06F17/10—Complex mathematical operations
- G06F17/14—Fourier, Walsh or analogous domain transformations, e.g. Laplace, Hilbert, Karhunen-Loeve, transforms
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Abstract
(57)【要約】
【課題】 全ての2つのデータポイントが1つのメモリ
読出しサイクルのみを必要とするFFT演算のインプレー
スメモリ管理の方法及び装置を提供する。 【解決手段】 0乃至N−1の一連のN個のデータポイン
トのFFTを実行するDSPアーキテクチャのインプレースメ
モリ管理の方法であって、0乃至(N/2)−1の各データポ
イントを第１のメモリスペースXに、N/2乃至N−1のデー
タポイントを第２のメモリスペースYにストアする過程
を含み、更に第１のメモリスペースX内の第１のデータ
ポイント及び対応する第２のメモリスペースY内の第２
のデータポイントを含む各ステージのデータポイント集
合に関して、各データポイントに対応するデータポイン
ト・メモリインデックスのパリティを決定する過程と、
パリティの値に応じて各データポイントを各メモリアド
レスにストアする過程とを含む、ことを特徴とする方
法。
読出しサイクルのみを必要とするFFT演算のインプレー
スメモリ管理の方法及び装置を提供する。 【解決手段】 0乃至N−1の一連のN個のデータポイン
トのFFTを実行するDSPアーキテクチャのインプレースメ
モリ管理の方法であって、0乃至(N/2)−1の各データポ
イントを第１のメモリスペースXに、N/2乃至N−1のデー
タポイントを第２のメモリスペースYにストアする過程
を含み、更に第１のメモリスペースX内の第１のデータ
ポイント及び対応する第２のメモリスペースY内の第２
のデータポイントを含む各ステージのデータポイント集
合に関して、各データポイントに対応するデータポイン
ト・メモリインデックスのパリティを決定する過程と、
パリティの値に応じて各データポイントを各メモリアド
レスにストアする過程とを含む、ことを特徴とする方
法。
Description
【０００１】
【発明の属する技術分野】本発明は、デジタル信号処理
（DSP）に関するものであり、より詳細には、高速フー
リエ変換（FFT）演算のための改良された「インプレー
ス(in-place)」メモリ管理のための方法及び装置に関連
するものである。
（DSP）に関するものであり、より詳細には、高速フー
リエ変換（FFT）演算のための改良された「インプレー
ス(in-place)」メモリ管理のための方法及び装置に関連
するものである。
【０００２】
【従来の技術】デジタル信号プロセッサ（DSP）は、高
速フーリエ変換（FFT）、デジタルフィルタリング、画
像処理及び音声認識等のデジタル信号処理タスクを最適
化するために設計された専用コンピュータである。実際
にDSPアプリケーションは、リアルタイム動作、高い割
込速度及び卓越した数値計算によって特徴付けられる。
更に、DSPアプリケーションでは、メモリアクセス動作
が集中する傾向にあり、大量のデータの入出力を必要と
する。
速フーリエ変換（FFT）、デジタルフィルタリング、画
像処理及び音声認識等のデジタル信号処理タスクを最適
化するために設計された専用コンピュータである。実際
にDSPアプリケーションは、リアルタイム動作、高い割
込速度及び卓越した数値計算によって特徴付けられる。
更に、DSPアプリケーションでは、メモリアクセス動作
が集中する傾向にあり、大量のデータの入出力を必要と
する。
【０００３】FFP演算を実行するDSPアーキテクチャにお
いては、データは幾つかのステージにおいてメモリから
読出され、またメモリに書込まれる。幾つかのDSPアー
キテクチャでは、データの入出力のための個別のメモリ
装置を必要とする。FFTに必要とされるメモリの量を低
減する手段として、「インプレース」メモリ管理スキー
ムが発達しており、それによればFFT入力データのメモ
リスペースはそのFFT演算の結果で上書きされ、従ってF
FTの各ステージにおいて結果をストアするための更なる
メモリスペースの必要性がない。FFT入力データをスト
アするために或る単一のメモリスペースが用いられる場
合には、通常は各FFTの乗算動作に必要とされる２つの
データポイント（１つのデータポイントは２つのデータ
値、１つの実数及び１つの虚数、からなる）を取出すた
めに、２つのメモリ読出しサイクルが必要である。これ
は理論的には、入力されるFFTデータポイントの半分を
各々ストアする２つのメモリスペースを用いることによ
って１つのメモリ読出しサイクルに低減することがで
き、そこでは２つのデータポイントの内の１つが第１の
メモリスペースから読出され、同時にもう一方のデータ
ポイントが第２のメモリスペースから取出される。しか
しながら、全ての２つのFFTデータポイントがFFTの各ス
テージに渡って１つのメモリ読出しサイクルのみを必要
とすることを保証するために、そのFFTの或るステージ
の結果は２つのメモリスペースにインプレース書込み(w
ritten in-place)され、後に続くステージの各データポ
イント集合における２つのデータポイントの各々が異な
るメモリスペースに存在しなければならない。
いては、データは幾つかのステージにおいてメモリから
読出され、またメモリに書込まれる。幾つかのDSPアー
キテクチャでは、データの入出力のための個別のメモリ
装置を必要とする。FFTに必要とされるメモリの量を低
減する手段として、「インプレース」メモリ管理スキー
ムが発達しており、それによればFFT入力データのメモ
リスペースはそのFFT演算の結果で上書きされ、従ってF
FTの各ステージにおいて結果をストアするための更なる
メモリスペースの必要性がない。FFT入力データをスト
アするために或る単一のメモリスペースが用いられる場
合には、通常は各FFTの乗算動作に必要とされる２つの
データポイント（１つのデータポイントは２つのデータ
値、１つの実数及び１つの虚数、からなる）を取出すた
めに、２つのメモリ読出しサイクルが必要である。これ
は理論的には、入力されるFFTデータポイントの半分を
各々ストアする２つのメモリスペースを用いることによ
って１つのメモリ読出しサイクルに低減することがで
き、そこでは２つのデータポイントの内の１つが第１の
メモリスペースから読出され、同時にもう一方のデータ
ポイントが第２のメモリスペースから取出される。しか
しながら、全ての２つのFFTデータポイントがFFTの各ス
テージに渡って１つのメモリ読出しサイクルのみを必要
とすることを保証するために、そのFFTの或るステージ
の結果は２つのメモリスペースにインプレース書込み(w
ritten in-place)され、後に続くステージの各データポ
イント集合における２つのデータポイントの各々が異な
るメモリスペースに存在しなければならない。
【０００４】次に示す表１は、１６個のデータポイント
のFFTの各ステージに必要とされるデータポイント集合
を示す。
のFFTの各ステージに必要とされるデータポイント集合
を示す。
【０００５】
【表１】 ステージ０の前にデータポイント0−7が第１のメモリス
ペースXに存在し、データポイント8−16が第２のメモリ
スペースYに存在すると仮定すると、各集合における各
データポイントが別個のメモリスペースに存在する（例
えば、データポイント集合0,8におけるデータポイント0
及び8が個別のメモリスペースX及びYにそれぞれ存在す
る）場合には、ステージ０におけるデータポイント集合
の各々をメモリから取出すためには1つのメモリ読出し
サイクルのみが必要とされ得る。しかし、或るデータポ
イントのFFT演算結果がそのデータポイントが読出され
るメモリスペースの所定の位置に書込まれるように、ス
テージ０の結果がインプレース書込みされると仮定する
と、ステージ１−３におけるデータポイント集合の各々
は、各集合における各データポイントが同一のメモリス
ペースに存在する（例えば、ステージ１におけるデータ
ポイント集合0,4におけるデータポイント0及び4の双方
がメモリスペースXに存在する）場合には、メモリから
取出すのに２つのメモリ読出しサイクルが必要となる。
ペースXに存在し、データポイント8−16が第２のメモリ
スペースYに存在すると仮定すると、各集合における各
データポイントが別個のメモリスペースに存在する（例
えば、データポイント集合0,8におけるデータポイント0
及び8が個別のメモリスペースX及びYにそれぞれ存在す
る）場合には、ステージ０におけるデータポイント集合
の各々をメモリから取出すためには1つのメモリ読出し
サイクルのみが必要とされ得る。しかし、或るデータポ
イントのFFT演算結果がそのデータポイントが読出され
るメモリスペースの所定の位置に書込まれるように、ス
テージ０の結果がインプレース書込みされると仮定する
と、ステージ１−３におけるデータポイント集合の各々
は、各集合における各データポイントが同一のメモリス
ペースに存在する（例えば、ステージ１におけるデータ
ポイント集合0,4におけるデータポイント0及び4の双方
がメモリスペースXに存在する）場合には、メモリから
取出すのに２つのメモリ読出しサイクルが必要となる。
【０００６】
【発明が解決しようとする課題】従って本発明の目的
は、全ての2つのFFTデータポイントがFFTの各ステージ
に渡って1つのメモリ読出しサイクルのみを必要とする
ことを保証する高速フーリエ変換（FFT）演算のための
改良された「インプレース」メモリ管理のための方法及
び装置を提供することにある。
は、全ての2つのFFTデータポイントがFFTの各ステージ
に渡って1つのメモリ読出しサイクルのみを必要とする
ことを保証する高速フーリエ変換（FFT）演算のための
改良された「インプレース」メモリ管理のための方法及
び装置を提供することにある。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、0〜N−1の番号が付された一連のN個のデ
ータポイントにおいて高速フーリエ変換（FFT）を実行
するディジタル信号処理（DSP）アーキテクチャのイン
プレースメモリ管理のための方法であって、0〜(N/2)−
1の番号が付されたデータポイントの各々を第１のメモ
リスペースXにストアし、且つN/2〜N−1の番号が付され
たのデータポイントの各々を第２のメモリスペースYに
ストアする過程を含み、更に、第１のメモリスペースX
におけるデータポイントの第１のデータポイント、並び
に対応する第２のメモリスペースYにおけるデータポイ
ントの第２のデータポイントを含む各FFTのステージ０
のデータポイント集合に関して、第１及び第２のデータ
ポイントに対応するデータポイント・メモリインデック
スのパリティを決定する過程と、パリティが第１のパリ
ティ値である場合に、第１のデータポイントが取出され
た第１のメモリスペースX内のメモリアドレスに第１の
データポイントのFFT演算結果をストアし、且つ第２の
データポイントが取出された第２のメモリスペースY内
のメモリアドレスに第２のデータポイントのFFT演算結
果をストアする過程と、パリティが第２のパリティ値で
ある場合に、第２のデータポイントが取出された第２の
メモリスペースY内のメモリアドレスに第１のデータポ
イントのFFT演算結果をストアし、また第１のデータポ
イントが取出された第１のメモリスペースX内のメモリ
アドレスに第２のデータポイントのFFT演算の結果をス
トアする過程とを含む、ことを特徴とする方法を提供す
る。
に、本発明は、0〜N−1の番号が付された一連のN個のデ
ータポイントにおいて高速フーリエ変換（FFT）を実行
するディジタル信号処理（DSP）アーキテクチャのイン
プレースメモリ管理のための方法であって、0〜(N/2)−
1の番号が付されたデータポイントの各々を第１のメモ
リスペースXにストアし、且つN/2〜N−1の番号が付され
たのデータポイントの各々を第２のメモリスペースYに
ストアする過程を含み、更に、第１のメモリスペースX
におけるデータポイントの第１のデータポイント、並び
に対応する第２のメモリスペースYにおけるデータポイ
ントの第２のデータポイントを含む各FFTのステージ０
のデータポイント集合に関して、第１及び第２のデータ
ポイントに対応するデータポイント・メモリインデック
スのパリティを決定する過程と、パリティが第１のパリ
ティ値である場合に、第１のデータポイントが取出され
た第１のメモリスペースX内のメモリアドレスに第１の
データポイントのFFT演算結果をストアし、且つ第２の
データポイントが取出された第２のメモリスペースY内
のメモリアドレスに第２のデータポイントのFFT演算結
果をストアする過程と、パリティが第２のパリティ値で
ある場合に、第２のデータポイントが取出された第２の
メモリスペースY内のメモリアドレスに第１のデータポ
イントのFFT演算結果をストアし、また第１のデータポ
イントが取出された第１のメモリスペースX内のメモリ
アドレスに第２のデータポイントのFFT演算の結果をス
トアする過程とを含む、ことを特徴とする方法を提供す
る。
【０００８】更に、本発明の一好適実施形態によれば、
上記方法には、FFTステージ０の後に続く任意のステー
ジＺについて、第１のメモリスペースXにおける第１の
データポイント、並びに第２のメモリスペースYにおけ
る対応する第２のデータポイントを含む各FFTステージ
Ｚのデータポイント集合に関して、第１のデータポイン
トが取出された第１のメモリスペースX内のメモリアド
レスに第１のデータポイントのFFT演算結果をストア
し、且つ第２のデータポイントが取出された第２のメモ
リスペースY内のメモリアドレスに第２のデータポイン
トのFFT演算の結果をストアする過程が更に含まれる。
上記方法には、FFTステージ０の後に続く任意のステー
ジＺについて、第１のメモリスペースXにおける第１の
データポイント、並びに第２のメモリスペースYにおけ
る対応する第２のデータポイントを含む各FFTステージ
Ｚのデータポイント集合に関して、第１のデータポイン
トが取出された第１のメモリスペースX内のメモリアド
レスに第１のデータポイントのFFT演算結果をストア
し、且つ第２のデータポイントが取出された第２のメモ
リスペースY内のメモリアドレスに第２のデータポイン
トのFFT演算の結果をストアする過程が更に含まれる。
【０００９】本明細書において、用語「データポイント」
は、対をなす2つのデータ値、実数値及び虚数値を指す
ことに留意されたい。
は、対をなす2つのデータ値、実数値及び虚数値を指す
ことに留意されたい。
【００１０】また、本明細書において、用語「データポ
イント・メモリインデックス」は、単一のメモリスペー
スにおいて1つのデータポイントを別のデータポイント
から一意的に識別するために必要とされる最小のアドレ
ス指定ビット数を指すことに留意されたい。
イント・メモリインデックス」は、単一のメモリスペー
スにおいて1つのデータポイントを別のデータポイント
から一意的に識別するために必要とされる最小のアドレ
ス指定ビット数を指すことに留意されたい。
【００１１】
【発明の実施の形態】ここで図１は、本発明の一好適実
施形態に従って動作する高速フーリエ変換（FFT）演算
のための改良されたインプレースメモリ管理を示す簡易
フローチャートである。また図２、３及び４は、本発明
の一好適実施形態に従って構築され且つ機能する図１の
方法を理解するのに役立つ簡略化した表である。図１の
方法において、0からN−1の番号が付された一連のN個の
データポイントは、デジタル信号プロセッサの任意に指
定された2つの別個のメモリスペースX及びYの各々にス
トアされる。そのデジタル信号プロセッサは、単一のメ
モリ読出しサイクルおいて双方のメモリスペースからの
同時取出しをサポートする。通常は、0から(N/2)−1ま
での番号が付されたデータポイントの各々はメモリスペ
ースXにストアされ、N/2からN−1までの番号が付された
データポイントの各々はメモリスペースYにストアされ
る（ステップ１００）。
施形態に従って動作する高速フーリエ変換（FFT）演算
のための改良されたインプレースメモリ管理を示す簡易
フローチャートである。また図２、３及び４は、本発明
の一好適実施形態に従って構築され且つ機能する図１の
方法を理解するのに役立つ簡略化した表である。図１の
方法において、0からN−1の番号が付された一連のN個の
データポイントは、デジタル信号プロセッサの任意に指
定された2つの別個のメモリスペースX及びYの各々にス
トアされる。そのデジタル信号プロセッサは、単一のメ
モリ読出しサイクルおいて双方のメモリスペースからの
同時取出しをサポートする。通常は、0から(N/2)−1ま
での番号が付されたデータポイントの各々はメモリスペ
ースXにストアされ、N/2からN−1までの番号が付された
データポイントの各々はメモリスペースYにストアされ
る（ステップ１００）。
【００１２】図２は、メモリスペースX及びYにおけるデ
ータポイントの構成を示しており、それは本発明の一好
適実施例に従って構築され且つ機能するFFT入力データ
のメモリスペースを示す簡略化した表である。図２にお
いて、それぞれ符号１０及び１２で示されている２つの
メモリスペースX及びYには、0〜15までの番号が付され
格納された16個のFFTデータポイントが示されており、
ここでは、メモリスペースXにはデータポイント0から7
がストアされ、メモリスペースYにはデータポイント8か
ら15がストアされている。16個のデータポイントが示さ
れているが、メモリスペースX及びYは0から(N−1)まで
の番号が付された任意の数のデータポイントNをストア
するのに用いることが可能であり、ここでは、メモリス
ペースXには0から(N/2)−1までの番号が付されたデータ
ポイントがストアされ、メモリスペースYにはN/2からN
−1までの番号が付されたデータポイントがストアされ
得ることに留意されたい。
ータポイントの構成を示しており、それは本発明の一好
適実施例に従って構築され且つ機能するFFT入力データ
のメモリスペースを示す簡略化した表である。図２にお
いて、それぞれ符号１０及び１２で示されている２つの
メモリスペースX及びYには、0〜15までの番号が付され
格納された16個のFFTデータポイントが示されており、
ここでは、メモリスペースXにはデータポイント0から7
がストアされ、メモリスペースYにはデータポイント8か
ら15がストアされている。16個のデータポイントが示さ
れているが、メモリスペースX及びYは0から(N−1)まで
の番号が付された任意の数のデータポイントNをストア
するのに用いることが可能であり、ここでは、メモリス
ペースXには0から(N/2)−1までの番号が付されたデータ
ポイントがストアされ、メモリスペースYにはN/2からN
−1までの番号が付されたデータポイントがストアされ
得ることに留意されたい。
【００１３】データポイント・メモリインデックス１４
は、単一のメモリスペース内の或るデータポイントを別
のデータポイントから一意的に識別するために必要とさ
れる最小のアドレス指定ビット数として各データポイン
トに対して規定され得る。従って、FFTが、メモリスペ
ースXにストアされる連続的なデータポイント0〜7並び
にメモリスペースYにストアされる連続的なデータポイ
ント8〜15からなる16個のデータポイントを含む場合に
は、データポイント・メモリインデックスには3ビット
が必要である。
は、単一のメモリスペース内の或るデータポイントを別
のデータポイントから一意的に識別するために必要とさ
れる最小のアドレス指定ビット数として各データポイン
トに対して規定され得る。従って、FFTが、メモリスペ
ースXにストアされる連続的なデータポイント0〜7並び
にメモリスペースYにストアされる連続的なデータポイ
ント8〜15からなる16個のデータポイントを含む場合に
は、データポイント・メモリインデックスには3ビット
が必要である。
【００１４】図１の方法では、先に示した表１のデータ
ポイント集合（A,B）の各々に対して実行されるFFTステ
ージ０の演算を継続する（ステップ１０５）。データポ
イント集合（A,B）についての結果をメモリスペースX及
びYにストアする前に、データポイントA及びBに対応す
るデータポイント・メモリインデックスのパリティが決
定される（ステップ１１０）。図３には、決定されたパ
リティの例が示されている。図３は、本発明の一好適実
施形態に従って構築され且つ機能するデータポイント・
メモリインデックスのパリティの一覧を示す簡略化した
表である。図３の表１６は、各データポイント集合（A,
B）について選択されたデータポイント・メモリインデ
ックスのパリティを示す（表１、ステージ０）。
ポイント集合（A,B）の各々に対して実行されるFFTステ
ージ０の演算を継続する（ステップ１０５）。データポ
イント集合（A,B）についての結果をメモリスペースX及
びYにストアする前に、データポイントA及びBに対応す
るデータポイント・メモリインデックスのパリティが決
定される（ステップ１１０）。図３には、決定されたパ
リティの例が示されている。図３は、本発明の一好適実
施形態に従って構築され且つ機能するデータポイント・
メモリインデックスのパリティの一覧を示す簡略化した
表である。図３の表１６は、各データポイント集合（A,
B）について選択されたデータポイント・メモリインデ
ックスのパリティを示す（表１、ステージ０）。
【００１５】再び図１の方法において、そのパリティが
第１のパリティ値である場合（ステップ１２０）には、
データポイントAのFFT演算結果は、メモリスペースX内
のデータポイントAが取出されたメモリアドレスにスト
アされ（ステップ１３０）、またデータポイントBのFFT
演算結果は、メモリスペースY内のデータポイントBが取
出されたメモリアドレスにストアされる（ステップ１４
０）。そのパリティが第２のパリティ値である場合に
は、その過程は逆になり、データポイントAのFFT演算結
果は、メモリスペースY内のデータポイントBが取出され
たメモリアドレスにストアされ（ステップ１５０）、ま
たデータポイントBのFFT演算結果は、メモリスペースX
内のデータポイントAが取出されたメモリアドレスにス
トアされる（ステップ１６０）。第１のパリティ値とし
て0が選択され且つ第２のパリティ値として1が選択され
るか、或いはその逆にパリティ値が選択されるか否か
は、それらがステージ０において矛盾せずに適用される
限りにおいて重要な事ではないことに留意されたい。そ
の処理は、FFTステージ０における全ての対をなすデー
タの集合の処理が完了するまで継続される（ステップ１
７０）。
第１のパリティ値である場合（ステップ１２０）には、
データポイントAのFFT演算結果は、メモリスペースX内
のデータポイントAが取出されたメモリアドレスにスト
アされ（ステップ１３０）、またデータポイントBのFFT
演算結果は、メモリスペースY内のデータポイントBが取
出されたメモリアドレスにストアされる（ステップ１４
０）。そのパリティが第２のパリティ値である場合に
は、その過程は逆になり、データポイントAのFFT演算結
果は、メモリスペースY内のデータポイントBが取出され
たメモリアドレスにストアされ（ステップ１５０）、ま
たデータポイントBのFFT演算結果は、メモリスペースX
内のデータポイントAが取出されたメモリアドレスにス
トアされる（ステップ１６０）。第１のパリティ値とし
て0が選択され且つ第２のパリティ値として1が選択され
るか、或いはその逆にパリティ値が選択されるか否か
は、それらがステージ０において矛盾せずに適用される
限りにおいて重要な事ではないことに留意されたい。そ
の処理は、FFTステージ０における全ての対をなすデー
タの集合の処理が完了するまで継続される（ステップ１
７０）。
【００１６】図４には、FFTステージ０の記憶域が示さ
れている。図４は、本発明の一好適実施形態に従って構
築され且つ機能するFFTステージ０の結果がインプレー
ス適用(applied in-place)された後の図２のメモリスペ
ースX及びYの簡略化した表を示す。図４において、先に
示した表１のデータポイント集合における各データポイ
ントのFFT演算結果は、図３に示すような各データポイ
ント集合に対して選択された各データポイントに対応す
るデータポイント・メモリインデックスのパリティに従
って、メモリスペースにインプレース・ストア(stored
in-place)される。図４において、パリティ0が第１のパ
リティ値として選択され、それによって或るデータポイ
ントに関するFFT演算結果が、そのデータポイントが取
出されたメモリアドレスにインプレース書込みされ、一
方でパリティ1が第２のパリティ値として選択され、そ
れによって或るデータポイントに関するFFT演算結果
が、そのデータポイント集合の別のデータポイントが取
出されたメモリアドレスにインプレース書込みされる。
従って、図３のデータポイント0に対してパリティ0が与
えられた場合には、図４において、メモリスペースXに
おけるデータポイント0についてのFFT演算結果は、デー
タポイント0が取出されたメモリスペースXにおけるメモ
リアドレスにストアされ、一方でメモリスペースYにお
けるデータポイント8についてのFFT演算結果は、データ
ポイント8に対応するメモリスペースYにおけるメモリア
ドレスにストアされる。逆に、図３のデータポイント1
についてのパリティが1である場合には、図４におい
て、メモリスペースXにおけるデータポイント1について
のFFT演算結果は、データポイント9が取出されたメモリ
スペースYにおけるメモリアドレスにストアされ、一方
でメモリスペースYにおけるデータポイント9についての
FFT演算結果は、データポイント1が取出されたメモリス
ペースXにおけるメモリアドレスにストアされる。同様
にデータポイント集合（2,10）（4,12）及び（7,15）に
ついてのFFT演算結果は、それらの対応するデータポイ
ント・メモリインデックス（パリティ値が1）に従って
矢印１８で示すように交換される。
れている。図４は、本発明の一好適実施形態に従って構
築され且つ機能するFFTステージ０の結果がインプレー
ス適用(applied in-place)された後の図２のメモリスペ
ースX及びYの簡略化した表を示す。図４において、先に
示した表１のデータポイント集合における各データポイ
ントのFFT演算結果は、図３に示すような各データポイ
ント集合に対して選択された各データポイントに対応す
るデータポイント・メモリインデックスのパリティに従
って、メモリスペースにインプレース・ストア(stored
in-place)される。図４において、パリティ0が第１のパ
リティ値として選択され、それによって或るデータポイ
ントに関するFFT演算結果が、そのデータポイントが取
出されたメモリアドレスにインプレース書込みされ、一
方でパリティ1が第２のパリティ値として選択され、そ
れによって或るデータポイントに関するFFT演算結果
が、そのデータポイント集合の別のデータポイントが取
出されたメモリアドレスにインプレース書込みされる。
従って、図３のデータポイント0に対してパリティ0が与
えられた場合には、図４において、メモリスペースXに
おけるデータポイント0についてのFFT演算結果は、デー
タポイント0が取出されたメモリスペースXにおけるメモ
リアドレスにストアされ、一方でメモリスペースYにお
けるデータポイント8についてのFFT演算結果は、データ
ポイント8に対応するメモリスペースYにおけるメモリア
ドレスにストアされる。逆に、図３のデータポイント1
についてのパリティが1である場合には、図４におい
て、メモリスペースXにおけるデータポイント1について
のFFT演算結果は、データポイント9が取出されたメモリ
スペースYにおけるメモリアドレスにストアされ、一方
でメモリスペースYにおけるデータポイント9についての
FFT演算結果は、データポイント1が取出されたメモリス
ペースXにおけるメモリアドレスにストアされる。同様
にデータポイント集合（2,10）（4,12）及び（7,15）に
ついてのFFT演算結果は、それらの対応するデータポイ
ント・メモリインデックス（パリティ値が1）に従って
矢印１８で示すように交換される。
【００１７】図４において、FFTステージ０において図
１の方法が適用された後のメモリスペースX及びYの構成
によって、ステージ０の後に続く任意のFFTステージＺ
について、各FFTステージＺのデータポイント集合がメ
モリスペースXにおけるデータポイント並びに対応する
メモリスペースYにおけるデータポイントを含み、その
各々のデータポイントのFFT演算結果が各データポイン
トが取出されたメモリスペース内のメモリアドレスにス
トアされる限りにおいて、FFTの任意のステージの任意
のデータポイント集合における任意の2つのデータが、
異なるメモリスペースに存在することが保証される。従
って、ステージ１〜３についての表１の各データポイン
ト集合における各データポイントは、異なるメモリスペ
ースに存在し、それによって双方のデータポイントを単
一のメモリ読出しサイクルにおいて取出し、インプレー
ス書込みすることが可能となる。
１の方法が適用された後のメモリスペースX及びYの構成
によって、ステージ０の後に続く任意のFFTステージＺ
について、各FFTステージＺのデータポイント集合がメ
モリスペースXにおけるデータポイント並びに対応する
メモリスペースYにおけるデータポイントを含み、その
各々のデータポイントのFFT演算結果が各データポイン
トが取出されたメモリスペース内のメモリアドレスにス
トアされる限りにおいて、FFTの任意のステージの任意
のデータポイント集合における任意の2つのデータが、
異なるメモリスペースに存在することが保証される。従
って、ステージ１〜３についての表１の各データポイン
ト集合における各データポイントは、異なるメモリスペ
ースに存在し、それによって双方のデータポイントを単
一のメモリ読出しサイクルにおいて取出し、インプレー
ス書込みすることが可能となる。
【００１８】本明細書で開示した方法及び装置は、特定
のハードウェア若しくはソフトウェアに限定するもので
はない。逆に、本明細書で開示した方法及び装置は、当
業者が、過度の実験を実施することなしに従来技術を用
いて実施するために、本発明の任意の実施例を減らすこ
とを必要とする場合に、市販のハードウェア及びソフト
ウェアを容易に適用可能とするものである。
のハードウェア若しくはソフトウェアに限定するもので
はない。逆に、本明細書で開示した方法及び装置は、当
業者が、過度の実験を実施することなしに従来技術を用
いて実施するために、本発明の任意の実施例を減らすこ
とを必要とする場合に、市販のハードウェア及びソフト
ウェアを容易に適用可能とするものである。
【００１９】本発明の特定の実施例について説明してき
たが、本発明の基本的概念の範囲内において他の多数の
実施形態が可能であることは明らかであろう。
たが、本発明の基本的概念の範囲内において他の多数の
実施形態が可能であることは明らかであろう。
【００２０】
【発明の効果】上記のように、本発明によって、全ての
2つのFFTデータポイントがFFTの各ステージに渡って1つ
のメモリ読出しサイクルのみを必要とすることを保証す
る高速フーリエ変換（FFT）演算のための改良された
「インプレース」メモリ管理のための方法及び装置が得
られる。
2つのFFTデータポイントがFFTの各ステージに渡って1つ
のメモリ読出しサイクルのみを必要とすることを保証す
る高速フーリエ変換（FFT）演算のための改良された
「インプレース」メモリ管理のための方法及び装置が得
られる。
【図１】本発明の一好適実施形態に従って動作する高速
フーリエ変換（FFT）演算のための改良されたインプレ
ースメモリ管理の簡易フローチャートである。
フーリエ変換（FFT）演算のための改良されたインプレ
ースメモリ管理の簡易フローチャートである。
【図２】本発明の一好適実施形態に従って構築され且つ
機能する図１の方法を理解するのに役立つFFT入力デー
タメモリスペースを示す簡略化した表である。
機能する図１の方法を理解するのに役立つFFT入力デー
タメモリスペースを示す簡略化した表である。
【図３】本発明の一好適実施形態に従って構築され且つ
機能する図１の方法を理解するのに役立つデータポイン
ト・メモリインデックスのパリティの一覧を示す簡略化
した表である。
機能する図１の方法を理解するのに役立つデータポイン
ト・メモリインデックスのパリティの一覧を示す簡略化
した表である。
【図４】本発明の一好適実施形態に従って構築され且つ
機能する図１の方法に従ってFFTステージ０の結果がイ
ンプレース適用された後の図２のメモリスペースX及びY
を示す簡略化した表である。
機能する図１の方法に従ってFFTステージ０の結果がイ
ンプレース適用された後の図２のメモリスペースX及びY
を示す簡略化した表である。
１０ メモリスペースX １２ メモリスペースY １４ データポイント・メモリインデックス １６ パリティの一覧表
Claims (2)
- 【請求項１】 0乃至N−1の番号が付された一連のN個
のデータポイントにおいて高速フーリエ変換（FFT）を
実行するディジタル信号処理（DSP）アーキテクチャの
インプレースメモリ管理のための方法であって、 0乃至(N/2)−1の番号が付された前記データポイントの
各々を第１のメモリスペースXにストアし、且つN/2乃至
N−1の番号が付されたの前記データポイントの各々を第
２のメモリスペースYにストアする過程を含み、更に、 前記第１のメモリスペースXにおける前記データポイン
トの第１のデータポイントと、対応する前記第２のメモ
リスペースYにおける前記データポイントの第２のデー
タポイントとを含む各FFTのステージ０のデータポイン
ト集合に対して、 前記第１及び第２のデータポイントに対応するデータポ
イント・メモリインデックスのパリティを決定する過程
と、 前記パリティが第１のパリティ値である場合に、前記第
１のデータポイントが取出された前記第１のメモリスペ
ースX内のメモリアドレスに前記第１のデータポイント
のFFT演算結果をストアし、且つ前記第２のデータポイ
ントが取出された前記第２のメモリスペースY内のメモ
リアドレスに前記第２のデータポイントのFFT演算結果
をストアする過程と、 前記パリティが第２のパリティ値である場合に、前記第
２のデータポイントが取出された前記第２のメモリスペ
ースY内のメモリアドレスに前記第１のデータポイント
のFFT演算結果をストアし、また前記第１のデータポイ
ントが取出された前記第１のメモリスペースX内のメモ
リアドレスに前記第２のデータポイントのFFT演算の結
果をストアする過程とを含む、ことを特徴とする方法。 - 【請求項２】 FFTステージ０の後に続く任意のステ
ージＺについて、前記第１のメモリスペースXにおける
第１のデータポイントと、対応する前記第２のメモリス
ペースYにおける第２のデータポイントとを含む各FFTス
テージＺのデータポイント集合に対して、前記第１のデ
ータポイントが取出された前記第１のメモリスペースX
内のメモリアドレスに前記第１のデータポイントのFFT
演算結果をストアし、且つ前記第２のデータポイントが
取出された前記第２のメモリスペースY内のメモリアド
レスに前記第２のデータポイントのFFT演算の結果をス
トアする過程を更に含むことを特徴とする請求項１に記
載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US58677500A | 2000-06-05 | 2000-06-05 | |
| US09/586775 | 2000-06-05 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002032357A true JP2002032357A (ja) | 2002-01-31 |
Family
ID=24347064
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001168421A Pending JP2002032357A (ja) | 2000-06-05 | 2001-06-04 | Ｆｆｔのためのインプレースメモリ管理 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US20050010628A1 (ja) |
| EP (1) | EP1162547A3 (ja) |
| JP (1) | JP2002032357A (ja) |
| KR (1) | KR20010110203A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006221648A (ja) * | 2005-02-12 | 2006-08-24 | Samsung Electronics Co Ltd | メモリサイズを減少させうる高速フーリエ変換プロセッサ及び高速フーリエ変換方法 |
| US7450492B2 (en) | 2002-06-28 | 2008-11-11 | Hitachi Kokusai Electric Inc. | Correlation detection apparatus and fourier transform apparatus |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100836050B1 (ko) * | 2001-05-23 | 2008-06-09 | 엘지전자 주식회사 | 고속 푸리에 변환 연산 장치 |
| JP4022546B2 (ja) * | 2002-06-27 | 2007-12-19 | サムスン エレクトロニクス カンパニー リミテッド | 高速フーリエ変換を用いた混合−基数方式の変調装置 |
| US7996453B1 (en) * | 2006-08-16 | 2011-08-09 | Marvell International Ltd. | Methods and apparatus for providing an efficient FFT memory addressing and storage scheme |
| US10783216B2 (en) | 2018-09-24 | 2020-09-22 | Semiconductor Components Industries, Llc | Methods and apparatus for in-place fast Fourier transform |
Family Cites Families (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3617720A (en) * | 1967-09-12 | 1971-11-02 | Bell Telephone Labor Inc | Fast fourier transform using hierarchical store |
| US3662161A (en) * | 1969-11-03 | 1972-05-09 | Bell Telephone Labor Inc | Global highly parallel fast fourier transform processor |
| BE757750A (fr) * | 1969-12-31 | 1971-04-01 | Thomson Csf | Perfectionnements aux dispositifs de traitement en temps reel de signaux electriques |
| US3673399A (en) * | 1970-05-28 | 1972-06-27 | Ibm | Fft processor with unique addressing |
| US3767905A (en) * | 1971-05-12 | 1973-10-23 | Solartron Electronic Group | Addressable memory fft processor with exponential term generation |
| US3783258A (en) * | 1971-11-03 | 1974-01-01 | Us Navy | Fft processor utilizing variable length shift registers |
| US3731284A (en) * | 1971-12-27 | 1973-05-01 | Bell Telephone Labor Inc | Method and apparatus for reordering data |
| US3871577A (en) * | 1973-12-13 | 1975-03-18 | Westinghouse Electric Corp | Method and apparatus for addressing FFT processor |
| US3965342A (en) * | 1974-11-04 | 1976-06-22 | James Nickolas Constant | Digital FFT processor using random access memory |
| US4138730A (en) * | 1977-11-07 | 1979-02-06 | Communications Satellite Corporation | High speed FFT processor |
| JPH0650512B2 (ja) * | 1984-07-11 | 1994-06-29 | 日本電気株式会社 | デ−タ処理装置 |
| JPS62175866A (ja) * | 1986-01-30 | 1987-08-01 | Nec Corp | シグナルプロセツサ |
| US5091875A (en) * | 1990-03-23 | 1992-02-25 | Texas Instruments Incorporated | Fast fourier transform (FFT) addressing apparatus and method |
| US5430687A (en) * | 1994-04-01 | 1995-07-04 | Xilinx, Inc. | Programmable logic device including a parallel input device for loading memory cells |
| SE507529C2 (sv) * | 1996-10-21 | 1998-06-15 | Ericsson Telefon Ab L M | Anordning och förfarande vid beräkning av FFT |
| US5838377A (en) * | 1996-12-20 | 1998-11-17 | Analog Devices, Inc. | Video compressed circuit using recursive wavelet filtering |
| DE69837299T2 (de) * | 1997-01-22 | 2007-06-28 | Matsushita Electric Industrial Co., Ltd., Kadoma | System und Verfahren zur schnellen Fourier-Transformation |
| US6122703A (en) * | 1997-08-15 | 2000-09-19 | Amati Communications Corporation | Generalized fourier transform processing system |
| US6351758B1 (en) * | 1998-02-13 | 2002-02-26 | Texas Instruments Incorporated | Bit and digit reversal methods |
| US6490672B1 (en) * | 1998-05-18 | 2002-12-03 | Globespanvirata, Inc. | Method for computing a fast fourier transform and associated circuit for addressing a data memory |
| KR100836050B1 (ko) * | 2001-05-23 | 2008-06-09 | 엘지전자 주식회사 | 고속 푸리에 변환 연산 장치 |
-
2001
- 2001-06-01 EP EP01304855A patent/EP1162547A3/en not_active Withdrawn
- 2001-06-04 JP JP2001168421A patent/JP2002032357A/ja active Pending
- 2001-06-05 KR KR1020010031353A patent/KR20010110203A/ko not_active Application Discontinuation
-
2004
- 2004-08-05 US US10/911,524 patent/US20050010628A1/en not_active Abandoned
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7450492B2 (en) | 2002-06-28 | 2008-11-11 | Hitachi Kokusai Electric Inc. | Correlation detection apparatus and fourier transform apparatus |
| JP2006221648A (ja) * | 2005-02-12 | 2006-08-24 | Samsung Electronics Co Ltd | メモリサイズを減少させうる高速フーリエ変換プロセッサ及び高速フーリエ変換方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP1162547A2 (en) | 2001-12-12 |
| KR20010110203A (ko) | 2001-12-12 |
| EP1162547A3 (en) | 2003-09-03 |
| US20050010628A1 (en) | 2005-01-13 |
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