JPH04160654A - 主記憶装置書込方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 主記憶装置を複数のプロセッサで共有するマルチプロセ
ッサシステムなどに特に有効な、主記憶装置書込方式に
関し、 主記憶装置への書込みのためにプロセッサがこの主記憶
装置にアクセスする時間をハードウェアを増大させるこ
となく短縮することを目的とし、パーシャル書込要求が
あったとき、このパーシャル書込みによって更新される
べきデータがキャッシュに存在するときには、このキャ
ッシュから読出した上記更新されるべきデータとパーシ
ャル書込を行うデータとをマージしてから、あるいは、
このキャッシュの更新されるべきデータにパーシャル書
込を行うデータをバイトを指定して書込むことによって
データを更新してから、主記憶装置にフルストア書込み
を行うように構成した。

〔産業上の利用分野〕

主記憶装置を複数のプロセッサで共有するマルチプロセ
ッサシステムなどに特に有効な、主記憶装置書込方式に
関する。

〔従来の技術〕

コンピュータシステムはその処理能力を向上するために
複数のプロセッサを用いた多重化が図られてきたが、今
度はこれら複数のプロセッサによって共有される主記憶
装置へのアクセスが競合するために、この主記憶装置の
処理能力が問題になってきた。

第２図は、上記のような主記憶装置を共有する複数のプ
ロセッサを用いたマルチプロセッサシステムの一例の構
成を示すブロック図であって、それぞれがキャッシュを
内蔵する４つのプロセッサＰ０〜Ｐ３が主記憶装置ＭＭ
を共有している。

この主記憶装置ＭＭは、入力端アクセスコントローラＭ
ｉ、記憶アレ一部Ｍおよび出力側アクセスコントローラ
Ｍｏを含んでおり、この入力側および出力側のアクセス
コントローラＭｉ、Ｍｏは図示の都合上別個のものとし
て示しであるが、実際には１らのユニットとして構成さ
れている。

記憶アレ一部Ｍはｎ個のウェイに分割されており、各プ
ロセッサＰ。−Ｐ３から主記憶装置への書込みデータは
書込レジスタＷＤＲＯ〜ＷＤＲ３に一旦格納された後、
図示しないコントローラによって制御されるセレクタＳ
を介して選択されたウェイのストレージアレイに格納さ
れ、また、主記憶装置からの読出しも同様に行われる。

プロセッサにおける命令の処理においては主記憶装置へ
のデータ書込みが発生するが、そのデータ長は命令の処
理結果により様々である。

例えば８バイト単位で主記憶装置へのデータの書込みを
行うシステムにおいては、書込データが８バイトの整数
倍であれば８バイト単位で主記憶装置への書込みを行う
フルストアが行われるが、８バイトに満たない書込デー
タについてはバイト中の書込位置を示すバイトマークが
付されたパーシャルストアデータとしてバイトへの部分
的な書込みであるパーシャルストアが行われる。

このフルストアとパーシャルストアとの２つのオペレー
ションは主記憶装置での処理の違いにより処理に要する
サイクルタイムが大きく異なる。

すなわち、フルストアの場合プロセッサから送られてき
たデータを指定されたアドレスへ書き込めば完了である
が、パーシャルストアの場合には先ず指定されたアドレ
スから８バイトのデータを読出し、この８バイトデータ
とプロセッサから送られてきたパーシャルストアデータ
とをバイトマークに基づいてマージし、得られた８バイ
トのデータを主記憶装置の指定されたアドレスに書き込
むといった過程が必要になる。

したがって、フルストアオペレーションに比べてパーシ
ャルストアの場合には、指定されたアドレスからの読出
しとデータのマージ、すなわちフェッチおよびマージの
動作に要する時間が余分にかかることになる。

〔発明が解決しようとする課題〕

このため、複数のプロセッサから主記憶装置の同一ウェ
イに属するアドレスへのパーシャルストアオペレーショ
ンが頻繁に要求された場合にはシステム全体の性能が低
下するので、これを避けるためにはウェイ数を増加して
並行処理を可能にすることが考えられるがハードウェア
が増大するばかりでなく、主記憶装置における制御が複
雑になるなどの問題がある。

したがって、本発明は、主記憶装置への書込みのために
プロセッサがこの主記憶装置にアクセスする時間をハー
ドウェアを増大させることなく、短縮することを目的と
する。

〔課題を解決するための手段〕

パーシャルストア要求があったとき、このパーシャルス
トアによって更新されるべきデータがキャッシュに存在
するときには、このキャッシュから読出した上記更新さ
れるべきデータとパーシャルストアを行うデータとをマ
ージしてから主記憶装置にフルストア処理を行わせるよ
うに構成した。

また別の方式として、パーシャル書込要求があったとき
、このパーシャル書込みによって更新されるべきデータ
がキャッシュに存在するときには、このキャッシュの上
記更新されるべきデータにパーシャル書込を行うデータ
をハイドを指定して書込むことによってデータを更新し
、この更新されたデータによって主記憶装置にフルスト
ア書込みを行うように構成することができる。

〔作　用〕

第１図は本発明の原理を示したフローチャートであって
、プロセッサはパーシャルストア要求が発生するとこの
パーシャルストアによって更新されるべきデータがキャ
ッシュにあるか否かを判断し、キャッシュにこの更新す
べきデータがなければ従来と同様にパーシャルストアを
行う。

、　　しかしながら、第１図（ａ）に示すように、この
更新すべきデータがキャッシュに存在していれば、この
データをキャッシュから読出してパーシャルストアすべ
きデータとマージして主記憶装置への書込単位となるフ
ルストアデータに編集し、この編集されたデータを主記
憶装置に転送してフルストア書込処理を行わせるように
する。

また別の方式として、同図（ｂｌに示すように、更新さ
れるべきデータがキャッシュに存在するときには、この
キャッシュの上記更新されるべきデータにパーシャル書
込を行うデータをハイドを指定して書込むことによって
データを更新し、この更新されたデータによって主記憶
装置にフルストア書込みを行うように構成することがで
きる。

これらの方式によって、キャッシュに更新されるべきデ
ータが存在していれば処理時間の短いフルストア書込処
理によって主記憶装置のデータの更新が行われるが、更
新されるデータは通常キャッシュに存在している場合が
多いのでその頻度は高く、この結果、主記憶装置にプロ
セッサがアクセスする時間は著しく短縮される。

したがって、複数のプロセッサによる主記憶装置へのア
クセスの競合が減少し、プロセッサシステム全体として
の処理能力が著しく向上する。

〔実施例〕

第３図は本発明によるプロセッサの実施例を示すブロッ
ク図であり、このプロセッサの主記憶装置は第２図につ
いて説明したと同様な構成を有しているものとする。な
お、第３図中英字が記入されているブロックはレジスタ
を示している。

命令制御部からのアドレスはアドレスレジスタＡＤＲに
格納されてからキャッシュ１に格納されているデータの
アドレスを格納しているタグメモリ２に送られ、上記の
アドレスレジスタＡＤＲに格納されているアドレスがこ
のタグメモリ２に登録されているか否かを比較器３によ
って比較・検索する。

検索の結果、上記アドレスに一致したキャッシュ中のウ
ェイがあれば、このアドレスのデータがキャッシュに格
納されていることを示すタグマツチ信号をオンにすると
ともにキャッシュ１のタグマツチしたウェイを示すデー
タをセレクタ４によって選択してキャッシュリードデー
タレジスタ■Ｒ−Ｃに書込む。

一方、演算部から送られてきた更新内容に相当するスト
アデータはストアデータレジスタＳＤＲに格納され、マ
ージ手段５によってマージされて更新すべきデータとな
り、スタックとして構成されているデータレジスタ６に
書込まれ、その後主記憶装置に送られる。

第４図はこのマージを詳細に説明した図であって、キャ
ッシュリードデータレジスタＲＤＲ−Ｃからはキャッシ
ュ１から読出した８バイトのデータ“１１１１２２２２
３３３３４４４４”とフルストアを示す２バイトの“Ｆ
Ｆ”とが、また、ストアデータレジスタ５ＤＲ１からの
更新内容に相当するストアデータとして“ＡＡＡＡＢＢ
ＢＢＣＣＣＣＤＤＤＤ″の８バイトと“ＦＥ”とがマー
ジ手段４に送られる。

一方、命令制御部からの更新すべきバイトをその“１”
に対応するビットによって指示するバイトマークとして
“ＦＯ”すなわち“１１１１００００　”の２バイトの
データがバイトマークレジスタＢＭからこのマージ手段
４に送られるので、キャッシュリードデータレジスタＲ
ＤＲ−Ｃからの８バイトのデータ“１１１１２２２２３
３３３４４４４　”の初めの４ハイド、すなわち“１１
１１２２２２″がストアデータレジスタＳＤＲからのス
トアデータの初めの４ハイド“へへＡＡＢＢＢＢ　”に
よって置換えられて“八ＡＡＡＢＢＢＢ３３３３４４４
４”というデータに更新されて、データレジスタ５に格
納される。

このとき、タグメモリ２からは比較器を介して”１”レ
ベルのタグマツチ信号がアンド回路７．。

７□、８．．８□のそれぞれの一方の入力端子に供給さ
れているので、アンド回路７□からはフルストアを示す
フルストアハイドマーク“ＦＦ”が、またアンド回路８
□からはオペレーションコードとしてフルストアオペレ
ーションコードがそれぞれスタックとして示したコント
ロールレジスタ９に送られて格納される。

これらのデータレジスタ５に格納された更新されたデー
タおよびコントロールレジスタ９に格納されたフルスト
アバイトマークとフルストアオペレーションコードとは
、スタックとして示したアドレスレジスタからのアドレ
スとともに主記憶装置に送られて、このアドレスのデー
タをフルストアによって書換える。

ところで、もし更新すべきデータがキャッシュ１にない
場合にはタグマツチ信号がないので、この信号を識別し
てプロセッサは従来と同様にパーシャルストアを行うが
、このときにはアンド回路７□、８□はこの“０”レベ
ルのタグマツチ信号によって遮断状態にあるので、アン
ド回路７＋、Ｌからのバイトマークおよびオペレーショ
ンコードがコントロールレジスタ９に書込まれ、これら
の変更は行われない。

また、ストアデータがフルストアであった場合にはバイ
トマークが“ＦＦ”であることによって識別できるので
、フルストアオペレーションを実行する。

本発明をパイプライン処理によって実行する場合につい
て説明すると、第１のステートにおいては、パーシャル
ストアによって更新されるデータがキャッシュ１に存在
するか否かをタグメモリ２が格納しているアドレスによ
って調べ、このデー夕が存在していればタグマツチ信号
とこのデータの存在しているうエイナンバーを比較器３
から送出させ、このウェイナンバーは次の第２ステート
におけるキャッシュ１から読出したデータのセレクタ４
による選択に使用され、選択された更新されるべきデー
タはキャッシュリードデータレジスタＲＤＣ−Ｃに送ら
れて、このレジスタに格納される。

さらに、この第３ステートでは演算ユニットで生成され
たストアデータをストアデータレジスタＳＤＲにセット
する。なお、上記タグマツチ信号は次の第４ステートま
で保持されて、ストアデータのキャッシュ１への書込み
制御信号およびバイトマークとオペレーションコードの
作成に使用される。

続く第４ステートでは、ストアデータレジスタＳＤＲに
格納されているストアデータをライトデータレジスタＷ
ＤＲを介してキャッシュメモリ１に書込み、また、キャ
ッシュリードデータレジスタｌ？ＤＣ−Ｃに格納されて
いる更新さるべきデータとストアデータレジスタＳＤＲ
に格納されているストアゾ−タとをハイドマークレジス
タＢＭからのバイトマークに基づいてマージ手段５によ
ってマージし、データレジスタ６に格納する。

同時にこの第４ステートでは、タグマツチ信号がオンで
あればフルストアオペレーションコード、フルストアバ
イトマークをアンド回路７□、８□で選択してコントロ
ールレジスタ９に書込む。

上記のようなパイプライン処理によって、パーシャルス
トアを行うべきストアデータに対してもフルストア処理
によって主記憶装置に格納することができるので、パー
シャルストア処理に比して短い時間で処理を完了するこ
とができる。

また、別の実施例として、キャッシュの書込み回路がバ
イトを選択してストアデータをキャッシュに書込む機能
を有している場合には、ストアデータレジスタＳＤＲに
格納されているストアデータ中の更新すべきバイトを選
択してキャッシュ１に書込み、これをキャッシュから読
出してデータレジスタ６に書込むようにすることもでき
る。

しかしながら、この方法による場合には−旦キャソシュ
１に書込むためにデータレジスタへの書込みまでにトマ
シンサイクルだけ処理時間が余分にかかることになるが
、パイプライン処理を行っているプロセッサの場合には
上記の第４ステートに続いて１つのステートを設定する
だけでよいので処理時間に及ばず影響は少なく、主記憶
装置の負担を軽減する効果は大きい。

〔発明の効果〕− パーシャルストアが要求されたときには更新されるデー
タがキャッシュに存在している頻度が高いので、キャッ
シュに更新されるべきデータが存在しているときには主
記憶装置の書込処理時間の短いフルストア書込処理によ
って主記憶装置のデータの更新を行うようにした本発明
によって、主記憶装置にプロセッサがアクセスする時間
は著しく短縮される。

したがって、複数のプロセッサによる主記憶装置へのア
クセスの競合が減少し、プロセッサシステム全体として
の処理能力が著しく向上するという格別の効果が達成さ
れる。

【図面の簡単な説明】

第１図は本発明の原理を示すフローチャート、第２図は
主記憶装置の構成を示す図、 第３図は本発明の実施例を示すブロック、第４図はマー
ジの例を示す図である。 特許出願人　　　富士通株式会社 （ａ） 原理図 第１図 （ｂ）

Claims (2)

【特許請求の範囲】
1. （１）パーシャル書込要求があったとき、このパーシャ
   ル書込みによって更新されるべきデータがキャッシュに
   存在するときには、このキャッシュから読出した上記更
   新されるべきデータとパーシャル書込を行うデータとを
   マージしてから主記憶装置にフルストア書込みを行うよ
   うにしたことを特徴とする主記憶装置書込方式。
2. （２）パーシャル書込要求があったとき、このパーシャ
   ル書込みによって更新されるべきデータがキャッシュに
   存在するときには、このキャッシュの上記更新されるべ
   きデータにパーシャル書込を行うデータをバイトを指定
   して書込むことによってデータを更新し、この更新され
   たデータによって主記憶装置にフルストア書込みを行う
   ようにしたことを特徴とする主記憶装置書込方式。