CN101667851A - 信息处理设备和信号判定方法 - Google Patents

Abstract

提供了信息处理设备和信号判定方法，该信息处理设备包括：信号接收器，其接收以如下的方式编码的信号：信号包含第一比特值和第二比特值，其中第一比特值由第一振幅值表示，第二比特值由第二振幅值表示，并且该振幅值的极性在每个周期中被反转；转换处理器，其对信号接收器接收到的信号执行转换，以将通过使输入信号延迟一个周期而延迟之后的信号与延迟之前的该信号相加；逆处理器，其对从转换处理器输出的信号执行该转换的逆处理；以及输入数据解码器，其通过基于从逆处理器输出的信号的振幅值判定第一比特值和第二比特值来对输入数据进行解码。

Description

信息处理设备和信号判定方法

技术领域

本发明涉及信息处理设备和信号判定方法。

背景技术

以移动电话为例的移动终端常包括活动部件作为由用户操作的操作部分与在其中显示信息的显示部分之间的连接部分。例如，折叠式移动电话的开/闭结构是典型的这种活动部件。此外，新近的移动电话除了呼叫和邮件功能以外还具有图像观看功能或摄像功能，因此该连接部分必须能够根据用户的使用而复杂地动作。例如，当使用图像观看功能时，用户期望显示部分朝向用户而将对于观看而言不必要的操作部分收纳起来。因此，已经期望当移动电话被用作普通电话、被用作数字照相机、被用作电视机等时允许显示部分的方向和位置根据其用途而改变的结构。

事实上，大量的信号线和电源线被布线成穿过操作部分与显示部分之间的连接部分。例如，在显示部分中并联连接数十根线(见图1)。因此，如果上述的能够进行复杂动作的活动部件被用作连接部分，则这种线的可靠性等将显著下降。由于这种原因，使用的技术正从并行传输方法转移到串行传输方法(见图2)，以减少连接部分中的信号线的数量。自然地，由于类似原因的技术转移不限于移动电话领域，并且也出现在需要复杂布线的各种电子装置的领域中。除了上述原因以外，串行化也试图减小电磁噪声(EMI：电磁干扰)。

在串行传输方法中，传输数据在根据预定方法被编码之后被传输。作为编码模式，例如使用NRZ(Non Return to Zero，不归零)编码模式、曼彻斯特(Manchester)编码模式或者AMI(Alternate Mark Inversion，信号交替反转)编码模式。例如，日本专利申请早期公开3-109843公开了一种用于通过使用作为双极性码的典型例子的AMI码来传输数据的技术。日本专利申请早期公开3-109843还公开了一种用于在传输之前用信号电平的中间值表示数据时钟且基于接收侧的信号电平再生信号时钟的技术。

发明内容

上述编码模式中的NRZ编码模式中的信号包含直流(DC)分量。因此，难以连同电源等的DC分量一起传输NRZ编码模式中的信号。另一方面，曼彻斯特编码模式或AMI编码模式中的信号不包含DC分量。因此，可以连同电源等的DC分量一起传输这种信号。然而，曼彻斯特编码模式或AMI编码模式必须建立PLL(Phase-Locked Loop，锁相环)电路以在接收侧再生信号的数据时钟。因此，在接收侧具有PLL电路的情况下，电流消耗将相应地增加。此外，在曼彻斯特编码模式中通过使用振幅的上升形状和下降形状来传输数据，因此必须以比数据率快两倍的时钟来传输数据。结果，较高的时钟操作将导致电流消耗的增加。

鉴于上述问题，已经开发出不包含任何DC分量且在时钟再生期间不需要PLL电路的码以及使用该码的信号传输技术。根据该技术，以如下方式执行编码：包含彼此不同的第一比特值和第二比特值的输入数据中的第一比特由多个第一振幅值表示，第二比特值由与第一振幅值不相同的第二振幅值表示，不连续地取相同的振幅值，并且在传输之前的每个周期中振幅值的极性被反转。然而，根据该技术，必须多次重复阈值判定处理以根据编码后的传输信号来判定第一比特值和第二比特值。

已鉴于上述问题而作出了本发明，并且期望提供能够在从不包含任何DC分量且在时钟再生期间不需要PLL电路的码中解码比特值时减少阈值判定处理的次数的、新颖的且改进的信息提供设备以及信号判定方法。

为了解决上述问题，根据本发明的实施例，提供了一种信息处理设备，包括：信号接收单元，该信号接收单元接收以如下的方式编码的信号：信号包含互不相同的第一比特值和第二比特值，其中第一比特值由多个第一振幅值表示，第二比特值由不同于第一振幅值的第二振幅值表示，不连续取相同的振幅值，并且该振幅值的极性在每个周期中被反转；转换处理单元，该转换处理单元对信号接收单元接收到的信号执行转换处理，以将通过使输入信号延迟一个周期而延迟之后的信号与延迟之前的该信号相加；逆处理单元，该逆处理单元对从转换处理单元输出的信号执行转换处理的逆处理；以及输入数据解码单元，该输入数据解码单元通过基于从逆处理单元输出的信号的振幅值判定第一比特值和第二比特值来对输入数据进行解码。

此外，例如，逆处理单元包括：延迟电路，该延迟电路将输入信号延迟一个周期；以及减法电路，该减法电路在第一信号和第二信号被输入时从第一信号中减去第二信号，其中减法电路的输出信号被输入到延迟电路中，转换处理单元的输出信号被输入到减法电路中作为第一信号，并且延迟电路的输出信号作为第二信号。

例如，该信息处理设备还包括时钟分量检测单元，该时钟分量检测单元通过检测由信号接收单元接收到的编码信号的振幅值所保持的极性的反转周期来基于该反转周期检测编码信号的时钟分量，其中输入数据解码单元使用由时钟分量检测单元检测到的时钟分量来通过解码获得输入数据。

例如，该信号处理设备还包括：编码信号生成单元，该编码信号生成单元生成传输速度为Fb的编码信号X，其中第一比特值由振幅值0表示，第二比特值由振幅值A和-A(A为任意实数)的重复来表示；时钟信号加法单元，该时钟信号加法单元将振幅值为n＊A(n＞1)且频率为Fb/2的时钟信号与由编码信号生成单元生成的传输速度为Fb的编码信号X相加；以及信号传输单元，该信号传输单元将从时钟信号加法单元输出的信号经由预定的传输线传输到信号接收单元。

此外，例如，该预定传输线是DC电流所经过的电源线，并且时钟信号加法单元的输出信号在被信号传输单元叠加到DC电流上且被信号接收单元从DC电流分离出之后被传输。

此外，例如，转换处理单元使用两个比较器从对其进行了转换处理的信号中提取与第一比特值相对应的两个振幅值和与第二比特值相对应的一个振幅值，以将所述振幅值输入到逆处理单元中。

此外，例如，逆处理单元使用两个比较器从对其进行了所述转换处理的逆处理的信号中提取与第一比特值相对应的两个振幅值和与第二比特值相对应的一个振幅值，以将所述振幅值输入到输入数据解码单元中。

为了解决上述问题，根据本发明的另一实施例，提供了一种信号判定方法，该方法包括以下步骤：接收以如下方式编码的信号：信号包含互不相同的第一比特值和第二比特值，其中第一比特值由多个第一振幅值表示，第二比特值由不同于第一振幅值的第二振幅值表示，不连续取相同的振幅值，并且该振幅值的极性在每个周期中被反转；对在信号接收步骤中接收到的信号执行转换处理，以将通过使输入信号延迟一个周期而延迟之后的信号与延迟之前的该信号相加；对在转换处理步骤中对其执行了转换处理的信号执行所述转换处理的逆处理；以及通过基于在所述逆处理步骤中对其执行逆处理的信号的振幅值判定第一比特值和第二比特值来对输入数据进行解码。

为了解决上述问题，根据本发明的另一实施例，提供了一种用于使计算机实现上述的信息处理设备所保持的功能的程序。此外，还可以提供其中记录有该程序的计算机可读记录介质。

根据本发明的上述实施例，可以减少在从不包含任何DC分量且在时钟再生期间不需要PLL电路的码中解码比特值时所执行的阈值判定处理的次数。

附图说明

图1示出了移动终端的配置例子；

图2示出了移动终端的配置例子；

图3示出了根据串行传输的移动终端的功能配置例子；

图4示出了根据串行传输的移动终端的功能配置例子；

图5例示了曼彻斯特码的频谱；

图6例示了AMI码的信号波形；

图7示出了根据新模式的移动终端的功能配置例子；

图8示出了根据新模式的信号生成方法；

图9例示了根据新模式的信号的频谱；

图10示出了时钟检测单元的电路配置例子；

图11示出了解码器的电路配置例子；

图12示出了用于数据判定的判定表的配置例子；

图13示出了接收信号波形与数据判定阈值之间的关系；

图14示出了根据本发明实施例的移动终端的功能配置例子；

图15示出了根据该实施例的信号处理单元的电路配置例子；

图16示出了根据该实施例的逆变换单元的电路配置例子；

图17例示了根据该实施例的比较器输出和用于逆变换单元的输入的输入数据值转换算法；

图18例示了根据该实施例的数据判定算法；

图19例示了根据该实施例的信号处理方法；

图20例示了与该实施例中的信号处理方法相关的电路配置；

图21例示了根据该实施例的数据判定方法；以及

图22示出了根据该实施例的信号处理单元的电路配置例子；

具体实施方式

在下文中将参照附图来详细描述本发明的优选实施例。注意，在本说明书和附图中，用相同的附图标记来表示具有基本上相同的功能和结构的构成要素，并且省略对这些构成要素的重复说明。

描述的流程

将简要地提及与下面描述的本发明实施例相关的描述的流程。首先，将参照图1简述采用并行传输方法的移动终端等的技术问题。接着，将参照图2至图6描述采用串行传输方法的信号传输技术的问题。

接下来，将参照图7至图13描述被开发用于解决采用串行传输方法的信号传输技术的问题的新的信号传输技术。该新的信号传输技术涉及使用不包含任何DC分量且在时钟再生期间不需要PLL电路的码来传输信号的模式。下面描述的根据本发明实施例的技术涉及用于在使用这种码的情况下当从信号中提取比特值时使得解码处理更有效的技术。

接下来，将参照图14描述根据本发明实施例的移动终端的功能配置。此外，还将参照图15至图18描述由该移动终端保持的信号处理单元的电路配置等。接下来，还将参照图19和图20描述根据该实施例的信号处理方法的总体流程以及执行该信号处理方法的总体电路配置。然后，将参照图21描述当应用该信号处理方法时所获得的效果。此外，还将参照图22描述根据该实施例的信号处理单元的变型。最后，将概述该实施例的技术思想并简述从该技术思想获得的操作效果。

问题概述

在详细描述根据本发明实施例的技术之前，将简要概述该实施例要解决的问题。

(并行传输方法)

将参照图1简述采用并行传输方法的移动终端100的配置例子。图1是示出采用并行传输方法的移动终端100的配置例子的说明性视图。在图1中，示意性地示出了移动电话作为移动终端100的例子。然而，下面描述的技术的应用范围不限于移动电话。

如图1所示，移动终端100主要包括显示单元102、液晶单元104(LCD)以及连接单元106。此外，移动终端100主要包括操作单元108、基带处理器110(BBP)和并行信号线112。在下面的描述中，显示单元102可以被称为显示侧，操作单元108可以被称为主体侧。将描述图像信号被从主体侧传输到显示侧的情况。当然，下面描述的技术不局限于这种例子。

如图1所示，在显示单元102中设有液晶单元104。然后，在液晶单元104中显示经由并行信号线112传输的图像信号。连接单元106是用于连接显示单元102和操作单元108的部件。形成连接单元106的连接部件具有例如用于允许显示单元102在Z-Y平面中转动直到180度的结构。该连接部件还具有用于允许显示单元102被在X-Z平面中可转动地形成以使得移动终端100可以被折叠的结构。顺便提及，可以使用具有复杂的活动配置以使得显示单元102朝向任意方向的连接部件。

基带处理器110是提供对移动终端100的通信控制和应用的执行功能的算术处理单元。从基带处理器110输出的并行信号被通过并行信号线112传输到显示单元102的液晶单元104。并行信号线112在其中布线有大量的信号线。在移动电话的情况下，例如信号线的数量n约为50。当液晶单元104的分辨率是QVGA时，图像信号的传输速度约为130Mbps。并行信号线112被布线以穿过连接单元106。

也就是说，形成并行信号线112的大量信号线被布线在连接单元106中。如果连接单元106的活动范围被如上文所述地延伸，则当连接单元106活动时并行信号线112可能被损坏。因此，并行信号线112的可靠性将降低。另一方面，如果试图保持并行信号线112的可靠性，则连接单元106的活动范围将显著地受到限制。由于这些原因，为了使形成连接单元106的活动部件的灵活性与并行信号线112的可靠性相一致，常采用串行传输方法用于移动电话等。此外，从电磁噪声(EMI)的观点来看，已经促进了传输线的并行化。

(串行传输方法)

因此，将参照图2简述采用串行传输方法的移动终端130的配置例子。图2是示出了采用串行传输方法的移动终端130的配置例子的说明性视图。在图2中，示意性地示出了移动电话作为移动终端130的例子。然而，下面描述的技术的应用范围不限于移动电话。将相同的附图标记应用于与图1所示的并行传输方法中的移动终端100的部件具有基本上相同的功能的部件，以省略对其的详细说明。

如图2所示，移动终端130主要包括显示单元102、液晶单元104(LCD)、连接单元106和操作单元108。此外，移动终端130包括基带处理器110(BBP)、并行信号线132和140、串行化器134、串行信号线136和解串器138。

与移动终端100相对照地，移动终端130经由被布线在连接单元106中的串行信号线136而通过串行传输方法传输图像信号等(串行信号)。因此，操作单元108具有串行化器134，以使从基带处理器110输出的并行信号串行化。另一方面，显示单元102具有解串器，以使经由串行信号线136传输的串行信号并行化。

串行化器134将从基带处理器110输出的、且经由并行信号线132输入的并行信号转换为串行信号。从串行化器134输出的串行信号经由串行信号线136被输入到解串器138中。然后，解串器138基于输入的串行信号恢复原始的并行信号，并将该并行信号经由并行信号线140输入到液晶单元104中。

例如，通过NRZ编码模式编码的数据信号被单独输出，或者数据信号和时钟信号一起被经由串行信号线136传输。串行信号线136中线的数量k显著地小于图1中的移动终端100中的并行信号线112中的线的数量n(1≤k＜＜n)。例如，线的数量k可以被减少直到几根线。

因此，可以认为其中布线有串行信号线136的连接单元106的活动范围的灵活性远远大于其中布线有并行信号线112的连接单元106的活动范围的灵活性。因此，通过使信号传输线串行化可以大大改善串行信号线136的可靠性。顺便提及，在大多数情况下使用诸如LVDS(低压微分信号)等的微分信号作为穿过串行信号线136的串行信号。

(功能配置)

在此将参照图3描述采用串行传输方法的移动终端130的功能配置。图3是示出采用串行传输方法的移动终端130的功能配置例子的说明性视图。然而，图3是通过集中在串行化器134和解串器138且省略了其它部件的示出的说明性视图。

(串行化器134)

如图3所示，串行化器134包括P/S转换单元152、编码器154、LVDS驱动器156、PLL单元158和定时控制单元160。

首先，将并行信号(P-DATA)和用于并行信号的时钟(P-CLK)从基带处理器110输入到串行化器134中。通过P/S转换单元将输入到串行化器134的并行信号转换为串行信号。将由P/S转换单元152转换后的串行信号输入到编码器154中。编码器154将头部等添加到串行信号上并将该串行信号输入到LVDS驱动器156中。LVDS驱动器156通过使用LVDS的微分传输方法将输入的串行信号传输至解串器138。

将被输入到串行化器134中的并行信号的时钟输入到PLL单元158中。PLL单元158从该并行信号的时钟生成串行信号的时钟，并将该串行信号的时钟输入到P/S转换单元152和定时控制单元160中。定时控制单元160基于串行信号的输入信号来控制编码器154进行的串行信号的传输定时。

(解串器138)

解串器138主要包括LVDS接收器172、解码器174、S/P转换单元176、时钟再生单元178、PLL单元180和定时控制单元182。

通过使用LVDS的微分传输方法将串行信号从串行化器134传输到解串器138。由LVDS接收器172接收该串行信号。将LVDS接收器172接收到的串行信号输入到解码器174和时钟再生单元178中。解码器174通过参考输入串行信号的头部来检测数据的起始部分，并将该串行信号输入到S/P转换单元176中。S/P转换单元176将输入的串行信号转换为并行信号(P-DATA)。将由S/P转换单元176转换后的并行信号输入到液晶单元104中。

另一方面，时钟再生单元178参考从外部输入的基准时钟并使用内置的PLL单元180从串行信号的时钟再生并行信号的时钟。将时钟再生单元178再生的并行信号的时钟输入到解码器174和定时控制单元182中。定时控制单元182基于从时钟再生单元178输入的并行信号的时钟来控制接收定时。将被输入到定时控制单元182中的并行信号的时钟(P-CLK)输出到液晶单元104。

因此，从基带处理器110输入到串行化器134中的并行信号(P-DATA)和并行信号的时钟(P-CLK)在被转换为串行信号之后被传输到解串器138。然后，输入的串行信号在被输出到液晶单元104之前通过解串器138被恢复为原始的并行信号及并行信号的时钟。

通过如同上述的移动终端130那样地将并行信号转换为串行信号以用于传输，其传输线被串行化。结果，布置有串行信号线的部分的活动范围被延伸，从而增强了与显示单元102的配置相关的灵活性。因此，例如当使用移动终端130观看TV广播时，移动终端130可以被变形以使得显示单元102的布置看上去在横向上是长的。利用这种增强的灵活性，移动终端130的用途增加了，使得除了作为通信终端的各种功能以外还设计了诸如观看图片或音乐等的各种用途。

(应用例子：使用电源线的数据传输方法)

顺便提及，移动终端130的编码器154可以配置为基于不包含任何DC分量的曼彻斯特编码模式来对输入数据进行编码。在此情况下，编码后的信号不包含DC分量且因此可以通过被叠加到电源上来被传输。将描述通过将移动终端130应用到电源线传输方法而获得的移动终端230的配置。

(功能配置)

首先将参照图4描述能够使用电源线传输数据的移动终端230的功能配置。图4是例示能够使用电源线传输数据的移动终端230的功能配置的说明性视图。然而，图4是通过集中在串行化器134和解串器138的功能配置上而绘出的说明性视图，并且省略了其它部件。在移动终端230的部件中，将相同的附图标记应用于与移动终端130的部件具有基本上相同的功能的部件，并省略对其的详细说明。

(串行化器134)

串行化器134包括P/S转换单元152、编码器154、LVDS驱动器156、PLL单元158和定时控制单元160。

并行信号(P-DATA)和并行信号的时钟(P-CLK)被从基带处理器110输入到串行化器134中。通过P/S转换单元152将输入到串行化器134中的并行信号转换为串行信号。将由P/S转换单元152转换后的串行信号输入到编码器154中。编码器154将头部等添加到串行信号上，并通过诸如不具有DC分量(或具有少量的DC分量)的曼彻斯特编码模式等的方法来对该串行信号进行编码。

LVDS驱动器156将输入的串行信号转换为LVDS，该LVDS被输入到叠加单元232中。叠加单元232通过将从LVDS驱动器156输入的该信号叠加到电源线上来将该信号传输到解串器138。例如，叠加单元232通过电容器耦合该信号并通过扼流圈耦合电源。然后，将由叠加单元232叠加到电源上的信号经由电源线输入到解码器138中。电源线是被提供用于将功率从操作单元108供应给显示单元102的线路。例如，使用同轴电缆作为用于电源线的传输线路。

将用于输入到串行化器134中的并行信号的时钟输入到PLL单元158中。PLL单元158根据并行信号的时钟生成串行信号的时钟，并将该串行信号的时钟输入到P/S转换单元152和定时控制单元160中。定时控制单元160基于输入的串行信号的时钟来控制由编码器154进行的串行信号的传输定时。

(解串器138)

解串器138主要包括LVDS接收器172、解码器174、S/P转换单元176、时钟再生单元178、PLL单元180、定时控制单元182和分离单元234。

将通过把串行信号叠加到电源上而获得的信号经由电源线(同轴电缆)被输入到解串器138中。图5中示出了叠加信号的频谱。如图5所示，曼彻斯特码的频谱不具有DC分量。因此，从图5可以清楚地看出，以曼彻斯特编码模式编码的数据的传输信号(编码信号)可以随电源(DC)一起传输。

再次参照图4。通过分离单元234将叠加信号分离成串行信号和电源。例如，分离单元234通过使用电容器截去DC分量来提取串行信号，并通过使用扼流圈截去高频分量来提取电源。通过LVIS接收器172来接收由分离单元234分离出的串行信号。

将LVDS接收器172接收到的串行信号输入到解码器174和时钟再生单元178中。解码器174通过参考输入串行信号的头部来检测数据的起始部分，对以曼彻斯特编码模式编码的串行信号进行解码，并将解码后的串行信号输入到S/P转换单元176中。S/P转换单元176将输入的串行信号转换为并行信号(P-DATA)。将由S/P转换单元转换后的并行信号输出到液晶单元104。

另一方面，时钟再生单元178参考从外部输入的基准时钟，并使用内置的PLL单元180来根据串行信号的时钟再生并行信号的时钟。将时钟再生单元178所再生的并行信号的时钟输入到解码器174和定时控制单元182中。定时控制单元182基于从时钟再生单元178输入的并行信号的时钟来控制接收定时。输入到定时控制单元182中的并行信号的时钟(P-CLK)被输出到液晶单元104。

因此，移动终端230可以通过一根同轴电缆来输出电源和串行信号(例如图像信号)。因此，只有一根线连接操作单元108和显示单元102，使得可以改善显示单元102的活动性且可以使移动终端230变形为复杂的形状。结果，可以发现移动终端230的更多用途，并且改善了用户的方便性。

(问题概述1)

如上所述，为了自由地改变操作单元108与显示单元102之间的相对空间关系，在像上述的移动终端100的情况下，并行传输方法是不方便的。因此，像上述的移动终端130那样，通过提供串行化器134和解串器138来实现图像信号等的串行传输，以增大显示单元102的活动范围。此外，通过使用如下的传输方法而进一步改善了显示单元102的移动性：通过该传输方法，利用移动终端130所使用的编码模式的特征将信号叠加到用于传输的电源线上。

然而，如图3和图4所示，移动终端130和230具有PLL单元180(在下文中称为PLL)以再生接收到的串行信号的时钟。必须使PLL从以曼彻斯特编码模式等编码的信号中提取时钟。然而，PLL自身的功率消耗是不低的。因此，提供PLL相应地增加了移动终端130和230的功率消耗。这种功率消耗的增加对诸如移动电话等的小设备造成了非常严重的问题。

针对上述技术问题，需要一种消除解串器138中对PLL的需要的方法。响应于这种需要，近来开发了一种通过使用“不包含任何DC分量且在时钟再生期间不需要PLL的码”来传输信号的新的信号传输方法。下面描述的根据本发明实施例的技术是基于该新的信号传输方法的技术。因此，将在此描述该新的信号传输方法。在以下的描述中，可以将该新的信号传输方法称为新模式。

<基本技术：新模式>

下面将描述通过使用不包含任何DC分量且能够在不使用PLL的情况下再生时钟的码来传输信号的新的信号传输方法(新模式)。首先，将简述构成用于描述该新模式中的编码方法的基础的AMI(Alternate MarkInversion，信号交替反转)码的特征。然后，将描述根据该新模式的移动终端300的功能配置和根据该新模式的编码/解码方法。

(AMI码的信号波形)

首先将参照图6描述AMI码的信号波形及其特征。图6是例示AMI码的信号波形的说明性视图。在以下描述中，假定A是任意正数。

AMI码是将数据0表示为电位0且将数据1表示为电位A或-A的码。交替地重复电位A和电位-A。也就是说，如果在用电位A表示数据1之后出现数据1，则用电位-A表示该数据1。由于通过以这种方式重复极性反转来表示数据，因此AMI码不包含任何DC分量。

作为具有与AMI码的特征相类似的特征的码，例如，已知如同PR(1，-1)、PR(1，0，-1)、PR(1，0，...，-1)等地表示的以部分响应模式的码。这种使用极性反转的传输码被称为双极性码。这种双极性码可以在根据该新模式的信号传输方法中使用。此外，在根据该新模式的信号传输方法中可以应用以解码模式的码。在此，为了便于描述，将以具有100％占空比的AMI码为例以用于下面的描述。

图6示意性地示出了比特间隔为T1、T2、...、T14的AMI码。在图6中，数据1出现在比特间隔T2、T4、T5、T10、T11、T12和T14中。如果比特间隔T2中的电位是A，则比特间隔T4中的电位变成-A。此外，比特间隔T5中的电位变成A。因此，与数据1相对应的振幅被交替地反转为正电位和负电位。这就是上面描述的极性反转。

另一方面，数据0均由电位0表示。通过使用上面描述的表示法，AMI码不包含任何DC分量，但是如同在比特间隔T6、...、T9中所观察到的，电位0可能连续地出现。如果电位0像这样连续，则在接收侧不使用任何PLL的情况下从信号波形中提取时钟分量是非常困难的。因此，根据该新模式，使用了用于使AMI码(以及任何与AMI码具有相等同的特征的码)包括用于传输的时钟分量的技术。下面将描述该技术。

(功能配置)

接下来，将参照图7描述根据该新模式的移动终端300的功能配置。图7是示出了根据该新模式的移动终端300的功能配置例子的说明性视图。然而，图7是通过集中在串行化器134和解串器138的功能配置上而绘出的说明性视图，并且省略了其它部件。在移动终端300的部件当中，将相同的附图标记应用于与上述的移动终端130的部件具有基本上相同的功能的部件，并省略对其的详细描述。

(串行化器134)

串行化器134包括P/S转换单元152、LVDS驱动器156、PLL单元158、定时控制单元160和编码器312。与上述的移动终端130的主要差别是由编码器312保持的功能。

首先，将并行信号(P-DATA)和并行信号的时钟(P-CLK)从基带处理器110输入到串行化器134中。通过P/S转换单元152将输入到串行化器134中的并行信号转换为串行信号。将经P/S转换单元152转换后的串行信号输入到编码器312中。编码器312将头部等添加到该串行信号上，并基于预定的编码模式(新模式)对该串行信号进行编码以生成编码的信号。

在此，将参照图8描述由编码器312进行的以新模式的编码方法。图8是例示了根据该新模式的编码方法的说明性视图。图8示出了基于AMI码的码生成方法。然而，根据该新模式的技术不限于此，并且可以以相同的方式应用于任何具有与AMI码的特征相类似的特征的码。例如，该技术可应用于双极性码和以部分响应模式的码。

通过基于AMI编码模式对输入数据进行编码来获得(A)中所示的信号。另一方面，(C)中所示的信号是基于(A)中的信号而通过该新模式的编码方法进行编码后的信号。在该信号中，数据1由多个电位A1(-1，-3，1，3)表示，数据0由不同于电位A1的多个电位A2(-2，2)表示。该信号被形成为在每个周期中反转其极性且并不连续地取相同的电位。

例如，数据0连续的部分出现在(A)中的比特间隔T6至T9中，并被表示为电位0的连续部分，但是在(C)中，在相同的部分中电位变化为-2，2，-2，2。因此，(C)中的信号是以如下的方式形成的：即使相同的数据值连续地出现，其极性也在每个周期中被反转。因此，如果(C)中的信号被用于数据传输，则可以通过在接收侧检测上升沿和下降沿这二者来再生时钟分量。下面将描述根据该新模式的生成(C)中的信号的方法。

编码器312具有加法器ADD以生成例如(C)中所示的上述码的码。例如，在将串行信号编码为AMI码(A)之后，编码器312将输入的串行信号输入到加法器ADD中。此外，编码器312生成频率(Fb/2)为具有传输速度Fb的AMI码的频率的一半的时钟(B)，并将该时钟(B)输入到加法器ADD中。假定时钟的振幅是AMI码的振幅的N倍(N＞1；在图8的例子中N＝2)。然后，编码器312通过使用加法器ADD将AMI码和该时钟相加来生成码(C)。在这点上，使AMI码与该时钟相同步，并在AMI码与该时钟被相加之前使其边沿相对准。

再次参照图7。将由编码器312编码后的串行信号输入到LVDS驱动器156中。LVDS驱动器156通过使用LVDS的微分传输方法将输入的串行信号传输到解码器138。顺便提及，输入到串行化器134中的并行信号的时钟被输入到PLL单元158中。PLL单元158根据并行信号的时钟生成串行信号的时钟，并将该串行信号的时钟输入到P/S转换单元152和定时控制单元160中。定时控制单元160基于输入的串行信号的时钟来控制由编码器312进行的串行信号的传输定时。

(解串器138)

解串器138主要包括LVDS接收器172、S/P转换单元176、定时控制单元182、时钟检测单元332和解码器334。与上述的移动终端130的主要差别是不具有PLL的时钟检测单元的功能。

通过使用LVDS的微分传输方法将串行信号从串行化器134传输到解串器138。LVDS接收器172接收该串行信号。将由LVDS接收器172接收到的串行信号输入到解码器334和时钟检测单元332中。解码器334通过参考输入串行信号的头部来检测数据的起始位置，并对用编码器312使用的编码模式来编码的串行信号进行解码。

在此，将参照图8简述解码器334的解码方法。下面将描述解码器334的详细电路配置。如上文所述，编码器312将串行信号编码成(C)中所示的格式。因此，通过判定接收信号的振幅是A1还是A2，可以通过解码器334将串行信号解码成原始的串行信号。使用图8所示的四个阈值(L1、L2、L3和L4)来判定与数据1相对应的振幅A1(-1、-3、1、3)以及与数据0相对应的振幅A2(-2、2)。因此，解码器334将输入信号的振幅与上述四个阈值进行比较，以判定振幅是A1还是A2，从而将串行信号解码成原始的串行信号。

再次参照图7。将由解码器334解码后的串行信号输入到S/P转换单元176中。S/P转换单元176将输入的串行信号转换为并行信号(P-DATA)。将由S/P转换单元176转换后的并行信号输出到液晶单元104。

另一方面，时钟检测单元332从LVDS接收器172接收到的信号中检测时钟分量。在这点上，时钟检测单元332通过将信号的振幅值与阈值L0(电位0)进行比较来检测极性反转的周期，并通过基于该周期检测时钟分量来再生原始时钟。因此，时钟检测单元332在从信号检测时钟分量时不使用任何PLL。因此，不需要在解串器138侧提供PLL，并且可以减少解串器138的功率消耗。

将时钟检测单元332所再生的时钟输入到解码器334和定时控制单元182中。定时控制单元182基于从时钟检测单元332输入的时钟来控制接收定时。将输入到定时控制单元182中的时钟(P-CLK)输出到液晶单元104。

因此，通过使用不包含任何DC分量(见图9)且能够从极性反转周期检测时钟分量的码，消除了用PLL再生时钟的需要，并且因此可以显著地减少移动终端的功率消耗。在该新模式中使用的码的频谱具有例如图9所示的形状。在由编码器312的加法器ADD相加的时钟的频率Fb/2处出现线谱，另外还出现AMI码的宽频谱。该频谱在频率Fb、2Fb、3Fb、...处具有零点。

(解码处理的细节)

接下来，将参照图10至图13描述以该新模式的解码处理的细节。图10是示出了时钟检测单元332的电路配置例子的说明性视图。图11是示出了解码器334的电路配置例子的说明性视图。图12是示出了用于数据判定的判定表的配置例子的说明性视图。图13是示出了当应用该新模式时接收到的信号波形(在图13中示出了眼图)的说明性视图。

(时钟检测单元332的电路配置例子)

首先将参考图10。如图10所示，由比较器352实现时钟检测单元332的功能。

将以该新模式编码的信号的振幅值输入到比较器352中作为输入数据。在该输入数据被输入之后，比较器352将输入的振幅值与预定阈值进行比较。例如，比较器352判定输入数据是否大于该预定阈值。使用比较器352来从以该新模式的码中提取时钟(见图8中的(C))。因此，阈值L0被用作该预定阈值。

例如，如果输入数据大于该预定阈值，则比较器352输出表示输入数据大于该预定阈值的判定值(例如1)。另一方面，如果输入数据小于该预定阈值，则比较器352输出表示输入数据不大于该预定阈值的判定值(例如0)。将比较器352的输出结果输入到解码器334和定时控制单元182中作为时钟。

(解码器334的电路配置例子)

接下来将参考图11。如图11所示，由多个比较器354、356、358和360以及数据判定单元362实现解码器334的功能。数据判定单元362具有存储单元364。图12所示的用于数据判定的判定表被存储在存储单元364中。

多个比较器354、356、358和360具有针对它们而设置的互不相同的阈值。例如，针对比较器354设置阈值L1，针对比较器356设置阈值L2，针对比较器358设置阈值L3，针对比较器360设置阈值L4。然而，如图8的(C)中所示，阈值L1、L2、L3和L4满足L1＞L2＞L3＞L4的关系。

首先，将以该新模式编码的信号的振幅值输入到多个比较器354、356、358和360中作为输入数据。在此，将相同的输入数据并行地输入到比较器354、356、358和360中。

在输入该输入数据之后，比较器354将输入数据与阈值L1相比较，以判定输入数据是否大于阈值L1。如果输入数据大于阈值L1，则比较器354输出表示输入数据大于阈值L1的判定值(例如1)。另一方面，如果输入数据不大于阈值L1，则比较器354输出表示输入数据不大于阈值L1的判定值(例如0)。

类似地，比较器356将输入数据与阈值L2相比较，以判定输入数据是否大于阈值L2。此外，比较器358将输入数据与阈值L3相比较，以判定输入数据是否大于阈值L3。此外，比较器360将输入数据与阈值L4相比较，以判定输入数据是否大于阈值L4。将从多个比较器354、356、358和360输出的判定值输入到数据判定单元362中。

数据判定单元362基于从多个比较器354、356、358和360输出的判定值来判定由输入数据表示的比特值。在这点上，数据判定单元362基于存储在存储单元364中的用于数据判定的判定表(见图12)来判定由输入数据表示的比特值。例如，使用图12所示的用于数据判定的判定表作为用于数据判定的判定表。图12所示的判定表示出了从多个比较器354、356、358和360输出的值的每个组合与比特值(0或1)之间的对应关系。

例如，考虑当比较器354的输出值是1时的情况。在此情况下，输入数据大于阈值L1。如上文所述，该阈值满足关系L1＞L2＞L3＞L4。因此，根据上述关系，来自比较器356、358和360的输出值也将是1。此外，与具有大于阈值L1的值的任何振幅相对应的比特值是1。因此，该判定表示出了比较器354、356、358和360的输出值均是1的组合与比特值1之间的对应关系。

考虑其它情况。在此，为了便于描述，将比较器354、356、358和360的输出值分别表示为d1、d2、d3和d4，其组合表示为(d1，d2，d3，d4)。例如，组合(d1，d2，d3，d4)＝(0，1，1，1)意味着输入数据d满足L1＞d＞L2。如果输入数据为L1＞d＞L2，则比特值是0。

类似地，组合(d1，d2，d3，d4)＝(0，0，1，1)意味着输入数据d满足L2＞d＞L3。如果输入数据是L2＞d＞L3，则比特值是1。组合(d1，d2，d3，d4)＝(0，0，0，1)意味着输入数据d满足L3＞d＞L4。如果输入数据是L3＞d＞L4，则比特值是0。此外，组合(d1，d2，d3，d4)＝(0，0，0，0)意味着输入数据d满足L4＞d。如果输入数据是L4＞d，则比特值是1。

如上文所述，各种组合与比特值之间的、用于将从比较器354、356、358和360中的每一个输出的输出值的这种组合与比特值相关联的对应关系的总结是图12所示的判定表。也就是说，该判定表示出了数据判定单元362的比特值判定的判定算法。基于该判定表，数据判定单元362根据从多个比较器354、356、358和360输出的输出值的组合来判定比特值。数据判定单元362所判定的比特值被输入到S/P转换单元176中。

(问题概述2)

因此，为了对以该新模式的码进行解码，必须在时钟检测单元332中包括一个比较器352且在解码器334中包括四个比较器354、356、358和360。如上文所述，在码不包含任何DC分量且能够在不使用PLL电路的情况下再生时钟的意义上，根据该新模式的码是非常好的。然而，只是必须具有总共五个比较器来判定两个比特值。结果，电路规模增大并且功率消耗增加。

此外，通过在振幅方向上提供五个阈值来执行判定处理，因此，如果如图13所示地信号振幅的最大宽度(振幅范围)是固定的，则各个阈值之间的间隔将会更窄。结果，将会需要更高水平的阈值设置精度和比特值判定精度。近年来，半导体工艺变得日益精细，从而导致了较低的工作电压。相应地，信号的振幅范围日益变小。此外，如上文所述，信号振幅的最大值和最小值必须落入工作电压的范围之内，以使用在振幅方向上具有多个比特值的码。在这种情况下，必须以很高的设置精度来设置阈值，以通过在振幅方向上提供五个阈值来执行数据的判定处理，而这是不现实的。

鉴于这种技术问题，下面描述的实施例的目的是通过减少用于对根据该新模式的码进行解码的比较器的数量(阈值数量)来减小电路规模、以及实现阈值设置精度的放宽。不必说的是，下面描述的实施例也将解决上面描述的问题(问题概述1)。下面将描述能够实现这种目的的实施例。

<实施例>

将描述本发明的实施例。本实施例旨在减少当从不包含任何DC分量且在时钟再生期间不需要PLL电路的码解码比特值时所执行的阈值判定处理的次数。具体地，本实施例基于根据上述新模式的技术，并且涉及在接收侧有效地去除时钟信号的技术。

移动终端400的功能配置

首先将参照图14描述根据本实施例的移动终端400的功能配置。图14是示出了根据本实施例的移动终端400的功能配置例子的说明性视图。然而，图14是通过集中在串行化器134和解串器138的功能配置上而绘出的说明性视图，并且省略了其它部件。在移动终端400的部件中，将相同的附图标记应用于与上述的移动终端300的部件具有基本上相同的功能的部件，并省略对其的详细说明。

(串行化器134)

串行化器134包括P/S转换单元152、驱动器156、PLL单元158、定时控制单元160、叠加单元232和编码器312。除了提供叠加单元232以外，移动终端400中的串行化器134与移动终端300中的串行化器基本上相同。叠加单元232的功能配置与设于移动终端230中的叠加单元的功能配置基本上相同。

首先，将并行信号(P-DATA)和并行信号的时钟(P-CLK)从基带处理器110输入到串行化器134中。通过P/S转换单元152将输入到串行化器134中的并行信号转换为串行信号。将由P/S转换单元152转换后的串行信号输入到编码器312中。编码器312将头部等添加到该串行信号上，并基于预定的编码模式(新模式)对该串行信号进行编码，以生成编码信号。

将编码器312所生成的编码信号输入到驱动器156中。驱动器156将输入的串行信号转换为LVDS，然后将该LVDS输入到叠加单元232中。叠加单元232通过将从驱动器156输入的信号叠加到电源线上来将该信号传输到解串器138。例如，叠加单元232通过电容器耦合该信号，并通过扼流圈耦合电源。然后，由叠加单元232叠加到电源上的信号被经由电源线而输入到解串器138中。

将输入到串行化器134中的并行信号的时钟输入到PLL单元158中。PLL单元158根据并行信号的时钟生成串行信号的时钟，并将该串行信号的时钟输入到P/S转换单元152和定时控制单元160中。定时控制单元160基于输入的串行信号的时钟来控制编码器312所进行的串行信号的传输定时。

(解串器138)

解串器138主要包括分离单元234、接收器172、S/P转换单元176、定时控制单元182和解码处理单元402。解码处理单元402包括解码器404和时钟检测单元406。如同上述的移动终端300那样，时钟检测单元406不具有任何PLL。与移动终端300的主要差别在于解码处理单元402的功能。

首先，经由电源线(同轴电缆)将通过把串行信号叠加到电源上而获得的信号输入到解串器138中。通过分离单元234将该叠加的信号分离成串行信号和电源。例如，分离单元234通过使用电容器截去DC分量来提取串行信号，并通过使用扼流圈截去高频分量来提取电源。接收器172接收由分离单元234分离出的串行信号。

将接收器172接收到的串行信号输入到包括在解码处理单元402中的解码器404和时钟检测单元406中。解码器404通过参考输入的串行信号的头部来检测数据的起始部分，并对用编码器312所使用的编码模式来编码的串行信号进行解码。将由解码器404解码后的串行信号输入到S/P转换单元176中。S/P转换单元176将输入的串行信号转换为并行信号(P-DATA)。将由S/P转换单元176转换后的并行信号输出到液晶单元104。

另一方面，时钟检测单元406从接收器172接收到的信号中检测时钟分量。在这点上，时钟检测单元406通过将信号的振幅值与阈值L0(电位0)相比较来检测极性反转的周期，并通过基于该周期检测时钟分量来再生原始时钟。然后，将由时钟检测单元406再生的时钟输入到解码器404和定时控制单元182中。定时控制单元基于从时钟检测单元406输入的时钟来控制接收定时。输入到定时控制单元182中的时钟(P-CLK)被输出到液晶单元104。

解码处理单元402的电路配置例子

在此，将参照图15描述解码处理单元402的电路配置。图15是示出了解码处理单元402的电路配置例子的说明性视图。

如图15所示，解码处理单元402具有比较器412(时钟再生)、延迟电路414、加法器416、比较器418和420(数据提取)、逆变换单元422、定时生成电路424和数据判定单元426。比较器412(时钟再生)对应于时钟检测单元406。除了时钟检测单元406以外的其它部件对应于解码器404。

首先，当串行信号被输入到解码处理单元402中时，该输入信号被输入到比较器412、延迟电路414和加法器416中。图8所示的阈值L0被设置给比较器412，并且将输入信号的振幅值与阈值L0相比较。例如，如果输入信号的振幅值大于阈值L0，则从比较器412输出判定值1，如果输入信号的振幅值小于阈值L0，则输出判定值0。通过检测从比较器412输出的判定值的变化周期来检测输入信号的极性反转周期。也就是说，基于比较器412的输出值来提取输入信号的时钟分量。将该时钟分量输入到逆变换单元422、定时生成电路424等中。

另一方面，输入到延迟电路414中的输入信号被延迟1/2时钟。然后，将延迟的信号输入到加法器416中。除了从延迟电路414输入的延迟的信号以外，还将输入信号输入到加法器416中。当将延迟的信号和输入信号输入到加法器416中之后，加法器416将延迟的信号与输入信号相加。将由加法器416相加后的相加信号输入到比较器418和420中。将阈值L2′设置给比较器418，并且将相加信号的振幅值与阈值L2′相比较。将阈值L3′设置给比较器420，并且将相加信号的振幅值与阈值L3′相比较。

如下面详细描述的，通过由加法器416执行的加法处理，包含在输入信号和延迟的信号中的时钟分量被抵消并被去除。因此，从加法器416输出的相加信号不包含时钟分量。

当将相加信号输入到比较器418中时，比较器418将相加信号的振幅值与阈值L2′相比较，以判定相加信号的振幅值是否大于阈值L2′。如果相加信号的振幅值大于阈值L2′，则比较器418输出表示相加信号的振幅值大于阈值L2′的判定值(例如1)。另一方面，如果相加信号的振幅值不大于阈值L2′，则比较器418输出表示相加信号的振幅值不大于阈值L2′的判定值(例如0)。类似地，比较器420将相加信号的振幅值与阈值L3′相比较，以判定相加信号的振幅值是否大于阈值L3′。将从比较器418和420输出的判定值输入到逆变换单元422中。

逆变换单元422是用于执行与由延迟电路414和加法器416执行的信号处理的逆变换相对应的信号处理的装置。逆变换单元422的功能例如通过图16所示的电路配置来实现。如图16所示，逆变换单元422包括延迟电路432和减法器434。从比较器418和420输出的判定值被输入到图16中的被标为“数据输入”的端子中。被标为“数据输出”的端子连接到数据判定单元426。

如从图16所了解的，延迟电路432被设于减法器434之后，并被用于在减法器434的输出数据被延迟之后输入该输出数据。延迟电路432将减法器434的输出数据延迟1/2时钟。因此，当从比较器418和420输出的判定值被输入到减法器434中之后，减法器434从输入的判定值的数据中减去先前由减法器434自身输出的数据的延迟数据。延迟电路414和加法器416的处理对应于下面的公式(1)中所示的Z变换。另一方面，逆变换单元422的处理对应于下面的公式(2)中所示的逆变换。

Y＝(1+Z^-1)＊X；    X：输入，  Y：输出      (1)

Y′＝X′-Z^-1＊Y′；X′：输入，Y′：输出    (2)

比较器418和420的输出与逆变换之前的数据之间的对应关系(输入数据值变换算法)被表示为如图17所示。例如，如果比较器418的输出是1且比较器420的输出是1，则紧接在这些输出结果被输入到逆变换单元422中之后，这些输出结果被转换为数据“1”。此外，如果比较器418的输出是0且比较器420的输出是1，则紧接在这些输出结果被输入到逆变换单元422中之后，这些输出结果被转换为数据“0”。此外，如果比较器418的输出是0且比较器420的输出是0，则紧接在这些输出结果被输入到逆变换单元422中之后，这些输出结果被转换为数据“-1”。然后，逆变换单元422使用被转换后的数据执行逆处理。将被逆变换后的数据输入到数据判定单元426中。

将再次参照图15。如上文所述，将被逆变换后的数据从逆变换单元422输入到数据判定单元426中。此外，将比较器412检测到的时钟分量经由定时生成电路424而输入到数据判定单元426中。然后，数据判定单元426根据从逆变换单元422输入的数据恢复原始数据。在这点上，数据判定单元426基于图18所示的算法来恢复原始数据，并将原始数据输出到S/P转换单元176。

例如，如果从逆变换单元422输入数据1，则数据判定单元426输出数据1。如果从逆变换单元422输入数据0，则数据判定单元426输出数据0。此外，如果从逆变换单元422输入数据-1，则数据判定单元426输出数据1。上述处理对应于用于从图8中的码(A)恢复原始数据的处理。图8中的码(A)将振幅-1和1分配给数据1，将振幅0分配给数据0。因此，数据判定单元426从振幅-1和1恢复数据1，从振幅0恢复数据0。

(信号处理的总流程)

在此，将参照图19和图20描述与移动终端400的串行化器134和解串器138相关的信号处理的总体流程。图19是示出了该信号处理的总体流程的说明性视图。图20是示出了能够实现该信号处理的电路配置例子的说明性视图。

首先将参照图19。在图19中绘出了每个步骤中的码的形状(A)至(H)。

首先，将输入数据(A)输入到串行化器134中。通过编码器312对输入数据(A)执行编码处理(S102)以生成码(B)。此外，将PLL单元158所生成的时钟(C)输入到编码器312中，以执行码(B)和时钟(C)的相加处理(S104)。通过该相加处理生成码(D)。如上文所述，在移动终端400中，通过将码(D)叠加在电源线上来将码(D)传输到解串器138。

当将码(D)输入到解串器138中时，通过延迟电路414将码(D)延迟1/2时钟(S106)以生成延迟信号(E)。此外，通过加法器416将被延迟之前的码(D)与延迟的信号(E)相加(S108)。在这点上，码(D)中包含的时钟分量被抵消以生成码(F)。因此，像时钟(C)那样的其绝对振幅恒定且其极性在每半个周期中被反转的信号可以在将其相位被移动半个周期之后通过相加而被去除。

然而，与码(B)相对应的分量在被延迟1/2时钟之后也被相加。因此，通过逆变换单元422对码(F)执行与上述的公式(2)相对应的逆处理(S110)。虽然对包含时钟分量的码(D)执行上述的延迟处理(S106)和相加处理(S108)，但是在码(E)的时钟分量被去除之后对码(E)执行上述的逆处理(S110)。然而，可以像下面所示的公式(3)那样地展开上述的公式(1)中所示的Z变换，因此，不管是否对码(D)或码(F)执行逆处理，都可以获得相同的结果。

X＝X0+C；  X0：码(B)，C：时钟(C)

Y＝(1+Z^-1)＊X

 ＝(1+Z^-1)＊(X0+C)

 ＝X0+C+Z^-1＊X0+Z^-1＊C

 ＝X0+Z^-1＊X0+(C+Z^-1＊C)

 ＝X0+Z^-1＊X0                 (3)

其中(C+Z^-1＊C)是通过将时钟(C)延迟半个周期而获得的延迟的时钟Z^-1＊C与原始时钟(C)的相加。也就是说，将具有相同的绝对值和相反的符号的信号相加。因此，两个信号被抵消，结果(C+Z^-1＊C)＝0。上面的公式(3)中的与Y相关的第四个等号适用于上述理由。

当执行上述的逆处理(S110)时，生成再生码(G)。再生码(G)对应于码(B)。因此，基于用于从输入数据(A)生成码(B)的编码方法来对数据进行解码(S112)。作为解码处理的结果(S112)，获得解码数据(H)。如上文所述，通过执行延迟处理(S106)和延迟的信号的相加处理(S108)来去除时钟分量，使得要判定的振幅数量减少。

在此，将通过引用具体的例子来详细描述上述的逆处理(S110)。下面示出的表格表示图19所示的用于根据码(F)生成码(G)的处理。为了便于描述，还包含其它处理。下面的表格中的列<1>至<8>表示定时。

如上文所述，根据码(B)生成码(D)，并将码(D)延迟1/2时钟以生成码(E)。此外，将码(D)和码(E)相加以生成码(F)。然后，基于码(F)生成码(G)。

将参照图16描述用于根据码(F)生成码(G)的处理。首先，观察列<8>中描述的码(F)的振幅值0。在振幅值0被输入到减法器434中的定时中，被延迟电路432延迟的输出值-1在在上个定时中被从减法器434输出之后被输入到减法器434中。然后，从码(F)的振幅值0减去延迟电路432的输出值-1，并从减法器432输出输出值1。类似地，在列<2>至<7>中，从减法器434输出被逆变换之后的数据(G)。

然而，必须注意地执行与列<1>有关的处理。如上文所述，基于通过将码(D)延迟1/2时钟而获得的码(E)来生成码(F)。因此，并不针对其中码(E)不包含数据的列<1>来判定减法器434的输出值。因此，例如，在列<1>中使用预设值作为减法器434的输出值。也就是说，将预定的比特值分配给输入数据的第一比特。在上述表格的例子中，分配比特值1。因此，在列<1>的定时中，将码(B)的振幅值设置为1，并将减法器434的输出值设置为1。上述表格中的括号内的数字表示这样的值。

因此，通过延迟处理(S106)、对延迟的信号的相加处理(S108)和逆处理(S110)，从码(D)再生码(B)。

图20示出了能够实现图19所示的处理序列的电路配置的例子。如图20所示，将输入数据(A)输入到编码单元452中以生成码(B)。将由编码单元452生成的码(B)输入到加法器456中。在这点上，将由时钟生成单元454生成的时钟(C)输入到加法器456中。然后，由加法器456将码(B)与时钟(C)相加，以生成码(D)。

在码(D)被输入到延迟电路458和加法器460中之前，将码(D)从串行化器134传输到解串器138。延迟电路458将码(D)延迟1/2时钟，并将延迟的信号(E)输入到加法器460中。加法器460将码(D)与延迟的信号(E)相加，然后将码(F)输入到减法器462中。减法器462从码(F)减去延迟电路464的输出值。如上文所述，将在上个定时中从减法器462输出的数据输入到延迟电路464中。然后，将被延迟电路464延迟了1/2时钟的数据输入到减法器462中。将从减法器462输出的码(G)输入到解码单元466中。由解码单元466对码(G)进行解码以输出解码的数据(H)。

(效果)

通过所执行的延迟处理(S106)和对延迟信号的相加处理(S108)来生成图21所示的信号波形。如上文所述，通过所执行的上述处理从信号中去除时钟分量。因此，通过使用两个数据判定阈值(例如阈值L3和L4)可以判定数据。通过以这种方式去除时钟分量，可以减少数据判定阈值的数量。结果，可以减少用于数据判定处理的比较器的数量，使得可以减小移动终端400的电路规模。此外，当与以图13所示的新模式的信号波形相比时，可以加宽阈值的间隔，使得可以放宽数据判定阈值的设置精度。

(变型：逆变换之后的数字化的配置)

接下来，将参照图22描述解码处理单元402的变型。在图22中绘出了解码处理单元402的电路配置例子。图15所示的电路配置例子与图22所示的电路配置例子之间的差别在于比较器418和420的布置。在图22的例子中，比较器418和420被设于逆变换单元422之后。也就是说，在数字化之前判定对其执行逆处理的信号的振幅值。即使比较器418和420的布置被改变，也可以获得与图15所示的电路配置例子相类似的效果。

上面已经描述了根据本实施例的移动终端400的功能配置、信号处理方法、解码处理单元402的电路配置等。如上文所述，在本实施例中，从发送侧发送以新模式的编码信号，并在接收侧通过执行延迟相加处理来去除时钟分量。结果，减少了用于数据判定的阈值数量，并且减小了用于数据判定的电路的规模。此外，数据判定阈值之间的间隔被加宽，因此放宽了阈值的设置精度。如上文所述，对去除了时钟分量的信号执行逆处理，此外从逆变换之后的信号恢复原始数据。

概述

最后，简要概述由本实施例中的移动终端保持的功能配置以及从该功能配置获得的操作效果。该移动终端具有对应于操作单元108的第一信息处理模块和对应于显示单元102的第二信息处理模块。

第一信息处理模块具有传输以如下的方式编码的信号的功能：包含互不相同的第一比特和第二比特值的输入数据的第一比特由多个第一振幅值表示，第二比特值由不同于第一振幅值的第二振幅值表示，不连续取相同的振幅值，并且在每个周期中使振幅值的极性反转。

第二信息处理模块具有信号接收单元、转换处理单元、逆处理单元和输入数据解码单元。信号接收单元用于接收从第一信息处理模块发送的信号。如上文所述，以使得振幅值的极性在每个周期中被反转的方式形成该信号。因此，可以通过在不使用任何PLL的情况下检测信号的极性反转周期来再生时钟。转换处理单元用于对信号接收单元接收到的信号执行转换处理，以将通过使输入信号延迟一个周期而延迟后的信号与延迟之前的该信号相加。通过该转换处理可以去除接收信号中包含的时钟分量。

逆处理单元用于对从转换处理单元输出的信号执行该转换处理的逆处理。虽然通过转换处理单元去除了时钟分量，但是在时钟被叠加之前的信号也被延迟，并在时钟被去除之后被相加。因此，逆处理单元对延迟和相加后的信号执行该转换处理的逆处理，以恢复时钟被叠加之前的信号。此外，输入数据解码单元基于从逆处理单元输出的信号的振幅值来判定第一比特值和第二比特值，以恢复输入数据。当执行转换处理时，时钟分量被从信号中去除，使得用于数据判定的信号振幅值的数量被减少。结果，用于数据判定处理的阈值的数量被减少。此外，阈值之间的间隔被加宽，使得用于数据判定的阈值的设置精度被放宽。

逆处理单元可以包括用于将输入信号延迟一个周期的延迟电路和用于在输入第一信号和第二信号时从第一信号中减去第二信号的减法电路。在此情况下，以使得减法电路的输出信号被输入的方式配置延迟电路。此外，以如下的方式配置减法电路：将转换处理单元的输出信号输入到减法电路中作为第一信号，并将延迟电路的输出信号作为第二信号。通过采用这种电路配置来实现上述的逆处理。

第二信息处理模块可以进一步包括时钟分量检测单元，该时钟分量检测单元通过检测由信号接收单元接收到的编码信号的振幅值所保持的极性反转周期来基于该反转周期检测编码信号的时钟分量。通过采用这种配置，由于时钟分量检测单元，可以在不使用任何PLL的情况下再生时钟。在此情况下，输入数据解码单元使用由时钟分量检测单元检测到的时钟分量，以便能够通过解码获得输入数据。

第一信息处理模块可以进一步包括：编码信号生成单元，其生成传输速度为Fb的编码信号X，其中第一比特值由振幅值0表示，第二比特值由振幅值A和-A(A是任意实数)的重复来表示；时钟信号相加单元，其将振幅值为n＊A(n＞1)且频率为Fb/2的时钟信号与编码信号生成单元生成的传输速度为Fb的编码信号X相加；以及信号传输单元，其将从时钟信号相加单元输出的信号经由预定的传输线传输到信号接收单元。因此，通过将时钟与根据预定编码模式编码的信号相加，可以生成从第一信息处理模块传输的信号。

该预定传输线可以是DC电流所经过的电源线。在此情况下，时钟信号相加单元的输出信号在被叠加到DC电流上之后被信号发送单元发送，并被信号接收单元从DC电流中分离出来。从第一信息处理模块发送到第二信息处理模块的编码信号不包含DC电流。因此，可以经由DC电流所经过的电源线来传输该编码信号。结果，通过在连接第一信息处理模块和第二信息处理模块的部分中只提供一根电源线就可以传输电源和信号，使得可以改善连接部分中的变形的灵活性。

转换处理单元可以被以如下的方式配置：使用两个比较器从对其执行了转换处理的信号中提取与第一比特相对应的两个振幅值以及与第二比特值相对应的一个振幅值，以将该振幅值输入到逆处理单元中。逆处理单元可以被以如下的方式配置：使用两个比较器从对其执行了转换处理的逆处理的信号中提取与第一比特相对应的两个振幅值以及与第二比特值相对应的一个振幅值，以将该振幅值输入到输入数据解码单元中。因此，可以在逆处理单元之前或者在逆处理单元所进行的转换处理的逆处理之后执行用于使用两个比较器来判定振幅值的处理。

接收器172和分离单元234是信号接收单元的例子。解码处理单元402、解码器404、延迟电路414和458以及加法器416和460是转换处理单元的例子。解码处理单元402、解码器404和逆变换单元422是逆处理单元的例子。数据判定单元426和解码单元466是输入数据解码单元的例子。比较器418和420是转换处理单元、逆处理单元或输入数据解码单元的例子。延迟电路432和464是逆处理单元中包括的延迟电路的例子。减法器434和462是逆处理单元中包括的减法电路的例子。时钟检测单元406和比较器412是时钟分量检测单元的例子。编码器312、编码单元452和加法器456是编码信号生成单元和时钟信号相加单元的例子。驱动器156和叠加单元232是信号传输单元的例子。

本领域的技术人员应该理解，取决于设计和其它因素，可以进行各种变型、组合、子组合及更改，只要它们在所附的权利要求及其等同内容的范围之内即可。

例如，在上述实施例中，将AMI码作为被输入到加法器ADD中的码的例子，但是本发明的技术不限于此。如上文所述，可以使用各种类型的双极性码和以部分响应模式的码PR(1，-1)，(1，0，-1)，(1，0，...，0，-1)等。因此，可以适当地使用任何使用极性反转的编码模式。还可以通过移位来生成这种码。因此，可以设想一些与码的生成方法相关的变型。

在以上描述中，说明了将本实施例的技术应用于形成移动终端400的串行化器134和解串器138之间的信号传输的情况，并且基于该例子描述了本实施例的技术。然而，可以在具有任意配置的两个信息传输模块之间传输信号时使用本实施例的技术。例如，可以在通过电源线连接两个信息处理设备时使用本实施例的技术。在此情况下，两个信息处理设备被形成为分离的设备。此外，这种信息处理设备的类型是任意的，并且包括移动信息终端，例如移动电话、HPS(个人手持电话系统)以及PDA(个人数字助理)。此外，家庭游戏机、电视机以及记录/再生设备也被包括在该信息处理设备中。

本申请包含与2008年9月3日在日本专利局递交的日本优先权专利申请JP 2008-226346中公开的主题相关的主题，其全部内容通过引用包含于此。

Claims (8)

1.一种信息处理设备，包括：

信号接收单元，所述信号接收单元接收被编码成包含互不相同的第一比特值和第二比特值的输入信号的信号，其中所述编码是以如下的方式完成的：第一比特值由多个第一振幅值表示，第二比特值由不同于所述第一振幅值的第二振幅值表示，不连续取相同的振幅值，并且所述振幅值的极性在每个周期中被反转；

转换处理单元，所述转换处理单元对所述信号接收单元接收到的信号执行转换处理，以将通过使输入信号延迟一个周期而延迟之后的信号与延迟之前的所述信号相加；

逆处理单元，所述逆处理单元对从所述转换处理单元输出的信号执行所述转换处理的逆处理；以及

输入数据解码单元，所述输入数据解码单元通过基于从所述逆处理单元输出的信号的振幅值判定所述第一比特值和所述第二比特值来对输入数据进行解码。

2.根据权利要求1所述的信息处理设备，其中所述逆处理单元包括：

延迟电路，所述延迟电路使所述输入信号延迟一个周期；以及

减法电路，当第一信号和第二信号被输入时，所述减法电路从第一信号中减去第二信号，其中，

所述减法电路的输出信号被输入到所述延迟电路中，以及

所述转换处理单元的所述输出信号被输入到所述减法电路中作为所述第一信号，并且所述延迟电路的输出信号作为所述第二信号。

3.根据权利要求2所述的信息处理设备，还包括时钟分量检测单元，所述时钟分量检测单元通过检测由所述信号接收单元接收到的编码信号的振幅值所保持的极性的反转周期来基于该反转周期检测所述编码信号的时钟分量，其中，

所述输入数据解码单元使用由所述时钟分量检测单元检测到的时钟分量来通过解码获得所述输入数据。

4.根据权利要求1所述的信息处理设备，还包括：

编码信号生成单元，所述编码信号生成单元生成传输速度为Fb的编码信号X，其中所述第一比特由振幅值0表示，第二比特值由振幅值A和-A的重复来表示(A为任意实数)；

时钟信号加法单元，所述时钟信号加法单元将振幅值为n*A(n＞1)且频率为Fb/2的时钟信号与由所述编码信号生成单元生成的传输速度为Fb的编码信号X相加；以及

信号传输单元，所述信号传输单元将从所述时钟信号加法单元输出的信号经由预定的传输线传输到所述信号接收单元。

5.根据权利要求4所述的信息处理设备，其中：

所述预定传输线是DC电流所经过的电源线，以及

所述时钟信号加法单元的输出信号在被所述信号传输单元叠加到所述DC电流上之后被传输，并且被所述信号接收单元从所述DC电流分离出。

6.根据权利要求1所述的信息处理设备，其中所述转换处理单元使用两个比较器从对其执行了所述转换处理的信号中提取与所述第一比特相对应的两个振幅值以及与所述第二比特值相对应的一个振幅值，以将所述振幅值输入到所述逆处理单元中。

7.根据权利要求1所述的信息处理设备，其中所述逆处理单元使用两个比较器从对其执行了所述转换处理的逆处理的信号中提取与所述第一比特相对应的两个振幅值以及与所述第二比特值相对应的一个振幅值，以将所述振幅值输入到所述输入数据解码单元中。

8.一种信号判定方法，包括以下步骤：

接收被编码成包含互不相同的第一比特值和第二比特值的输入信号的信号，其中所述编码是以如下的方式完成的：第一比特值由多个第一振幅值表示，第二比特值由不同于第一振幅值的第二振幅值表示，不连续取相同的振幅值，并且所述振幅值的极性在每个周期中被反转；

对在信号接收步骤中接收到的信号执行转换处理，以将通过使输入信号延迟一个周期而延迟之后的信号与延迟之前的所述信号相加；

对在转换处理步骤中对其执行了所述转换处理的信号执行所述转换处理的逆处理；以及

通过基于在逆处理步骤中对其执行了逆处理的信号的振幅值判定所述第一比特值和所述第二比特值来对输入数据进行解码。

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