JP2000149458A - タイミングリカバリｐｌｌの制御方法及び信号処理回路 - Google Patents

Abstract

(57)【要約】 【課題】タイミングリカバリＰＬＬの疑似ロックを防ぐ
とともに、引き込み期間の長期化を防ぐことができるタ
イミングリカバリＰＬＬの制御方法を提供すること。 【解決手段】プリアンブル検出回路５２は、加算器６２
の演算結果と第１基準信号ＲＥＦ１とを比較し、その比
較結果に基づく検出信号Ｋ１を出力し、符号情報作成回
路５３は、演算結果と第２基準信号ＲＥＦ２とを比較
し、その比較結果をトリガとして第２符号信号Ｓ１４を
生成する。位相誤差検出回路５５は、第１符号信号Ｓ１
４又は第２符号信号Ｓ１５と、演算結果である信号Ｓ１
３及び第３基準信号ＲＥＦ３に基づいてリード信号ＲＤ
の位相誤差を検出し、その検出結果に基づく制御信号Ｓ
１７を出力する。その制御信号Ｓ１７に基づいて、タイ
ミングリカバリＰＬＬ５６は、クロック信号ＣＬＫの位
相引き込みを行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、記録媒体からプリ
アンブルを読み出した信号にクロック信号を引き込むタ
イミングリカバリＰＬＬと、クロック信号に基づいて記
録媒体から読み出されたデータの符号再生を行う判定帰
還型等化器を備えた信号処理回路及びその回路の制御方
法に関するものである。

【０００２】近年、記録媒体は、記録される情報の高密
度化が進められるとともに、情報を読み出す速度の高速
化が進められている。判定帰還型等化器は、記録媒体か
ら読み出されたデータを、タイミングリカバリＰＬＬに
て生成されるクロック信号に基づいて符号再生する。そ
のタイミングリカバリＰＬＬは、記録媒体に記録された
引き込みパターン（プリアンブルデータ）に基づいて、
判定帰還型等化器から出力される再生データのタイミン
グにクロック信号のタイミングを合わせる、所謂引き込
み動作を行う。そのような判定帰還型等化器には、高速
動作、高記録密度のための制御とともに、動作の安定化
が要求されている。そのため、タイミングリカバリＰＬ
Ｌにおいても、引き込み動作の安定化を図る必要があ
る。

【０００３】

【従来の技術】図５は、従来の信号処理回路の一部回路
図を示す。この信号処理回路１０は、アナログ−デジタ
ル変換器（ＡＤＣ）１１、判定帰還型等化器１２、係数
レジスタ１３，１４、ＰＬＬ位相誤差検出回路１５、タ
イミングリカバリＰＬＬ（ＴＲ−ＰＬＬ）１６、制御回
路１７を含む。

【０００４】ＡＤＣ１１は、ＴＲ−ＰＬＬ１６から入力
されるクロック信号ＣＬＫに基づいて記録媒体から読み
出されたデータであるアナログ信号をサンプリングする
ことにより、アナログ信号をデジタル信号に変換する。
ＡＤＣ１１は、その変換結果を判定帰還型等化器１２に
出力する。

【０００５】判定帰還型等化器（ＤＦＥ：Decision Fee
dback Equalizer ）１２は、フォワード（ＦＷ）フィル
タ２１、加算器２２、コンパレータ２３、シフトレジス
タ２４、フィードバック（ＦＢ）フィルタ２５、インバ
ータ回路２６、スイッチ２７，２８，２９を備える。

【０００６】ＡＤＣ１１から出力されるデジタル信号
は、ＦＷフィルタ２１に入力される。ＦＷフィルタ２１
には、第１スイッチ２７を介して係数レジスタ１３，１
４が接続される。第１係数レジスタ１３には、スタート
アップ時、即ち読み出し動作の初期においてＦＷフィル
タ２１にて用いる第１フィルタ係数（スタート値）が予
め格納される。第２係数レジスタ１４には、通常動作時
（プリアンブルデータ検出後）においてＦＷフィルタ２
１にて用いる第２フィルタ係数（通常値）が予め格納さ
れる。ＦＷフィルタ２１には、第１スイッチ２７の切り
替えにより、スタート値のフィルタ係数又は通常値のフ
ィルタ係数が入力される。

【０００７】ＦＷフィルタ２１は、第１フィルタ係数を
用いて、読み出し動作の初期期間において、クロック信
号ＣＬＫに基づいてＡＤＣ１１から入力される入力信号
のＳ／Ｎ比を最大にするような波形の信号生成を行う。
また、ＦＷフィルタ２１は、第２フィルタ値を用いて、
通常動作時に、上記期間と同様に信号生成を行う。これ
により、ＦＷフィルタ２１は、フィルタリング後の信号
Ｓ１を加算器２２に出力する。

【０００８】加算器２２は、ＦＷフィルタ２１の出力信
号Ｓ１に、ＦＢフィルタ２５から出力される帰還信号Ｓ
２の反転信号を加算演算する。即ち、加算器２２は、出
力信号Ｓ１から帰還信号Ｓ２を減算演算する減算器とし
て作用する。加算器２２は、演算結果を信号Ｓ３として
コンパレータ２３に出力する。

【０００９】コンパレータ２３は、信号Ｓ３の電圧と基
準電圧ＲＥＦを比較し、その比較結果に基づく符号情
報、即ち「１」又は「０」の判定信号Ｓ４を、第２スイ
ッチ２８を介してシフトレジスタ２４に出力する。

【００１０】シフトレジスタ２４は、コンパレータ２３
から出力される判定信号Ｓ４を、クロック信号ＣＬＫに
同期してサンプリングし、そのサンプリングデータを順
次記憶する。これにより、シフトレジスタ２４は、標本
化された過去の複数ビットのデータを記憶する。

【００１１】シフトレジスタ２４に記憶されたデータ、
詳しくはシフトレジスタの第１ビット目のレジスタに記
憶されたデータ、即ちコンパレータ２３から出力される
判定信号Ｓ４は、再生信号として出力される。記録媒体
に書き込まれたデータである。即ち、ＤＦＥ１２は、記
録媒体に書き込まれたデータを符号再生する。この再生
信号ＤＡＴＡは、データ復号処理が施され、マイコン等
の外部装置に出力される。

【００１２】ＦＢフィルタ２５は、シフトレジスタ２４
から入力される信号中に含まれる符号間干渉を取り除く
ように動作する。ＦＢフィルタ２５は、シフトレジスタ
２４に記憶された複数ビットのデータに基づく帰還信号
Ｓ２を出力する。その帰還信号Ｓ２は、第３スイッチ２
９を介して加算器２２に出力する。

【００１３】加算器２２の出力信号Ｓ３は、ＰＬＬ位相
誤差検出回路（以下、誤差検出回路という）１５に出力
される。誤差検出回路１５には、シフトレジスタ２４へ
の入力信号Ｓ６が入力される。この入力信号Ｓ６は、第
２スイッチ２８の切り替え動作により、コンパレータ２
３の出力信号Ｓ４、又はインバータ回路２６の出力信号
Ｓ５が入力される。

【００１４】誤差検出回路１５は、加算器２２の演算結
果とコンパレータ２３から出力される符号情報、即ち信
号Ｓ３，Ｓ６に基づいて、読み出し信号の位相と、ＴＲ
−ＰＬＬ１６にて生成されるクロック信号ＣＬＫの位相
の誤差を検出し、その検出結果に応じた制御信号Ｓ７を
ＴＲ−ＰＬＬ１６に出力する。ＴＲ−ＰＬＬ１６は、入
力される制御信号Ｓ７に基づいて、生成するクロック信
号ＣＬＫの位相を読み出し信号の位相に引き込む、所謂
位相引き込みを行う。このクロック信号ＣＬＫにより、
シフトレジスタ２４は、コンパレータ２３の出力信号を
クロック信号ＣＬＫのエッジに応答してサンプリングす
る。これにより、シフトレジスタ２４は、リード信号Ｒ
Ｄのビット転送速度でサンプリングすることにより、磁
気ディスクの記録データに対応する判定信号を記憶す
る。

【００１５】制御回路１７は、シフトレジスタ２４から
出力される信号ＤＡＴＡの状態と、読み出し動作の開始
から読み出したバイト数に基づいて、各スイッチ２７〜
２９の制御を行う。プリアンブルは所定のビット数が連
続する繰り返しパターンのデータであり、記録媒体に
は、予め所定のデータ数のプリアンブルデータが格納さ
れている。従って、読み出したプリアンブルデータのデ
ータ数に基づいて、制御回路１７は、所定のタイミング
にて各スイッチ２７〜２９を制御するように構成されて
いる。

【００１６】詳述すると、制御回路１７は、次のように
してデータの読み出し時における制御を行う。 (1) 読み出し動作開始時において、制御回路１７は、第
１スイッチ２７を第１係数レジスタ側、第２スイッチ２
８をコンパレータ側、第３スイッチ２９をオフ、に制御
する。これにより、ＦＷフィルタ２１は、第１係数レジ
スタ１３から入力される第１フィルタ係数（スタート
値）を用いてＡＤＣ１１からの入力信号を波形整形す
る。この時、第３スイッチ２９がオフであるため、加算
器２２は、ＦＷフィルタ２１の出力信号Ｓ１を出力す
る。従って、誤差検出回路１５は、このＤＦＥ１２に入
力される読み出し信号に基づく制御信号をＴＲ−ＰＬＬ
１６に出力する。このようにして、ＴＲ−ＰＬＬ１６
は、読み出し信号に基づいて位相引き込みを行う。

【００１７】(2) 制御回路１７は、シフトレジスタ２４
から入力される信号ＤＡＴＡに基づいて、プリアンブル
データの特徴を示すビット列（この場合は、”+++”又
は”---”）を所定回数（例えば３回）入力すると、次
の制御を行う。即ち、制御回路１７は、第１スイッチ２
７を第２係数レジスタ側、第２スイッチ２８をインバー
タ側、第３スイッチ２９をオン、に制御する。尚、”
＋”はサンプリングしたリード信号ＲＤの電圧が基準電
圧ＲＥＦよりも高いことを示し、”−”はそれが低いこ
とを示す。

【００１８】ＦＷフィルタ２１は、第２係数レジスタ１
４から入力される第２フィルタ係数（通常値）を用いて
ＡＤＣ１１からの入力信号を波形整形する。シフトレジ
スタ２４の出力信号は、インバータ回路２６により反転
される。シフトレジスタ２４は、その反転信号を第２ス
イッチ２８を介して入力する。従って、シフトレジスタ
２４は、プリアンブルデータの特徴を示すビット列”++
+---”を、繰り返し記憶する。これにより、シフトレジ
スタ２４は、その記憶データをプリアンブルデータに初
期化する。

【００１９】加算器２２は、オンした第３スイッチ２９
を介してＦＢフィルタ２５から出力される出力信号Ｓ２
を入力する。即ち、制御回路１７は、ＤＦＥ１２のフィ
ードバックループをオンに制御する。これにより、加算
器２２は、リード信号ＲＤに基づいてＦＷフィルタ２１
から出力される信号Ｓ１と、ＦＢフィルタ２５を介して
帰還される信号Ｓ２を演算し、その演算結果を信号Ｓ３
としてコンパレータ及び誤差検出回路１５に出力する。

【００２０】(3) 制御回路１７は、上記(2) に示す制御
の後、シフトレジスタ２４から入力されるデータ数をカ
ウントする。そして、制御回路１７は、そのカウント値
に基づいて、所定データ数経過後（例えば５バイト後）
に、ＴＲ−ＰＬＬ１６における周波数引き込みをイネー
ブルにする。

【００２１】(4) 制御回路１７は、上記(3) に示す制御
の後、シフトレジスタ２４から入力されるデータ数をカ
ウントする。そして、制御回路１７は、そのカウント値
に基づいて、所定データ数経過後（例えば６バイト後）
に、第１スイッチ２７を第２係数レジスタ側、第２スイ
ッチ２８をコンパレータ側、第３スイッチ２９をオン、
に制御する。

【００２２】このようにして、ＴＲ−ＰＬＬ１６は、ク
ロック信号ＣＬＫの位相引き込みを行う。そして、ＤＦ
Ｅ１２は、クロック信号ＣＬＫに基づいて、符号間干渉
を取り除いた再生信号を出力する。

【００２３】

【発明が解決しようとする課題】ところで、上記の方法
では、プリアンブル後のデータをリードする前に、ＦＷ
フィルタ２１の係数を、データリード用の第２フィルタ
係数に変更することが必要である。このことは、ＴＲ−
ＰＬＬ１６の引き込み動作の途中において、ＦＷフィル
タ２１の特性を大きく変更する。しかしながら、ＦＷフ
ィルタ２１は多段構成であるため、変更された係数のみ
に基づくデータが出力されるまでに時間がかかる。この
間にＦＷフィルタ２１から出力される信号Ｓ１は、ＴＲ
−ＰＬＬ１６の状態を不安定にし、疑似ロックを引き起
こす要因となる。このため、第１スイッチ２７を切り換
えてから第２フィルタ係数に基づく信号Ｓ１が出力され
るまでの間、ＴＲ−ＰＬＬ１６の動作を停止させる必要
がある。このことは、引き込み期間を長くし、処理時間
の短縮を妨げる要因となる。

【００２４】本発明は上記問題点を解決するためになさ
れたものであって、その目的はタイミングリカバリＰＬ
Ｌの疑似ロックを防ぐとともに、引き込み期間の長期化
を防ぐことができるタイミングリカバリＰＬＬの制御方
法及び信号処理回路を提供することにある。

【００２５】

【課題を解決するための手段】請求項１に記載の発明に
よれば、プリアンブル信号が検出されない場合に加算器
の演算結果と所定レベルの基準信号とを比較した比較結
果をトリガとして演算結果に基づいて第２の符号情報が
生成される。その第２の符号情報と演算結果に基づいて
クロック信号に対するリード信号の位相誤差が検出さ
れ、その検出結果に基づいてクロック信号の位相引き込
みが行われるため、タイミングリカバリＰＬＬは疑似ロ
ックに陥らない。

【００２６】トリガは、請求項２に記載の発明のよう
に、基準信号以上の演算結果が２個連続した現象であ
り、そのトリガに基づいて第２の符号情報が作成され
る。請求項３に記載の発明によれば、プリアンブル検出
回路では、判定帰還型等化器の加算器から出力される演
算結果と第１の基準信号とが比較され、その比較結果に
基づいてリード信号がプリアンブル信号か否かが判定さ
れ、その判定結果に基づく検出信号が出力される。符号
情報作成回路では、演算結果と第２の基準信号とが比較
され、その比較結果がトリガとされ、該トリガにより第
２の符号情報が生成される。位相誤差検出回路では、セ
レクタにて選択符号情報として選択された第１の符号情
報又は第２の符号情報，演算結果，第３の基準信号に基
づいてリード信号の位相誤差が検出される。その位相誤
差に基づいてタイミングリカバリＰＬＬにてクロック信
号の位相引き込みが行われるため、タイミングリカバリ
ＰＬＬは疑似ロックに陥らない。

【００２７】符号情報作成回路は、請求項４に記載の発
明のように、第２の基準信号以上の演算結果が２個連続
した場合に、その現象をトリガとして第２の符号情報を
作成する。

【００２８】

【発明の実施の形態】以下、本発明を具体化した一実施
の形態を図１〜図４に従って説明する。尚、説明の便宜
上、図５と同様の構成については同一の符号を付してそ
の説明を一部省略する。

【００２９】図１は、ハードディスク装置の概略構成を
示す。ハードディスク装置３１は、ホストコンピュータ
３２に接続されている。ハードディスク装置３１は、ホ
ストコンピュータ３２の書き込み要求に応答し、ホスト
コンピュータ３２から入力される記録データを記録媒体
としての磁気ディスク３３に記録する。また、ハードデ
ィスク装置３１は、ホストコンピュータ３２の読み出し
要求に応答し、磁気ディスク３３に記録された格納デー
タを読み出し、ホストコンピュータ３２に出力する。

【００３０】ハードディスク装置３１は、磁気ディスク
３３、第１，第２モータＭ１，Ｍ２、ヘッド装置３４、
信号処理回路３５、サーボ回路３６、マイクロプロセッ
サ（ＭＰＵ）３７、メモリ（ＲＡＭ）３８、ハードディ
スクコントローラ（ＨＤＣ）３９、インタフェース回路
４０を含む。各回路３５〜４０は、バス４１に接続され
ている。

【００３１】磁気ディスク３３は、第１モータＭ１によ
り一定の回転数にて回転駆動される。ヘッド装置３４
は、第２モータＭ２により磁気ディスク３３の半径方向
に位置制御される。ヘッド装置３４は、磁気ディスク３
３に記録された情報を読み出してリード信号ＲＤとして
信号処理回路３５に出力する。

【００３２】信号処理回路（リード／ライトチャネルＩ
Ｃと呼ばれる）３５は、リード信号ＲＤを、そのリード
信号ＲＤに同期してサンプリングしてディジタル信号に
変換する。信号処理回路３５は、変換後のディジタル信
号に復号処理を施し、その処理後の信号を出力する。

【００３３】サーボ回路３６は、バス４１を介して信号
処理回路３５の出力信号が入力される。サーボ回路３６
は、第１モータＭ１を制御し、磁気ディスク３３を一定
速度にて回転駆動させる。サーボ回路３６は、出力信号
に含まれるサーボのための情報に基づいて、第２モータ
Ｍ２を制御し、ヘッド装置３４を目的のトラックにオン
トラックさせる。

【００３４】ＭＰＵ３７は、ＲＡＭ３８に予め記憶され
たプログラムデータに基づいて、ホストコンピュータ３
２から入力される書き込み／読み出し処理等のためのコ
マンドを解析し、バス４１を介してＨＤＣ３９等に制御
のための信号を出力する。ＨＤＣ３９は、ＭＰＵ３７か
ら入力される信号に基づいて、信号処理回路３５、サー
ボ回路３６を制御する。ＨＤＣ３９は、バス４１を介し
て信号処理回路３５の出力信号を入力する。

【００３５】ＨＤＣ３９は、入力されたデータを所定の
バイト数よりなるセクタ単位に組み立て、その組み立て
たセクタ毎に例えばＥＣＣ(Error Correcting Code )誤
り訂正処理等の処理を行い、その処理後のデータをバス
４１を介してインタフェース回路４０に出力する。イン
タフェース回路４０は、所定の通信方式に基づいてＨＤ
Ｃ３９の出力データを変換して読み出しデータとしてホ
ストコンピュータ３２へ出力する。

【００３６】図２は、信号処理回路３５を構成するデー
タ読み出し回路のブロック回路図を示す。信号処理回路
３５は、アナログ−デジタル変換回路（ＡＤＣ）１１、
判定帰還型等化器（ＤＦＥ:Decision Feedback Equaliz
er）５１、プリアンブル（ＰＲ）検出回路５２、符号情
報作成回路５３、セレクタ５４、ＰＬＬ位相誤差検出回
路（以下、誤差検出回路という）５５、タイミングリカ
バリＰＬＬ（ＴＲ−ＰＬＬ）５６を含む。

【００３７】ＡＤＣ１１は、ＴＲ−ＰＬＬ５６から入力
されるクロック信号ＣＬＫに基づいて記録媒体から読み
出されたデータであるアナログ信号をサンプリングする
ことにより、リード信号ＲＤをデジタル信号に変換す
る。ＡＤＣ１１は、その変換結果を判定帰還型等化器５
１に出力する。

【００３８】ＤＦＥ５１は、フォワード（ＦＷ）フィル
タ（前置フィルタ）６１、加算器６２、シフトレジスタ
６３、フィードバック（ＦＢ）フィルタ（帰還フィル
タ）６４、スイッチ６５を含む。

【００３９】ＡＤＣ１１から出力されるデジタル信号
は、ＦＷフィルタ６１に入力される。ＦＷフィルタ６１
は、任意の伝達特性を持つデジタルフィルタであり、リ
ードデータ用のフィルタ係数が設定されている。ＦＷフ
ィルタ６１は、クロック信号ＣＬＫに基づいて、フィル
タ係数を用いてＡＤＣ１１から入力される入力信号のＳ
／Ｎ比を最大にするような波形の信号生成を行う。ＦＷ
フィルタ６１は、フィルタリング後の信号Ｓ１１を加算
器６２に出力する。

【００４０】加算器６２は、図５に示す従来の加算器２
２とコンパレータ２３の機能を併せ持つ。即ち、加算器
６２は、ＦＷフィルタ６１の出力信号Ｓ１１に、ＦＢフ
ィルタ６４から出力される帰還信号Ｓ１２の反転信号を
加算演算する。即ち、加算器６２は、出力信号Ｓ１１か
ら帰還信号Ｓ１２を減算演算する減算器として作用す
る。加算器６２は、その演算結果としての信号Ｓ１３を
ＰＲ検出回路５２，符号情報作成回路５３，誤差検出回
路５５に出力する。

【００４１】更に、加算器６２は、演算結果の値と基準
電圧ＲＥＦ（図示略）を比較し、その比較結果に基づく
符号情報、即ち「１」又は「０」の第１符号信号Ｓ１４
をシフトレジスタ６３，セレクタ５４に出力する。

【００４２】シフトレジスタ６３は、加算器６２から出
力される第１符号信号Ｓ１４を、クロック信号ＣＬＫに
同期して順次記憶する。これにより、シフトレジスタ６
３は、標本化された過去の複数ビットのデータを記憶す
る。

【００４３】シフトレジスタ６３に記憶されたデータ、
詳しくはシフトレジスタの第１ビット目のレジスタに記
憶されたデータ、即ち加算器６２から出力される第１符
号信号Ｓ１４は、再生信号ＤＡＴＡとして出力される。
これは、記録媒体に書き込まれたデータである。即ち、
ＤＦＥ５１は、記録媒体に書き込まれたデータを符号再
生する。この再生信号ＤＡＴＡは、データ復号処理が施
され、マイコン等の装置に出力される。

【００４４】ＦＢフィルタ６４は、シフトレジスタ６３
から入力される信号中に含まれる符号間干渉を取り除く
ように動作する。ＦＢフィルタ６４は、シフトレジスタ
６３に記憶された複数ビットのデータに基づく帰還信号
Ｓ１２を出力する。その帰還信号Ｓ１２は、スイッチ６
５を介して加算器６２に出力される。

【００４５】ＰＲ検出回路５２には、加算器６２の演算
結果である信号Ｓ１３と第１基準信号ＲＥＦ１が入力さ
れる。この第１基準信号ＲＥＦ１は所定の一定レベルで
あり、そのレベルは演算結果に基づく符号判定の誤りを
低減するために設定される。即ち、演算結果の符号をゼ
ロ（０）以上か否かにより判定する方法では、ノイズ等
の影響によって、判定を誤る場合がある。そのため、第
１基準信号ＲＥＦ１のレベルを、ノイズ等の影響を受け
ないレベルとすることで、判定誤りを防ぐわけである。
尚、第１基準信号ＲＥＦ１のレベルは、本実施形態では
図３に示すように、ゼロ（０）よりも高い一定レベルに
設定されている。尚、第１基準信号ＲＥＦ１のレベルを
ゼロよりも低い一定レベルに設定してもよい。

【００４６】図３は、加算器６２の演算結果である信号
Ｓ１３の波形を正方向のみ表現したものである。そし
て、左側から順番に、クロック信号ＣＬＫに基づくサン
プリングタイミングが正常（信号Ｓ１３の位相とほぼ一
致している）な場合の波形、サンプリングタイミングが
バラツキの範囲内にある場合の波形、ＴＲ−ＰＬＬ５６
において疑似ロックの可能性が大きい場合の波形、を示
す。

【００４７】ＰＲ検出回路５２は、演算結果と第１基準
信号ＲＥＦ１を比較し、その比較結果に基づいて、リー
ド信号ＲＤがプリアンブルデータを読み出した信号であ
るか否かを検出する。詳述すれば、ＰＲ検出回路５２
は、比較結果に基づいて、プリアンブルデータの特徴を
示すビット列（この場合は、”+++”又は”---”）を所
定回数（例えば３回）入力すると、そのビット列をプリ
アンブルと判定する。尚、”＋”はサンプリングしたリ
ード信号ＲＤの電圧が基準電圧ＲＥＦよりも高いことを
示し、”−”はそれが低いことを示す。そして、ＰＲ検
出回路５２は、その検出結果に基づいて、プリアンブル
を検出した場合にはＨレベルの検出信号Ｋ１を、それを
検出しない場合にはＬレベルの検出信号Ｋ１を出力す
る。尚、検出信号Ｋ１のレベルは適宜変更されてもよ
い。

【００４８】符号情報作成回路５３には、加算器６２の
演算結果である信号Ｓ１３と第２基準信号ＲＥＦ２が入
力される。第２基準信号ＲＥＦ２のレベルは、ＴＲ−Ｐ
ＬＬ５６において疑似ロックの可能性が大きいリード信
号ＲＤのサンプリングポイントにおけるレベルに基づい
て設定される。

【００４９】即ち、図３の左側，中央に示すように、位
相がほぼ一致している、又はバラツキの範囲内にある波
形の場合、連続する３個の演算結果の値が第１基準信号
ＲＥＦ１のレベルよりも大きくなり、且つ２個目の演算
結果の値が両側の演算結果の値よりも大きくなる。

【００５０】更に位相ずれが大きくなると、図３の右側
に示すように、連続する２個の演算結果の値がほぼ同じ
値となる。この連続する２個の演算結果を検出するよう
に、第２基準信号ＲＥＦ２のレベルが設定される。この
ように設定された第２基準信号ＲＥＦ２に対して、図３
の左側，中央に示す波形は、連続する３個のうちの中央
（２個目）のサンプリングポイントにおける値が第２基
準信号ＲＥＦ２のレベルよりも大きくなる。

【００５１】従って、符号情報作成回路５３は、演算結
果と第２基準信号ＲＥＦ２を比較し、その比較結果に基
づいて演算結果の正・負を判定する。符号情報作成回路
５３は、判定結果に基づいて第２基準信号ＲＥＦ２のレ
ベル以上の値を持つサンプリングポイントが２個連続し
た場合に、それらサンプリングポイントに基づいてプリ
アンブルデータに対応する符号情報を作成し、その符号
情報を第２符号信号Ｓ１５として出力する。

【００５２】即ち、符号情報作成回路５３は、判定結果
に基づいて第２基準信号ＲＥＦ２のレベル以上の値を持
つサンプリングポイントの入力をトリガとする。そし
て、符号情報作成回路５３は、そのトリガに応答して第
２基準信号ＲＥＦ２よりも大きな値を持つ２個連続した
サンプリングポイントに基づいてプリアンブルデータに
対応する符号情報を持つ第２符号信号Ｓ１５を出力す
る。

【００５３】セレクタ５４には、第１，第２符号信号Ｓ
１４，Ｓ１５、検出信号Ｋ１が入力される。セレクタ５
４は、検出信号Ｋ１に応答して、符号信号Ｓ１４，Ｓ１
５の一方を選択し、その選択した信号を選択符号信号Ｓ
１６として誤差検出回路５５に出力する。詳しくは、セ
レクタ５４は、Ｈレベルの検出信号Ｋ１に応答して第１
符号信号Ｓ１４を選択し、Ｌレベルの検出信号Ｋ１に応
答して第２符号信号Ｓ１５を選択する。

【００５４】符号信号Ｓ１４，Ｓ１５は、それぞれ加算
器６２の符号情報、符号情報作成回路５３の符号情報で
ある。即ち、セレクタ５４は、検出信号Ｋ１に応答し
て、加算器６２の符号情報又は符号情報作成回路５３の
符号情報を選択し、その選択符号情報を選択符号信号Ｓ
１６として誤差検出回路５５に出力する。

【００５５】誤差検出回路５５には、演算結果としての
信号Ｓ１３、選択符号情報としての選択符号信号Ｓ１
６、第３基準信号ＲＥＦ３が入力される。第３基準信号
ＲＥＦ３は、理想的なプリアンブルに対応してＦＷフィ
ルタ６１から出力される出力信号Ｓ１１の特定ポイント
における値を持つ。特定ポイントは、プリアンブルデー
タを読み出したリード信号ＲＤの位相とクロック信号Ｃ
ＬＫの位相が一致している理想的な状態において、その
クロック信号ＣＬＫに基づいてリード信号ＲＤをサンプ
リングしたポイントである。これらポイントのレベル
は、プリアンブルデータに対応する特徴を持つ。第３基
準信号ＲＥＦ３は、プリアンブルデータの特徴に対応す
るレベルに設定されている。

【００５６】即ち、第３基準信号ＲＥＦ３と信号Ｓ１３
の差がリード信号ＲＤとクロック信号ＣＬＫの位相誤差
に対応する。従って、誤差検出回路５５は、演算結果で
ある信号Ｓ１３の値と第３基準信号ＲＥＦ３のレベルの
差を、リード信号ＲＤとクロック信号ＣＬＫの位相誤差
とする。そして、誤差検出回路５５は、その位相誤差と
選択符号情報（選択符号信号Ｓ１６）に基づく量（パル
ス幅）をパルス信号（制御信号）Ｓ１７をＴＲ−ＰＬＬ
５６に出力する。

【００５７】ＴＲ−ＰＬＬ５６は、入力される制御信号
Ｓ１７に基づいて、生成するクロック信号ＣＬＫの位相
をリード信号ＲＤの位相に引き込む、所謂位相引き込み
を行う。詳述すると、ＴＲ−ＰＬＬ５６は、ループフィ
ルタ６６と電圧制御発振器（ＶＣＯ）６７を含む。ルー
プフィルタ６６は、誤差検出回路５５から出力されるパ
ルス信号Ｓ１７を平滑した直流電圧を出力信号Ｓ１８と
してＶＣＯ６７に出力する。ＶＣＯ６７は、ループフィ
ルタ６６の出力信号Ｓ１８の電圧値に応じた周波数を持
つクロック信号ＣＬＫを生成する。

【００５８】上記のようにして、誤差検出回路５５は、
加算器６２の出力信号Ｓ１３とクロック信号ＣＬＫの位
相差に応じてループフィルタ４４の出力信号Ｓ１８の電
圧値を上昇／下降させる。これにより、ＴＲ−ＰＬＬ５
６は、ＶＣＯ６７から出力されるクロック信号ＣＬＫの
周波数を、プリアンブルデータを読み出している時のリ
ード信号ＲＤの周波数に一致させようとする、所謂引き
込み動作する。

【００５９】このクロック信号ＣＬＫにより、シフトレ
ジスタ６３は、加算器６２から出力される第１符号信号
Ｓ１４をクロック信号ＣＬＫのエッジに応答してサンプ
リングする。これにより、シフトレジスタ６３は、リー
ド信号ＲＤのビット転送速度でサンプリングすることに
より、前記磁気ディスク３３の記録データに対応する第
１符号信号Ｓ１４を記憶する。

【００６０】このようにして、ＴＲ−ＰＬＬ５６は、プ
リアンブルデータを読み出した信号に対してクロック信
号ＣＬＫの位相引き込みを行う。そして、ＤＦＥ５１
は、クロック信号ＣＬＫに基づいて、リード信号ＲＤか
ら符号間干渉を取り除いた再生信号ＤＡＴＡを出力す
る。

【００６１】次に、上記の信号処理回路３５の作用を、
図４に従って説明する。図４は、信号処理回路３５の動
作フローチャートを示す。先ず、プリアンブルパターン
がＦＷフィルタ６１、加算器６２を介して、ＰＲ検出回
路５２に入力される（ステップ１）。ＰＲ検出回路５２
は、リード動作を開始し、入力された信号がプリアンブ
ルデータか否かを判定する（ステップ２）。ＰＲ検出回
路５２は、プリアンブルを検出（ステップ３）した場
合、その加算結果に基づく検出信号Ｋ１を出力する。こ
の検出信号Ｋ１に基づいて、セレクタ５４は、加算器６
２から出力される符号情報である第１符号信号Ｓ１４
を、選択符号信号Ｓ１６として誤差検出回路５５に出力
する。これにより、誤差検出回路５５は、加算器６２か
ら出力される第１符号情報に基づいてＴＲ−ＰＬＬ５６
を制御するノーマルモードとなる（ステップ４）。即
ち、誤差検出回路５５は、加算器６２の演算結果と符号
情報（正・負）から位相誤差を検出し、その検出結果に
基づく制御信号Ｓ１７をＴＲ−ＰＬＬ５６のループフィ
ルタ６６へ出力する（ステップ５）。このようにして、
ＴＲ−ＰＬＬ５６の位相制御が行われる。

【００６２】一方、ステップ３においてプリアンブルが
検出されなかった場合、符号情報作成回路５３は、加算
器６２の演算結果（信号Ｓ１３）が一定レベル（第２基
準信号ＲＥＦ２）以上か否かを判定し、その判定結果を
トリガとして、位相誤差検出用の符号情報（正・負の情
報）を発生する疑似ロック対策モードとなる（ステップ
６）。その符号情報に基づく第２符号信号Ｓ１５は、セ
レクタ５４を介して誤差検出回路５５に入力される。誤
差検出回路５５は、第２符号信号Ｓ１５，加算器５５の
演算結果（信号Ｓ１３），第３基準信号ＲＥＦ３に基づ
いて検出した位相誤差にてＴＲ−ＰＬＬ５６を制御する
（ステップ７）。即ち、誤差検出回路５５は、位相誤差
を検出し、その検出結果に基づく制御信号Ｓ１７をＴＲ
−ＰＬＬ５６のループフィルタ６６へ出力する（ステッ
プ８）。ＴＲ−ＰＬＬ５６は、制御信号Ｓ１７に基づい
て、クロック信号ＣＬＫの位相を合わせる。

【００６３】このようにして、サンプルタイミングが修
正されることにより、ＰＲ検出回路５２で、プリアンブ
ルが検出されるようになる。そのプリアンブルが検出さ
れた後、ノーマルモードに切り替えられ、誤差検出回路
５５は加算器６２から出力される符号情報（第１符号信
号Ｓ１４）と演算結果（信号Ｓ１３）により位相誤差を
検出する。

【００６４】以上記述したように、本実施の形態によれ
ば、以下の効果を奏する。 （１）プリアンブル検出回路５２は、ＤＦＥ５１の加算
器６２から出力される演算結果と第１基準信号ＲＥＦ１
とを比較し、その比較結果に基づく検出信号Ｋ１を出力
する。符号情報作成回路５３は、演算結果と第２基準信
号ＲＥＦ２とを比較し、その比較結果をトリガとして第
２符号信号Ｓ１４を生成する。位相誤差検出回路５５
は、セレクタ５４にて選択符号信号Ｓ１６として選択さ
れた第１符号信号Ｓ１４又は第２符号信号Ｓ１５と、演
算結果である信号Ｓ１３及び第３基準信号ＲＥＦ３に基
づいてリード信号ＲＤの位相誤差を検出し、その検出結
果に基づく制御信号Ｓ１７を出力する。その制御信号Ｓ
１７に基づいて、タイミングリカバリＰＬＬ５６は、ク
ロック信号ＣＬＫの位相引き込みを行うようにした。そ
の結果、ＦＷフィルタ６１の係数を変更する必要がな
く、ＴＲ−ＰＬＬ５６の疑似ロックを防ぎ、安定度を高
めることができる。このことは、引き込み帰還の長期化
を防ぐと共に、高精度符号再生に寄与するところが大き
い。

【００６５】

【発明の効果】以上詳述したように、請求項１，２に記
載の発明によれば、タイミングリカバリＰＬＬの疑似ロ
ックを防ぐとともに、引き込み期間の長期化を防ぐこと
が可能なタイミングリカバリＰＬＬの制御方法を提供す
ることができる。

【００６６】また、請求項３，４に記載の発明によれ
ば、タイミングリカバリＰＬＬの疑似ロックを防ぐとと
もに、引き込み期間の長期化を防ぐことが可能な信号処
理回路を提供することができる。

【図面の簡単な説明】

【図１】 一実施形態のハードディスク装置の概略構成
図。

【図２】 一実施形態の信号処理回路のブロック回路
図。

【図３】 加算器の演算結果と符号情報の説明図。

【図４】 信号処理回路の動作を示すフローチャート。

【図５】 従来の信号処理回路のブロック回路図。

【符号の説明】

３５ 信号処理回路 ５１ 判定帰還型等化器（ＤＦＥ） ５２ プリアンブル検出回路 ５３ 符号情報作成回路 ５４ セレクタ ５５ ＰＬＬ位相誤差検出回路 ５６ タイミングリカバリＰＬＬ ６２ 加算器 ＣＬＫ クロック信号 Ｋ１ 検出信号 ＲＤ リード信号 ＲＥＦ１ 第１基準信号 ＲＥＦ２ 第２基準信号 ＲＥＦ３ 第３基準信号 Ｓ１３ 演算結果としての信号 Ｓ１４ 第１の符号情報としての第１符号信号 Ｓ１５ 第２の符号情報としての第２符号信号 Ｓ１６ 選択符号情報としての選択符号信号 Ｓ１７ 制御信号

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5D044 CC04 GM12 5J106 AA04 BB03 CC01 CC21 CC37 CC41 DD09 DD13 DD36 DD39 EE01 FF06 KK03 KK30 5K047 AA02 AA04 CC11 GG11 HH53 MM46 MM60

Claims (4)

【特許請求の範囲】
1. 【請求項１】 判定帰還型等化器の加算器から出力され
   る演算結果と第１の符号情報に基づいて、記録媒体の情
   報を読み出したリード信号のうち、前記情報としてプリ
   アンブルデータを読み出したプリアンブル信号信号に対
   してクロック信号の位相引き込みを行うタイミングリカ
   バリＰＬＬの制御方法であって、 前記リード信号が前記プリアンブル信号か否かを検出
   し、その検出結果に基づいてプリアンブル信号を検出し
   ない場合に前記演算結果と所定レベルの基準信号とを比
   較し、その比較結果をトリガとして前記演算結果に基づ
   いて前記プリアンブル信号に対応する第２の符号情報を
   生成し、該第２の符号情報と前記演算結果に基づいて前
   記クロック信号に対する前記リード信号の位相誤差を検
   出し、その検出結果に基づいて前記クロック信号の位相
   引き込みを行うことを特徴とするタイミングリカバリＰ
   ＬＬの制御方法。
2. 【請求項２】 前記基準信号以上の前記演算結果が２個
   連続した場合に、その現象を前記トリガとして前記第２
   の符号情報を作成することを特徴とする請求項１に記載
   のタイミングリカバリＰＬＬの制御方法。
3. 【請求項３】 記録媒体からプリアンブルデータを読み
   出したリード信号に対してクロック信号の位相引き込み
   を行うタイミングリカバリＰＬＬと、前記クロック信号
   に基づいて前記記録媒体から記録データを読み出したリ
   ード信号から符号間干渉を取り除いた再生信号を出力す
   る判定帰還型等化器と、を備えた信号処理回路であっ
   て、 前記判定帰還型等化器は、前記リード信号に基づく演算
   結果と第１の符号情報を出力する加算器を備え、 前記演算結果と第１の基準信号とを比較し、その比較結
   果に基づいて前記リード信号がプリアンブル信号か否か
   を判定し、その判定結果に基づく検出信号を出力するプ
   リアンブル検出回路と、 前記演算結果と第２の基準信号とを比較し、その比較結
   果をトリガとし、該トリガにより前記演算結果に基づい
   て前記プリアンブルデータに対応する第２の符号情報を
   生成する符号情報作成回路と、 前記検出信号に基づいて前記第１の符号情報又は前記第
   ２の符号情報を選択し、その選択符号情報を出力するセ
   レクタと、 前記選択符号情報と前記演算結果と第３の基準信号とに
   基づいて前記クロック信号に対する前記リード信号の位
   相誤差を検出し、その検出結果に基づく制御信号を出力
   する位相誤差検出回路と、を備え、 前記タイミングリカバリＰＬＬは、前記制御信号に基づ
   いて前記クロック信号の位相引き込みを行うことを特徴
   とする信号処理回路。
4. 【請求項４】 前記符号情報作成回路は、前記第２の基
   準信号以上の前記演算結果が２個連続した場合に、その
   現象を前記トリガとして前記第２の符号情報を作成する
   ことを特徴とする請求項３に記載の信号処理回路。