DE10021346B4

DE10021346B4 - Halbleiterbauelement sowie Hochfrequenzentzerrer und Wiederherstellschaltungseinheit hierfür

Info

Publication number: DE10021346B4
Application number: DE10021346A
Authority: DE
Inventors: Jae-Yoon Suwon Sim; Hong-Joon Park; Soo-In Cho; Jung-bae Kunpo Lee
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 1999-05-04
Filing date: 2000-05-02
Publication date: 2011-03-17
Anticipated expiration: 2020-05-03
Also published as: TW469481B; GB2352569B; US6983010B1; GB0010826D0; DE10021346A1; JP4319326B2; JP2000358075A; KR100322529B1; GB2352569A; KR20000073003A

Abstract

Wiederherstellschaltungseinheit mit
– einer Wiederherstellzelle (81), die folgende Elemente aufweist:
– eine erste, normale Stromquelle (m5),
– eine Kompensationsstromquelle (m6) als eine zweite Stromquelle,
– eine erste Stromverstärkungsschaltung (81a) zum Verstärken der ersten Stromquelle in Abhängigkeit von einer aktuellen Eingabedateneinheit und einer Referenzspannung,
– eine zweite Stromverstärkungsschaltung (81b) zum Verstärken der zweiten Stromquelle in Abhängigkeit von einer vorausgegangenen Eingabedateneinheit und der Referenzspannung,
– einen ersten Stromausgabetransistor (m7), der an einen ersten Ausgangsanschluß der ersten Stromverstärkungsschaltung und einen zweiten Ausgangsanschluß der zweiten Stromverstärkungsschaltung angeschlossen ist und einen ersten Differenzstrom proportional zur Differenz der vom ersten und zweiten Ausgangsanschluß abgegebenen Ströme liefert, und
– einen zweiten Stromausgabetransistor (m8), der an einen dritten Ausgangsanschluß der ersten Stromverstärkungsschaltung und einen vierten Ausgangsanschluß der zweiten Stromverstärkungsschaltung angeschlossen ist und einen zweiten Differenzstrom proportional zur Differenz der vom dritten und vierten Ausgangsanschluß abgegebenen Ströme liefert, und
– einer...

Description

Die Erfindung bezieht sich auf ein Halbleiterbauelement sowie auf einen Hochfrequenzentzerrer für ein solches Halbleiterbauelement und auf eine in einem solchen Hochfrequenzentzerrer verwendbare Wiederherstellschaltungseinheit.
Da die Taktsignalfrequenz von zentralen Rechnereinheiten (CPUs) immer weiter ansteigt, muß auch die entsprechende Bandbreite von Halbleiterbauelementen und insbesondere von Speicherbauelementen, die von einem System mit CPU benötigt werden, anwachsen. Um diese Anforderung für Speicherbauelemente zu erfüllen, wurde das sogenannte synchrone DRAN (SDRAM) entwickelt.
Mit dem weiteren Fortschritt in der Halbleiterbauelementfertigung ist die Datenübertragungsgeschwindigkeit zwischen Bauelementkomponenten, beispielsweise zwischen einem DRAM und einer CPU, und nicht die Geschwindigkeit innerhalb der jeweiligen Komponente selbst zu einem limitierenden Faktor der Systemleistungsfähigkeit geworden. Um die Datenübertragungsgeschwindigkeit zwischen einem DRAM und einer CPU zu steigern, wurde der JEDEC(joint electronic device engineering council)-Standard für ein SSTL(stub series-terminated transceiver logic)-Verfahren bereitgestellt. Beim SSTL-Verfahren wird die Geschwindigkeit durch Impedanzanpassung einer Übertragungsleitung, wie eines Busses, erhöht, um reflektierende Wellen zu reduzieren, die erzeugt werden, wenn ein konventionelles Niederspannungs-TTL (LVTTL)-Verfahren verwendet wird. Beim SSTL-Verfahren erhöht sich jedoch der Stromverbrauch durch das Vorhandensein eines für die Impedanzanpassung benötigten Widerstands. Außerdem ist es schwierig, eine Datenverarbeitung mit einer Hochgeschwindigkeits-CPU durchzuführen, ohne dass ein ”Flaschenhals”-Effekt auftritt.
Als ein Ausweg wurde in jüngerer Zeit ein Rambus-Verfahren vorgeschlagen, bei dem die Eingangs- und Ausgangsschaltungen des DRAMs und ein Bussystem geändert werden, um die Datenübertragungsgeschwindigkeit zwischen demDRAM und der CPU zu erhöhen. Jedoch erhöht sich beim Rambus-Verfahren mit steigender Anzahl von an den Bus angeschlossenen DRAMs die parasitäre Last auf dem Bus entsprechend. Dadurch wird die Frequenzbandbreite des Busses beschränkt, was die Übertragungsgeschwindigkeit des Busses begrenzt. Folglich gehen hochfrequente Komponenten der über den Bus übertragenen Daten verloren.
Um diese Schwierigkeit anzugehen, wurde ein Verfahren zur Wiedergewinnung der verlorengegangenen, hochfrequenten Datenkomponenten in einem Empfänger vorgeschlagen. 1 zeigt ein schematisches Blockschaltbild einer solchen herkömmlichen Einrichtung zur Wiederherstellung von Hochfrequenzkomponenten. 2 zeigt in einer graphischen Darstellung eine Kennlinie der transienten Signalantwort eines Kanals zur Erläuterung der Einrichtung von 1.
Die in 1 dargestellte, herkömmliche Einrichtung zur Wiederherstellung von Hochfrequenzkomponenten beinhaltet einen Eingangsanschluß 11, einen Ausgangsanschluß 12, eine Mehrzahl von Verzögerungseinheiten 13 bis 16, eine Mehrzahl von Multiplizierern 17 bis 20, einen Addierer 21 und einen Spannungskomparator 22. Der Eingangsanschluß 11 empfängt Eingangsdaten Vin, die über einen Kanal mit begrenzter Frequenzbandbreite, wie einen Bus, übertragen werden. Der Ausgangsanschluß 12 gibt Ausgangsdaten Din ab, bei denen eine verlorengegangene Hochfrequenzkomponente wiederhergestellt ist. Die Verzögerungseinheiten 13 bis 16 behalten die Eingangsdaten einer vorausgegangenen Zeitperiode. Die Multiplizierer 17 bis 20 erhalten durch Interferenzsignale a1 bis a4 verursachte Schwankungswerte der Eingangsdaten der vorhergegangenen Zeitperiode. Der Addierer 21 subtrahiert diese Schwankungswerte von den aktuellen Eingangsdaten Vin, und der Spannungskomparator 22 vergleicht das Ausgangssignal des Addierers 21 mit einem vorgegebenen Wert.
Im Betrieb sind, wenn ein vorgegebenes Impulssignal IP über einen Kanal mit begrenzter Frequenzbandbreite übertragen und dem Eingangsanschluß 11 zugeführt wird, wie es in 2 gezeigt ist, verschiedene Antworten in den aktuellen Eingangsdaten Vin enthalten, die über den Eingangsanschluß 11 eingegeben werden. Insbesondere bleibt, wenn sich der Pegel der Eingangsdaten Vin nach einer Periode T auf einem gewissen Niveau 1 befindet, der Einfluß dieses Niveaus noch weiter erhalten, wie in 2 dargestellt. Mit anderen Worten ist nach einer Zeitdauer 2T noch ein Interferenzsignal a1, nach einer Zeitdauer 3T noch ein Interferenzsignal a2, nach einer Zeitdauer von 4T noch ein Interferenzsignal a3 und nach einer Zeitdauer von 5T noch ein Interferenzsignal a4 vorhanden. Dementsprechend beeinflussen die Interferenzsignale a1 bis a4 die nächsten Eingangsdaten. Die Hochfrequenzkomponente der Eingangsdaten geht verloren, es ist jedoch möglich, die nächsten Eingangsdaten korrekt zu bestimmen und die Hochfrequenzkomponente nach Beseitigung des Einflusses der Interferenzsignale wiederherzustellen.
Mit der Einrichtung zur Wiederherstellung von Hochfrequenzkomponenten gemäß der herkömmlichen Technik werden somit Schwankungswerte aufgrund der Interferenzsignale a1 bis a4 erhalten, indem die Eingangsdaten der vorausgegangenen Zeitperiode unter Verwendung der Verzögerungseinheiten 13 bis 16 gehalten und dann die Ausgangssignale der Verzögerungseinheiten 13 bis 16 mit den Interferenzsignalen a1 bis a4 der Eingangsdaten der vorausgegangenen Zeitperiode unter Verwendung der Multiplizierer 17 bis 20 multipliziert werden. Der Einfluß der Interferenzsignale wird auf diese Weise durch Subtrahieren der Schwankungswerte, die von den Interferenzsignalen a1 bis a4 der Eingangsdaten der vorausgegangenen Zeitperiode verursacht sind, d. h. der Ausgangssignale der Multiplizierer 17 bis 20, von den aktuellen Eingangsdaten Vin unter Verwendung des Addierers 21 subtrahiert. Folglich wird die verlorengegangene Hochfrequenzkomponente der aktuellen Eingangsdaten Vin wiederhergestellt, und die wiederhergestellten Eingangsdaten Din werden dann vom Spannungskomparator 22 abgegeben.
Die Zeitdauer zum Wiederherstellen der Hochfrequenzkomponente ist jedoch bei der herkömmlichen Einrichtung und dem herkömmlichen Verfahren zum Wiederherstellen der Hochfrequenzkomponente gleich groß wie die Periode der Eingangsdaten. Wenn daher die Datenübertragungsgeschwindigkeit erhöht und folglich die Periode der Eingangsdaten verringert wird, verkürzt sich dementsprechend die zum Wiederherstellen der Hochfrequenzkomponente verfügbare Zeitdauer. Bei sehr hoher Übertragungsgeschwindigkeit kann daher der Fall auftreten, dass die verlorengegangene Hochfrequenzkomponente nicht mehr korrekt wiederhergestellt werden kann. Des weiteren ist es bei der herkömmlichen Einrichtung und dem herkömmlichen Verfahren zum Wiederherstellen der Hochfrequenzkomponente nicht möglich, zur Behebung der erwähnten Problematik ein Demultiplexverfahren anzuwenden, bei dem mehrere Schaltkreise der in 1 gezeigten Art parallel zur Verarbeitung von Eingangsdaten angeordnet werden.
Die Patentschrift US 4.806.792 A offenbart eine Differenzverstärkerschaltung zum Empfangen, Verstärken und Verarbeiten von Signalen eines Messwandlers in einer Massenspeichereinheit eines digitalen Datenverarbeitungssystems, um die Identifizierung von Extremwerten im elektrischen Signalverlauf und dadurch die Lokalisierung von Änderungen in einem Aufzeichnungsmagnetfeld der Massenspeichereinheit zu erleichtern. Dazu weist die Differenzverstärkerschaltung unter anderem zwei parallele Stromquellen mit angekoppelten Strommodus-Logikschaltungen und zwei von diesen angesteuerten Emitterfolgerschaltungen mit zugehörigen Transistoren zur Ausgabe eines entsprechenden Differenzausgangssignals auf. Dabei bilden die beiden Emitterfolgerschaltungen eine zugehörige Ausgabepufferschaltung.
Die Offenlegungsschrift WO 99/37067 A1 offenbart ein System zur Hochgeschwindigkeitskommunikation digitaler Daten mit einem Sender, einem Empfänger und einem zwischenliegenden Phasenregelkreis, wobei die Komponenten als Halbleiterbauelemente und insbesondere als Halbleiterchips auf entsprechenden Leiterplatten realisiert sind und der Sender einen CMOS-Treiber beinhaltet. Der Phasenregelkreis empfängt einen Systemtakt des Senders und generiert eine Mehrzahl von Taktsignalen mit unterschiedlichen Phasen für den Empfänger, speziell für eine in diesem enthaltene Überabtasteinheit. Des weiteren beinhaltet der Empfänger einen On-Chip-Abschluss, eine Phasennachführschaltung und eine Frame-Justierschaltung.
Der Erfindung liegt als technisches Problem die Bereitstellung eines Halbleiterbauelementes sowie eines Hochfrequenzentzerrers und einer Wiederherstellungsschaltungseinheit zugrunde, bei denen sich eine verlorengegangene Hochfrequenzkomponente eines Datensignals auch bei hoher Datenübertragungsgeschwindigkeit zuverlässig und korrekt wiederherstellen lässt.
Die Erfindung löst dieses Problem durch die Bereitstellung einer Wiederherstellschaltungseinheit mit den Merkmalen des Anspruchs 1, eines Hochfrequenzentzerrers mit den Merkmalen des Anspruchs 6 und eines Halbleiterbauelementes mit den Merkmalen des Anspruchs 8.
Vorteilhafte Ausgestaltungen der Erfindung sind in den Unteransprüchen angegeben.
Vorteilhafte, nachfolgend beschriebene Ausführungsformen der Erfindung sowie das zu deren besserem Verständnis oben erläuterte, herkömmliche Ausführungsbeispiel sind in den Zeichnungen dargestellt, in denen zeigen:
1 ein schematisches Blockschaltbild einer herkömmlichen Einrichtung zur Wiederherstellung einer Hochfrequenzkomponente eines Datensignals,
2 eine graphische Darstellung der Kennlinie einer transienten Signalantwort eines Datenübertragungskanals zur Erläuterung des Betriebs der Einrichtung von 1,
3 ein schematisches Blockschaltbild einer erfindungsgemäßen Einrichtung zur Wiederherstellung einer Hochfrequenzkomponente eines Datensignals,
4 eine graphische Darstellung der Kennlinie einer transienten Signalantwort eines Datenübertragungskanals zur Erläuterung des Betriebs der Einrichtung von 3,
5 Signalverläufe zur Veranschaulichung der Wiederherstellung eines Eingangssignals unter Verwendung der Einrichtung von 3,
6 ein Blockschaltbild einer Eingabe- und Ausgabeeinheit eines erfindungsgemäßen Halbleiterbauelementes mit der Einrichtung von 3,
7 ein detaillierteres Blockschaltbild einer in 6 verwendeten Wiederherstellungsschaltung,
8 ein detaillierteres Schaltbild einer in 7 verwendeten Wiederherstellungsschaltungseinheit,
9 ein Ablaufsteuerungsdiagramm des Betriebs der obersten von mehreren, in 7 verwendeten Wiederherstellungsschaltungseinheiten,
10 ein detaillierteres Schaltbild eines in 6 verwendeten Multiplexers,
11 ein Blockschaltbild bezüglich eines Simulationsexperimentes zur Verifizierung der Wiedergewinnungswirkung für das Halbleiterbauelement gemäß 6 und
12A und 12B graphische Darstellungen der Ergebnisse eines Entwurfs eines erfindungsgemäßen Halbleiterbauelementes unter Verwendung üblicher CMOS-Prozeßparameter einer 0,35-m Entwurfsregel und der Durchführung eines Simulationsexperimentes gemäß der Schaltung von 11.
Nachfolgend werden vorteilhafte Ausführungsformen der Erfindung unter Bezugnahme auf die entsprechenden Zeichnungen im Detail erläutert, wobei funktionell gleiche Elemente jeweils mit denselben Bezugszeichen markiert sind.
3 zeigt eine erfindungsgemäße Einrichtung zur Wiederherstellung einer Hochfrequenzkomponente, wobei die Einrichtung einen Eingangsanschluß 31, einen Ausgangsanschluß 32, eine Verzögerungseinheit 33, einen Multiplizierer 34, einen Addierer 35 und einen Spannungskomparator 36 umfaßt. Der Eingangsanschluß 31 empfängt aktuelle Eingangsdaten Vin(n), die über einen Kanal mit begrenzter Frequenzbandbreite übertragen werden, z. B. über einen Bus. Die Verzögerungseinheit 33 hält die Eingangsdaten einer vorangegangenen Zeitperiode, indem sie die aktuellen Eingangsdaten Vin(n) um die Periode T derselben verzögert. Der Multiplizierer 34 liefert einen Fluktuationswert aufgrund eines Interferenzsignals x, indem er die Eingangsdaten der vorangegangenen Zeitperiode, d. h. das Ausgangssignal der Verzögerungseinheit 33, mit dem Interferenzsignal x der Eingangsdaten der vorangegangenen Zeitperiode multipliziert. Das Interferenzsignal x ist durch die Frequenzeigenschaften des Kanals bestimmt.
Der Addierer 35 subtrahiert den Fluktuationswert, d. h. das Ausgangssignal des Multiplizierers 34, von den aktuellen Eingangsdaten Vin(n), um den Einfluß des Interferenzsignals x zu beseitigen. Der Spannungskomparator 36 vergleicht das Ausgangssignal des Addierers 35 mit einem vorgegebenen Wert, um die aktuellen Daten mit wiederhergestellter Hochfrequenzkomponente zu erzeugen und so die Ausgangsdaten Din zu liefern, die dann über den Ausgangsanschluß 32 abgegeben werden.
4 zeigt graphisch die Kennlinie einer transienten Signalantwort eines Kanals zur Veranschaulichung der Wirkungsweise der Einrichtung zur Wiederherstellung der Hochfrequenzkomponente gemäß 3, auf die im folgenden eingegangen wird.
Wenn über einen Kanal mit beschränkter Frequenzbandbreite, wie einen Bus, ein vorgegebenes Impulssignal IP übertragen und an den Eingangsanschluß 31 angelegt wird, ist in den über den Eingangsanschluß eingegebenen, aktuellen Eingangsdaten Vin(n) das Interferenzsignal x der Eingangsdaten Vin(n-1) einer vorangegangenen Zeitperiode enthalten. Mit anderen Worten verbleibt nach einer Zeitdauer 2T ein Einfluß x·Vin(T) auf die Eingangsdaten der vorangegangenen Zeitperiode, wenn Vin(T) die Eingangsdaten der vorangegangenen Zeitperiode nach einer Periode T bezeichnet. Dementsprechend beeinflusst das Interferenzsignal x nachfolgende Eingangsdaten, d. h. die aktuellen Eingangsdaten Vin(n), derart, dass die Hochfrequenzkomponente der aktuellen Eingangsdaten Vin(n) verloren geht. Es ist nun jedoch möglich, die anschließenden Eingangsdaten, d. h. die aktuellen Eingangsdaten Vin(n), korrekt zu bestimmen und die Hochfrequenzkomponente der aktuellen Eingangsdaten Vin(n) wiederherzustellen, nachdem der Einfluß des Interferenzsignals x der Eingangsdaten Vin(n-1) der vorausgegangenen Zeitperiode beseitigt wurde.
Somit wird bei der erfindungsgemäßen Einrichtung zur Wiederherstellung der Hochfrequenzkomponente der vom Interferenzsignal verursachte Schwankungswert dadurch erhalten, dass die aktuellen Eingangsdaten Vin(n) um die Periode T derselben unter Verwendung der Verzögerungseinheit 33 verzögert werden, um die Eingangsdaten der vorangegangenen Zeitperiode zu behalten, und die Eingangsdaten der vorausgegangenen Zeitperiode, d. h. das Ausgangssignal der Verzögerungseinheit 33, mit dem Interferenzsignal x der Eingangsdaten der vorausgegangenen Zeitperiode multipliziert werden. Der Einfluß des Interferenzsignals x wird durch Subtrahieren des Schwankungswertes, d. h. des Ausgangssignals des Multiplizierers 34, von den aktuellen Eingangsdaten Vin(n) unter Verwendung des Addierers 35 beseitigt. Dementsprechend wird die verlorengegangene Hochfrequenzkomponente der aktuellen Eingangsdaten Vin(n) wiederhergestellt.
5 veranschaulicht ein Beispiel der Wiederherstellung eines Eingangssignals unter Verwendung der Einrichtung von 3. Hierbei bezeichnet IP ein Signal vor Übertragung über den Kanal mit begrenzter Frequenzbandbreite, während Vin ein Signal bezeichnet, das erhalten wird, nachdem das Signal IP über den Kanal mit begrenzter Frequenzbandbreite übertragen und über den Eingangsanschluß eingegeben wurde, d. h. die Eingangsdaten mit verlorengegangener Hochfrequenzkomponente. Mit einem Signal IF ist der Fall veranschaulicht, in welchem die gestrichelt wiedergegebenen Interferenzsignale vorangegangener Dateninhalte zusammen mit dem Signal Vin dargestellt werden. Des weiteren bezeichnen die in das Signal Vin eingezeichneten Punkte die von der Hochfrequenzkomponenten-Wiederherstelleinrichtung wiederhergestellten, resultierenden Daten.
6 zeigt als Blockschaltbild eine Eingabe- und Ausgabeeinheit 100 für ein erfindungsgemäßes Halbleiterbauelement, bei dem das Konzept der Hochfrequenzkomponenten-Wiederherstelleinrichtung von 3 verwendet ist. Die Eingabe- und Ausgabeeinheit 100 ist vorzugsweise in einem DRAM und einer CPU des Halbleiterbauelementes enthalten.
Wie aus 6 ersichtlich, umfasst die Eingabe- und Ausgabeeinheit 100 einen Ausgabetaktsignalgenerator 61, einen Ausgangstreiber 62, einen Wiederherstelltaktsignalgenerator 63, eine Hochfrequenzkomponenten-Wiederherstellschaltung 64, im folgenden als Hochfrequenzentzerrer bezeichnet, und einen internen Taktsignalgenerator 65.
Der Ausgabetaktsignalgenerator 61 empfängt ein erstes Systemtaktsignal Clk_out, das von außen an das Halbleiterbauelement während der Ausgabe von Daten angelegt wird, und generiert ein Ausgabetaktsignal OCLK mit einer Frequenz, die n-fach so groß ist wie die Frequenz des ersten Systemtaktsignals Clk_out, wobei n eine ganze Zahl ist. Der Ausgangstreiber 62 synchronisiert die Ausgabedaten Dout des Halbleiterbauelementes mit dem Ausgabetaktsignal OCLK und gibt die Ausgangsdaten Dout über einen Eingabe- und Ausgabeanschluß In/Out ab.
Der Wiederherstelltaktsignalgenerator 63 empfängt ein zweites Systemtaktsignal Clk_in, das von außen an das Halbleiterbauelement angelegt wird, und erzeugt eine Mehrzahl von Wiederherstelltaktsignalen ϕ₁ bis ϕ₄ sowie /ϕ₁ bis /ϕ₄ mit derselben Frequenz wie die Frequenz des zweiten Systemtaktsignals Clk_in und mit voneinander verschiedenen Phasen, z. B. einer Phasendifferenz von 45°. 6 zeigt den Fall, dass acht Wiederherstelltaktsignale erzeugt werden.
Der Hochfrequenzentzerrer 64 sorgt für die Wiederherstellung der Hochfrequenzkomponente der Eingangsdaten, die über den Eingabe- und Ausgabeanschluß In/Out eingegeben werden, und gibt die wiederhergestellten Eingangsdaten Din in Abhängigkeit von den Wiederherstelltaktsignalen ϕ₁ bis ϕ₄ sowie /ϕ₁ bis /ϕ₄ ab.
Speziell beinhaltet der Hochfrequenzentzerrer 64 eine Wiederherstellschaltung 64a und einen Multiplexer 64b. Die Wiederherstellschaltung 64a demultiplext die Eingangsdaten, die über den Eingabe- und Ausgabeanschluß In/Out eingegeben werden, in acht separate Eingangsdaten, jeweils mit einer der Periode der Eingangsdaten entsprechenden Zeitdifferenz. Die Wiederherstellschaltung 64a sorgt dann für eine Wiederherstellung der verlorengegangenen Hochfrequenzkomponenten der acht demultiplexten Eingangsdateneinheiten und gibt die wiederhergestellten Eingangsdateneinheiten in Abhängigkeit von den acht Wiederherstelltaktsignalen ϕ₁ bis ϕ₄ und /ϕ₁ bis /ϕ₄ ab. Der Multiplexer 64b multiplext die acht wiederhergestellten Eingabedateneinheiten der Wiederherstellschaltung 64a und gibt die Dateneinheiten eine um die andere nach dem Multiplexen sequentiell in Abhängigkeit von den Wiederherstelltaktsignalen ϕ₁ bis und /ϕ₁ bis /ϕ₄ ab. Das Ausgangssignal Din des Multiplexers 64b wird dann an eine geeignete Stelle im Halbleiterbauelement übertragen.
Der interne Taktsignalgenerator 65 empfängt eines der Wiederherstelltaktsignale ϕ₁ bis ϕ₄ und /ϕ₁ bis /ϕ₄ und erzeugt ein internes Taktsignal Pclk mit einer Frequenz, die gleich dem n-fachen der Frequenz des empfangenen Wiederherstelltaktsignals ist, wobei n eine ganze Zahl ist. Das interne Taktsignal Pclk wird für die internen Schaltkreise des integrierten Halbleiterschaltkreises verwendet.
Der Ausgabetaktsignalgenerator 61, der Wiederherstelltaktsignalgenerator 63 und der interne Taktsignalgenerator 65 können in Form üblicher PLL(phase locked loop)-Schaltungen realisiert sein.
7 zeigt detaillierter die Wiederherstellschaltung 64a von 6. Wie daraus ersichtlich, beinhaltet die Wiederherstellschaltung einen Demultiplexer 71 und acht Wiederherstellschaltungseinheiten 73a bis 73h.
Der Demultiplexer 71 demultiplext die Eingangsdaten Vin, die über den Eingabe- und Ausgabeanschluß In/Out empfangen werden, in acht Eingangsdateneinheiten Vin1 bis Vin8, jeweils mit einer der Periode der Eingangsdaten Vin entsprechenden Zeitdifferenz, in Abhängigkeit von den acht Wiederherstelltaktsignalen ϕ₁ bis ϕ₄ und /ϕ₁ bis /ϕ₄. Der Demultiplexer 71 umfaßt eine Mehrzahl von NMOS-Schalttransistorpaaren zwischen den Eingangsdaten Vin und den jeweiligen demultiplexten Ein gangsdateneinheiten Vin1 bis Vin8, d. h. 16 NMOS-Schalttransistoren T1 bis T16.
Die Wiederherstellschaltungseinheiten 73a bis 73h empfangen von den acht Eingangsdateneinheiten Vin1 bis Vin8 die aktuellen Eingangsdaten Vin(n) und die Eingangsdaten Vin(n-1) der vorausgegangenen Zeitperiode. Sie sorgen dann für die Wiedergewinnung der verlorengegangenen Hochfrequenzkomponente der aktuellen Eingangsdaten Vin(n) und geben die wiederhergestellten Eingangsdaten als Ausgangsdaten 0+ und 0– in Abhängigkeit von einem zugehörigen Wiederherstelltaktsignal ab. Beispielsweise empfängt die Wiederherstellschaltungseinheit 73a die Eingangsdateneinheit Vin2 als aktuelle Eingangsdaten Vin(n) und die Eingangsdateneinheit Vin1 als die Eingangsdaten Vin(n-1) der vorausgegangenen Zeitperiode, bewirkt die Wiedergewinnung der verlorengegangenen Hochfrequenzkomponente der Eingangsdateneinheit Vin2 und gibt die wiederhergestellten Eingangsdaten als Ausgangsdaten a und /a ab. Die Wiederherstellschaltungseinheiten 73b bis 73h funktionieren in gleicher Weise wie die Wiederherstellschaltungseinheit 73a.
Ausführlicher betrachtet werden die acht Wiederherstellschaltungseinheiten 73a bis 73h, wenn Eingangsdaten Vin mit einer vorgegebenen Übertragungsgeschwindigkeit von z. B. 1 Gb/s (Gigabit pro Sekunde) über den Eingabe- und Ausgabeanschluß In/Out eingegeben werden, sequentiell durch acht Wiederherstelltaktsignale ϕ₁ bis ϕ₄ und /ϕ₁ bis /φ₄ mit 125 MHz betrieben, jeweils mit einer der Periode der Eingangsdaten Vin entsprechenden Zeitdifferenz von z. B. 1 ns, und geben entsprechende Ausgangsdaten ab. Die Ausgangsdateneinheiten a und /a bis h und /h der Wiederherstellschaltungseinheiten 73a bis 73h werden in serielle Daten von 1 Gb/s durch den Multiplexer 64b von 6 umgewandelt und dann nacheinander ausgegeben.
8 zeigt einen der Wiederherstellschaltungseinheiten 73a bis 73h von 7 in einem detaillierteren Schaltbild. Wie daraus ersichtlich, beinhaltet die jeweilige Wiederherstellschaltungseinheit eine Wiederherstellzelle 81 zum Empfangen der aktuellen Eingangsdaten Vin(n) und der Eingangsdaten Vin(n-1) der vorangegangenen Zeitperiode sowie zum Wiederherstellen der verlorengegangenen Hochfrequenzkomponente der aktuellen Eingangsdaten und eine Pufferschaltung 83 zum Speichern und Verstärken von Ausgangsspannungen Vo^–, Vo⁺ der Wiederherstellzelle 81 und zum Ausgeben der Ausgangsdaten 0– und 0+ in Abhängigkeit von einem zugehörigen Wiederherstelltaktsignal.
Die Wiederherstellzelle 81 beinhaltet eine Stromquelle m5, eine Kompensationsstromquelle m6, eine erste Stromverstärkerschaltung 81a, eine zweite Stromverstärkerschaltung 81b, einen ersten Stromausgabetransistor m7 und einen zweiten Stromausgabetransistor m8.
Die Stromquelle m5 weist vorzugsweise einen fünften PMOS-Transistor auf. In diesem Fall wird eine Speisespannung VDD an die Source-Elektrode der Stromquelle m5 und ein Steuersignal vb an die Gate-Elektrode der Stromquelle m5 angelegt, während die Drain-Elektrode der Stromquelle m5 mit der ersten Stromverstärkungsschaltung 81a verbunden ist. Das Steuersignal vb besteht vorzugsweise aus einer festgelegten und fixierten Vorspannung.
Die Kompensationsstromquelle m6 beinhaltet vorzugsweise einen sechsten PMOS-Transistor. In diesem Fall wird die Speisespannung VDD an die Source-Elektrode dieser Stromquelle m6 und das Steuersignal vb an die Gate-Elektrode derselben angelegt, während die Drain-Elektrode dieser Stromquelle m6 mit der zweiten Stromverstärkungsschaltung 81b verbunden ist.
Die Schaltung ist bevorzugt so ausgelegt, dass von der Stromquelle m5 ein Strom I und von der Kompensationsstromquelle m6 ein Strom x·I fließen. Der Wert x wird so bestimmt, dass er dem Interferenzsignal x der Eingangsdaten Vin(n-1) der vorausgegangenen Zeitperiode entspricht, d. h. es gelten die Beziehungen: 1/x = (W_m5/L_m5)/(W_m6/L_m6) bzw. (1) x = (W_m6/W_m5)/(L_m5/L_m6), (2) wobei W_m5 die Breite der Stromquelle m5, L_m5 die Länge derselben, W_m6 die Breite der Kompensationsstromquelle m6 und L_m6 die Länge derselben bezeichnen.
Die erste Stromverstärkungsschaltung 81a verstärkt den von der Stromquelle m5 gelieferten Strom I in Abhängigkeit von den aktuellen Eingangsdaten Vin(n) und einer Referenzspannung vref. Sie beinhaltet vorzugsweise einen ersten PMOS-Transistor m1 und einen zweiten PMOS-Transistor m2. In diesem Fall ist die Source-Elektrode des PMOS-Transistors m1 mit der Stromquelle m5 und die Drain-Elektrode desselben mit dem ersten Stromausgabetransistor m7 verbunden, während die aktuellen Eingangsdaten Vin(n) an die Gate-Elektrode des PMOS Transistors m1 angelegt werden. Die Source-Elektrode des zweiten PMOS-Transistors m2 ist mit der Stromquelle m5, seine Gate-Elektrode mit der Referenzspannung vref und seine Drain-Elektrode mit dem zweiten Stromausgabetransistor m8 verbunden.
Die zweite Stromverstärkungsschaltung 81b verstärkt den von der Kompensationsstromquelle m6 zugeführten Strom x·I in Abhängigkeit von den Eingangsdaten Vin(n-1) der vorausgegangenen Zeitperiode und von der Referenzspannung vref. Sie umfasst einen vierten PMOS-Transistor m4 und einen dritten PMOS-Transistor m3. Die Source-Elektrode des vierten PMOS-Transistors m4 ist mit der Kompensationsstromquelle m6 und die Drain-Elektrode desselben mit dem zweiten Stromausgabetransistor m8 verbunden, während die Eingangsdaten Vin(n-1) der vorausgegangenen Zeitperiode an die Gate-Elektrode des vierten PMOS-Transistors m4 angelegt werden. Die Source-Elektrode des dritten PMOS-Transistors m3 ist mit der Kompensationsstromquelle m6 und seine Drain-Elektrode mit dem ersten Stromausgabetransistor m7 verbunden, während an seine Gate-Elektrode die Referenzspannung vref angelegt wird.
Der erste Stromausgabetransistor m7 umfaßt vorzugsweise einen NMOS-Transistor. Dessen Drain- und Gate-Elektrode sind gemeinsam mit der Drain-Elektrode des ersten PMOS-Transistors m1 der ersten Stromverstärkungsschaltung 81a und mit der Drain-Elektrode des dritten PMOS-Transistors m3 der zweiten Stromverstärkungsschaltung 81b verbunden, während seine Source-Elektrode auf eine Massespannung VSS gelegt ist. Der erste Stromausgabetransistor m7 gibt einen zur Differenz zwischen dem Strom, der zur Drain-Elektrode des ersten PMOS-Transistors m1 fließt, und dem Strom, der zur Drain-Elektrode des vierten PMOS-Transistors m4 fließt, proportionalen Strom sowie eine entsprechende Ausgangsspannung Vo^– ab.
Der zweite Stromausgabetransistor m8 umfaßt vorzugsweise ebenfalls einen NMOS-Transistor. Dessen Drain- und Gate-Elektroden sind gemeinsam mit der Drain-Elektrode des zweiten PMOS-Transistors m2 der ersten Stromverstärkungsschaltung 81a und der Drain-Elektrode des vierten PMOS-Transistors m4 der zweiten Stromverstärkungsschaltung 81b verbunden, während seine Source-Elektrode auf die Massespannung VSS gelegt ist. Der zweite Stromausgabetransistor m8 gibt einen zur Differenz zwischen dem Strom, der zur Drain-Elektrode des zweiten PMOS-Transistors m2 fließt, und dem Strom, der zur Drain-Elektrode des dritten PMOS-Transistors m3 fließt, proportionalen Strom und eine entsprechende Ausgangsspannung Vo⁺ ab.
Die Pufferschaltung 83 umfaßt eine erste Schalteinheit 83a, einen ersten Zwischenspeicher 83b, eine zweite Schalteinheit 83c, einen zweiten Zwischenspeicher 83d und einen PMOS-Entzerrungstransistor m17. Die erste Schalteinheit 83a verbindet die Ausgangsspannungen Vo^– und Vo⁺ der Wiederherstellzelle 81 mit dem ersten Zwischenspeicher 83b oder unterbricht diese Verbindung in Abhängigkeit vom zugehörigen Wiederherstelltaktsignal ϕ. Der erste Zwischenspeicher 83b verstärkt und speichert die über die erste Schalteinheit 83a übertragenen Ausgangssignale Vo^– und Vo⁺. Die zweite Schalteinheit 83c verbindet den Ausgang des ersten Zwischenspeichers 83b mit dem zweiten Zwischenspeicher 83d oder unterbricht diese Verbindung in Abhängigkeit von dem invertierten Taktsignal /ϕ des Wiederherstelltaktsignals. Der zweite Zwischenspeicher 83d verstärkt und speichert das über die zweite Schalteinheit 83c übertragene Ausgangssignal des ersten Zwischenspeichers 83b und gibt die Ausgangsdaten 0– und 0+ ab. Der PMOS-Entzerrungstransistor m17 entzerrt die Ausgangsanschlüsse der zweiten Schalteinheit 83c.
Vorzugsweise beinhaltet die erste Schalteinheit 83a einen neunten und zehnten NMOS-Transistor m9 und m10. Der erste Zwischenspeicher 83b beinhaltet einen elften bis vierzehnten NMOS-Transistor m11 bis m14, und die zweite Schalteinheit 83c enthält einen fünfzehnten und sechzehnten NMOS-Transistor m15 und m16. Der zweite Zwischenspeicher 83d weist bevorzugt einen achtzehnten und neunzehnten PMOS-Transistor m18 und m19 auf.
Nachfolgend wird näher auf die Betriebsweise der Wiederherstellschaltungseinheit von 8 eingegangen, wobei eine Referenzspannung vref von 0V angenommen wird und des weiteren die Annahme gemacht wird, dass sich der zur Drain-Elektrode des zweiten Stromausgabetransistors m8 fließende Strom I_d8 durch folgende Beziehung ausdrücken lässt: I_d8 = gm₂·V_in(n) – gm₄·V·_in(n-1), (3) wobei gm₂ und gm₄ die Steilheit des zweiten bzw. vierten PMOS-Transistors m2, m4 bezeichnen. Wenn der Wert von gm₄ gleich dem Wert von x·gm₂ gewählt wird, vereinfacht sich die obige Gleichung (3) wie folgt: I_d8 = gm₂[V_in(n) – x·V_in(n-1)], (4) wobei x denselben Wert hat wie das Interferenzsignal x der Eingangsdaten Vin(n-1) der vorausgegangenen Zeitperiode.
Somit fließt über den zweiten Stromausgabetransistor m8 ein Strom, der proportional zu dem durch Subtrahieren des Produktes von x mit den Eingangsdaten Vin(n-1) der vorausgegangenen Zeitperiode von den aktuellen Eingangsdaten Vin(n) erhaltenen Wert ist. Da die Wiederherstellschaltungseinheit von einem voll differentiellen Typ ist, fließt über den ersten Stromausgabetransistor m7 ein Strom, dessen Richtung derjenigen des Stroms durch den zweiten Stromausgabetransistor m8 entgegengesetzt ist und dessen Größe gleich derjenigen des Stroms durch den zweiten Stromausgabetransistor m8 ist. Als Ergebnis entstehen differentielle Ausgangsspannungen Vo^– und Vo⁺ an den Drain-Elektroden des ersten bzw. zweiten Stromausgabetransistors m7, m8. Da die Spannungspegel der Ausgangsspannungen Vo^– und Vo⁺ klein sind, werden die Spannungspegel derselben dann in einen CMOS-Pegel durch die Pufferschaltung 83 umgewandelt, und letztlich werden dann die umgewandelten Ausgangsdaten 0– und 0+ ausgegeben.
In 9 ist als Ablaufsteuerungsdiagramm die Betriebsweise der obersten der in 7 gezeigten Wiederherstellschaltungseinheiten veranschaulicht.
10 zeigt in einem detaillierten Schaltbild den Multiplexer von 6. Wie daraus ersichtlich, umfasst der Multiplexer vorzugsweise sechzehn NMOS-Schalttransistoren T20 bis T35, die paarweise seriell zwischen den Ausgang Din und die Ausgangsdateneinheiten a bis h der jeweiligen Wiederherstellschaltungseinheiten eingeschleift sind, sechzehn NMOS-Schalttransistoren D36 bis D51, die paarweise seriell zwischen den komplementären Ausgang /Din und die komplementären Ausgangsdateneinheiten /a bis /h der jeweiligen Wiederherstellschaltungseinheiten eingeschleift sind, sowie PMOS-Vorladungstransistoren P1 und P2.
Der Multiplexer multiplext die Ausgangsdaten a bis h und die komplementären Ausgangsdaten /a bis /h und gibt die Dateneinheiten sequentiell als Ausgangssignal Din und komplementäres Ausgangssignal /Din nacheinander in Abhängigkeit von den Wiederherstelltaktsignalen ϕ₁ bis ϕ₄ und /ϕ₁ bis /ϕ₄ ab. Das Ausgangssignal Din und das komplementäre Ausgangssignal /Din werden dann zu einer internen Stelle des Halbleiterbauelementes übertragen.
11 zeigt ein Schaltbild, das für ein Simulationsexperiment verwendet wird, um die Wirkung des erfindungsgemäßen Halbleiterbauelementes gemäß 6 zu verifizieren. In 11 sind eine CPU 111 und 32 DRAMs 112 bis 11n an einen Datenbus DATA und einen Taktsignalbus CLK angeschlossen. Die CPU 111 und die 32 DRAMs 112 bis 11n beinhalten die in 6 gezeigte Eingabe- und Ausgabeeinheit. Während des Simulationsexperimentes gibt die CPU 111 Daten an den Datenbus DATA ab. Die Daten werden dann über den Datenbus DATA übertragen. Das in der DRAM-Reihe letzte DRAM 11n empfängt die übertragenen Daten. Der Eingabe- und Ausgabeanschluß des DRAMs wird durch eine Last mit einer Kapazität von 4 pF und einer Induktivität von 5 nH modelliert. Ein Anpasswiderstand R0 wird zu 50 Ω gewählt. Mit Z0 und Z1 sind jeweilige charakteristische Impedanzen des Datenbusses DATA und des Taktsignalbusses CLK bezeichnet.
In den 12A und 12B sind Ergebnisse eines mit der Schaltung von 11 durchgeführten Simulationsexperimentes wiedergegeben, wobei CMOS-Prozeßparameter einer üblicherweise verwendeten 0,35-m-Entwurfsregel verwendet wurden. 12A zeigt den Signalverlauf von Daten auf dem Datenbus DATA, wenn die CPU 111 Daten über den Datenbus DATA mit einer Datenübertragungsgeschwindigkeit von 1 Gb/s überträgt. 12B zeigt den Signalverlauf des durch das DRAM 11n wiederhergestellten Resultates. Aus 12A ist ersichtlich, dass die hochfrequente Komponente der Daten auf dem Datenbus DATA aufgrund der Last des Datenbusses DATA verloren geht. Aus 12B ist erkennbar, dass die verlorengegangene Hochfrequenzkomponente von dem DRAM 11n, das einen Empfänger darstellt, korrekt wiederhergestellt wurde.
Wie aus der obigen Beschreibung vorteilhafter Ausführungsbeispiele deutlich wird, demultiplext der erfindungsgemäße Hochfrequenzentzerrer die über den Eingabe- und Ausgabeanschluß eingegebenen Eingangsdaten in eine Mehrzahl von Eingangsdateneinheiten, die jeweils eine der Periode der Eingangsdaten entsprechende Zeitdifferenz aufweisen. Der Entzerrer bewirkt eine Wiedergewinnung der verlorengegangenen hochfrequenten Datenkomponenten der demultiplexten Eingangsdateneinheiten, multiplext die Mehrzahl wiedergewonnener Dateneinheiten und gibt die multiplexten Dateneinheiten nacheinander sequentiell aus. Mit dem erfindungsgemäßen Hochfrequenzentzerrer ist es daher möglich, genug Zeit zum Wiederherstellen der verlorengegangenen Hochfrequenzkomponente selbst dann zur Verfügung zu haben, wenn die Periode der Eingangsdaten durch ein Anwachsen der Datenübertragungsgeschwindigkeit verringert ist. Somit ermöglicht es der erfindungsgemäße Hochfrequenzentzerrer, verlorengegangene Hochfrequenzkomponenten selbst bei hohen Datenübertragungsgeschwindigkeiten korrekt wiederherzustellen.

Claims

Wiederherstellschaltungseinheit mit – einer Wiederherstellzelle (81), die folgende Elemente aufweist: – eine erste, normale Stromquelle (m5), – eine Kompensationsstromquelle (m6) als eine zweite Stromquelle, – eine erste Stromverstärkungsschaltung (81a) zum Verstärken der ersten Stromquelle in Abhängigkeit von einer aktuellen Eingabedateneinheit und einer Referenzspannung, – eine zweite Stromverstärkungsschaltung (81b) zum Verstärken der zweiten Stromquelle in Abhängigkeit von einer vorausgegangenen Eingabedateneinheit und der Referenzspannung, – einen ersten Stromausgabetransistor (m7), der an einen ersten Ausgangsanschluß der ersten Stromverstärkungsschaltung und einen zweiten Ausgangsanschluß der zweiten Stromverstärkungsschaltung angeschlossen ist und einen ersten Differenzstrom proportional zur Differenz der vom ersten und zweiten Ausgangsanschluß abgegebenen Ströme liefert, und – einen zweiten Stromausgabetransistor (m8), der an einen dritten Ausgangsanschluß der ersten Stromverstärkungsschaltung und einen vierten Ausgangsanschluß der zweiten Stromverstärkungsschaltung angeschlossen ist und einen zweiten Differenzstrom proportional zur Differenz der vom dritten und vierten Ausgangsanschluß abgegebenen Ströme liefert, und – einer Pufferschaltung (83), die in Abhängigkeit von einem Wiederherstelltaktsignal arbeitet, um den ersten und zweiten Differenzstrom zwischenzuspeichern und zu verstärken und die verstärkten Stromausgangssignale abzugeben, und folgende Elemente enthält: – eine erste Schalteinheit (83a) zum Übertragen eines ersten und zweiten Ausgangssignals des ersten und zweiten Stromausgabetransistors in Abhängigkeit vom Wiederherstelltaktsignal, – einen ersten Zwischenspeicher (83b) zum Verstärken und Speichern des über die erste Schalteinheit übertragenen ersten und zweiten Ausgangssignals des ersten und zweiten Stromausgabetransistors, – eine zweite Schalteinheit (83c) zum Übertragen des Ausgangssignals des ersten Zwischenspeichers in Abhängigkeit von einem invertierten Taktsignal des Wiederherstelltaktsignals und – einen zweiten Zwischenspeicher (83d) zum Verstärken und Speichern des über die zweite Schalteinheit übertragenen Ausgangssignals des ersten Zwischenspeichers und zum Ausgeben desselben als wiederhergestellte Ausgangsdaten.
Wiederherstellschaltungseinheit nach Anspruch 1, weiter dadurch gekennzeichnet, dass die erste Stromverstärkungsschaltung folgende Elemente enthält: – einen ersten PMOS-Transistor (m1), der mit einer ersten Source-Elektrode an die erste Stromquelle angeschlossen ist, an einer ersten Gate-Elektrode von der aktuellen Eingangsdateneinheit beaufschlagt ist und mit einer ersten Drain-Elektrode an den ersten Stromausgabetransistor angeschlossen ist und den ersten Ausgangsanschluß bildet, und – einen zweiten PMOS-Transistor (m2), der mit einer zweiten Source-Elektrode an die erste Stromquelle angeschlossen ist, an einer zweiten Gate-Elektrode mit der Referenzspannung beaufschlagt ist und mit einer zweiten Drain-Elektrode an den zweiten Stromausgabetransistor angeschlossen ist und den dritten Ausgangsanschluß bildet.
Wiederherstellschaltungseinheit nach Anspruch 1 oder 2, weiter dadurch gekennzeichnet, dass die zweite Stromverstärkungsschaltung folgende Elemente enthält: – einen dritten PMOS-Transistor (m3), der mit einer dritten Source-Elektrode an die Kompensationsstromquelle angeschlossen ist, an einer dritten Gate-Elektrode von der Referenzspannung beaufschlagt ist und mit einer dritten Drain-Elektrode an den ersten Stromausgabetransistor angeschlossen ist und den zweiten Ausgangsanschluß bildet, und – einen vierten PMOS-Transistor (m4), der mit einer vierten Source-Elektrode an die Kompensationsstromquelle angeschlossen ist, an einer vierten Gate-Elektrode von der vorangegangenen Eingangsdateneinheit beaufschlagt ist und mit einer vierten Drain-Elektrode an den zweiten Stromausgabetransistor angeschlossen ist und den vierten Ausgangsanschluß bildet.
Wiederherstellschaltungseinheit nach einem der Ansprüche 1 bis 3, weiter dadurch gekennzeichnet, dass der erste Stromausgabetransistor ein erster NMOS-Transistor ist, dessen erste Drain-Elektrode und erste Gate-Elektrode gemeinsam mit dem ersten und zweiten Ausgangsanschluß verbunden sind und dessen erste Source-Elektrode an eine Massespannung angeschlossen ist.
Wiederherstellschaltungseinheit nach einem der Ansprüche 1 bis 4, weiter dadurch gekennzeichnet, dass der zweite Stromausgabetransistor ein zweiter NMOS-Transistor ist, dessen zweite Drain-Elektrode und zweite Gate-Elektrode gemeinsam mit dem dritten und vierten Ausgangsanschluß verbunden sind und dessen zweite Source-Elektrode mit einer Massespannung verbunden ist.
Hochfrequenzentzerrer mit – einer Wiederherstellschaltung (64a) zum Demultiplexen von Eingangsdaten in eine Mehrzahl von Eingangsdateneinheiten mit einem der Eingangsdatenperiode entsprechenden Zeitunterschied, zum Wiederherstellen verlorengegangener Hochfrequenzkomponenten der mehreren demultiplexten Eingangsdateneinheiten und zum Ausgeben der wiederhergestellten Eingangsdateneinheiten in Abhängigkeit von Wiederherstelltaktsignalen und – einem Multiplexer (64b) zum Multiplexen der wiederhergestellten Eingangsdateneinheiten und zum sequentiellen Ausgeben der multiplexten Eingangsdateneinheiten nacheinander als wiederhergestellte Eingangsdaten in Abhängigkeit von den Wiederherstelltaktsignalen, – wobei die Wiederherstellschaltung folgende Elemente enthält: – einen Demultiplexer (71) zum Demultiplexen der Eingangsdaten in die Mehrzahl von Eingangsdateneinheiten und – eine Mehrzahl von in Abhängigkeit von einem jeweils zugehörigen Wiederherstelltaktsignal arbeitenden Wiederherstellschaltungseinheiten (73a bis 73h) zum Empfangen aktueller Eingangsdateneinheiten einer aktuellen Zeitperiode und vorangegangener Eingangsdateneinheiten einer vorangegangenen Zeitperiode, zum Wiederherstellen der verlorengegangenen Hochfrequenzkomponente der jeweiligen aktuellen Eingangsdateneinheit und zum Ausgeben der wiederhergestellten Eingangsdateneinheiten.
Hochfrequenzentzerrer nach Anspruch 6, weiter dadurch gekennzeichnet, dass die jeweilige Wiederherstellschaltungseinheit eine solche nach einem der Ansprüche 1 bis 5 ist.
Halbleiterbauelement mit – einem Ausgabetaktsignalgenerator (61) zum Empfangen eines ersten Systemtaktsignals und Erzeugen eines Ausgabetaktsignals mit einer Frequenz, die ein ganzzahliges Vielfaches der Frequenz des ersten Systemtaktsignals ist, – einem Ausgangstreiber (62) zum Synchronisieren von Ausgabedaten mit dem Ausgabetaktsignal und zum Ausgeben der synchronisierten Ausgabedaten über einen Eingabe- und Ausgabeanschluß, – einem Wiederherstelltaktsignalgenerator (63) zum Empfangen eines zweiten Systemtaktsignals und zum Erzeugen einer Mehrzahl von Wiederherstelltaktsignalen mit unterschiedlichen Phasen und jeweils einer derjenigen des zweiten Systemtaktsignals entsprechenden Frequenz, – einem Hochfrequenzentzerrer (64) zum Wiederherstellen verlorengegangener Hochfrequenzkomponenten von Eingangsdaten, die über den Eingabe- und Ausgabeanschluß eingegeben werden, in Abhängigkeit von den Wiederherstelltaktsignalen und zum Ausgeben der wiederhergestellten Eingangsdaten und – einem internen Taktsignalgenerator (65) zum Empfangen jeweils eines der mehreren Wiederherstelltaktsignale und zum Erzeugen eines internen Taktsignals mit einer Frequenz, die gleich einem ganzzahligen Vielfachen der Frequenz des empfangenen Wiederherstelltaktsignals ist.
Halbleiterbauelement nach Anspruch 8, weiter dadurch gekennzeichnet, dass der Ausgabetaktsignalgenerator eine Phasenregelkreis(PLL)-Schaltung beinhaltet.
Halbleiterbauelement nach Anspruch 8 oder 9, weiter dadurch gekennzeichnet, dass der Wiederherstelltaktsignalgenerator eine Phasenregelkreis(PLL)-Schaltung beinhaltet.
Halbleiterbauelement nach einem der Ansprüche 8 bis 10, weiter dadurch gekennzeichnet, dass der Hochfrequenzentzerrer ein solcher nach Anspruch 6 oder 7 ist.
Halbleiterbauelement nach Anspruch 11 in Verbindung mit Anspruch 7, weiter dadurch gekennzeichnet, dass der Strom der zweiten Stromquelle der jeweiligen Wiederherstellschaltungseinheit des Hochfrequenzentzerrers gleich dem Produkt des Stroms der ersten Stromquelle multipliziert mit einem Interferenzsignal (x) der vorangegangenen Eingangsdateneinheit ist.