KR100682822B1

KR100682822B1 - 고속 라인 등화기 및 그 방법

Info

Publication number: KR100682822B1
Application number: KR1020050079719A
Authority: KR
Inventors: 홍국태; 임병찬
Original assignee: 엘지전자 주식회사
Priority date: 2005-08-30
Filing date: 2005-08-30
Publication date: 2007-02-15
Also published as: US20070047636A1; US7526043B2

Abstract

본 발명은 고속 라인 등화기에 관한 것으로, 특히 데이터 신호와 동일한 채널 특성을 가지는 클럭신호를 이용하여 1개의 능동 루프를 구성하고 이를 이용하여 다수의 데이터 채널을 이퀄라이징을 수행할 수 있는 고속 라인 등화기 및 그 방법에 관한 것이다. 그 등화기는 하나의 클럭 신호 및 적어도 하나 이상의 데이터 신호를 수신받아 이를 이퀄라이징하기 위한 고속 라인 등화기에 있어서, 소진폭의 상기 클럭 신호를 로직 레벨로 증폭하는 입력 버퍼와, 이득 제어신호에 따라 상기 클럭 신호 및 데이터 신호 각각의 고역 주파수 이득을 제어하고 이퀄라이징하는 복수의 이퀄라이징 필터와, 상기 입력 버퍼의 출력신호와 상기 이퀄라이징 필터로부터 출력되는 클럭신호의 고역 주파수 성분의 이득차를 계산하고 이를 상기 이득 제어신호로 출력하는 능동루프를 포함하는 것을 특징으로 한다. 본 발명에 의하면, 상대적으로 부호간 간섭이 없고 특정 주파수 범위를 가지면서도 데이터 신호와 동일한 채널 특성을 가지는 클럭신호를 이용하여 1개의 능동 루프를 구성하고 이를 이용하여 다수의 데이터 채널을 이퀄라이징을 수행함으로써, 회로 면적 및 소비 전력을 대폭 줄일 수 있다. 또한, 안정적인 클럭신호만을 이용하여 능동 루프를 구성함으로써, 안정적인 동작을 가능하다.

equalizer, active loop, 능동루프,이퀄라이징필터

Description

고속 라인 등화기 및 그 방법{High Speed Line Equalizer}

도 1a 및 도1b는 채널상에서의 전송 특성을 설명하기 위한 도면이다.

도 2는 일반적인 프리엠퍼시스 방식의 등화기의 개략적인 구성도이다.

도 3은 종래의 능동형 방식의 고속 라인 등화기의 개략적인 구성도이다.

도 4는 본 발명에 따른 고속 라인 등화기의 개념을 설명하기 위한 구성 예시도이다.

도 5는 도 4에 도시된 능동 루프의 상세 구성 블록도이다.

도 6은 도 4에 도시된 이퀄라이징 필터의 상세 구성 블록도이다.

도 7a 내지 도 7c는 도 6에 도시된 이퀄라이징 필터의 상세 회로도이다.

도 8a 내지 도 8b는 데이터 신호에 대한 도 4에 도시된 이퀄라이징 필터의 동작 전후의 아이패턴을 도시한 것이다.

도 8c 및 8d는 클럭신호에 대한 도 4에 도시된 이퀄라이징 필터의 동작 전후의 파형도를 도시한 것이다.

도 8e 및 도 8f는 도 5에 도시된 에러 증폭기의 입출력 신호의 파형도이다.

<도면의 주요 부분에 대한 부호의 설명>

10, 41~44: 이퀄라이징 필터 20,50: 능동 루프

45: 입력 버퍼 21,26: 저역 통과 필터

22,27,52,53: 고역 통과 필터

61~63,65: 증폭기 23,24,28,29,54,55: 정류기

본 발명은 하나의 클럭 채널과 다수의 데이터 채널의 수신 신호를 이퀄라이징하기 위한 고속 라인 등화기에 관한 것으로, 특히 데이터 신호와 동일한 채널 특성을 가지는 클럭신호를 이용하여 1개의 능동 루프를 구성하고 이를 이용하여 다수의 데이터 채널의 이퀄라이징을 수행할 수 있는 고속 라인 등화기 및 그 방법에 관한 것이다.

최근 보드와 보드간 또는 시스템과 시스템간 데이터 통신에 있어서, 고속화통신에 대한 요구가 크게 증가 되면서 이를 위한 다양한 고속 송수신 회로가 연구 및 개발이 진행되고 있다. 특히, 연결 매체로서의 케이블 또는 인쇄회로기판 트레이스(PCB Trace) 등 채널상의 주파수 특성에 의해 전송 속도 또는 전송 길이가 제한되는 문제점이 있다.

일반적인 채널의 특성을 보면, 이러한 제한 요인은 표피 효과(skin effect)에 의해 주파수의 제곱근에 비례하여 증가한다. 송신기로부터 전송되는 데이터의 주파수 스펙트럼은 넓은 주파수 범위 내에서 존재하므로, 수신기의 입력 신호는 표피 효과에 의해 신호의 순결도(signal integrity)가 떨어지는 문제가 발생한다.

도 1a는 표피 효과에 의한 채널상의 신호 파형도를 도시한 것으로, 고역 주파수 성분은 저역 주파수 성분보다 낮은 진폭을 가짐을 보여준다. 이러한 부호간 간섭(inter-symbol interference) 현상은 수신기 입력 신호에 진폭 잡음 및 타이밍 잡음으로 나타내게 되고 도면 1b에 도시된 바와 같이, 수신 입력 신호의 아이 패턴(eye pattern)은 닫히게 되어 수신기에서 올바른 신호를 복원할 수 없게 된다. 이러한 현상은 채널의 길이가 길수록 또한 데이터 전송율이 높아질 수록 더 심하게 나타난다.

이러한 부호간 간섭 현상을 극복하기 위하여 고역 주파수 성분의 신호가 상대적으로 낮은 진폭을 가지는 점을 고려하여 고역 성분만을 증폭하는 프리엠퍼시스(pre-emphasis) 방식과 주파수 대역에 따른 신호 이득을 조절하여 모든 주파수 대역에서 균일한 진폭을 갖도록 하는 능동형 방식의 등화기가 있다.

도 2는 일반적인 프리엠퍼시스 방식의 등화기의 개략적인 구성도를 도시한 것으로, 수신기의 입력 신호(x[t])에 대하여 고역 주파수 성분을 증폭하는 고역 통과 필터(HPF)와 저역 주파수 성분을 증폭하는 저역 통과 필터(LPF) 및 두 필터의 출력을 일정 이득으로 증폭하는 증폭기(1)로 구성된다. 이때, 고역 통과 필터(HPF)의 증폭율을 상대적으로 높게 하여 최종 출력 신호의 주파수 대역에 따른 진폭을 균일하게 갖도록 한다.

도 3은 종래의 능동형 방식의 고속 라인 등화기의 구성을 도시한 것으로, 이득 제어신호에 따라 등화 기능을 수행하는 이퀄라이저 필터(10)와 필터(10)의 출력 신호의 고역 및 저역 주파수 성분의 진폭을 계산하고 이를 필터(10) 제어를 위한 이득 제어신호를 각각 발생하는 능동 루프(20)로 구성된다.

그 상세 구성을 살펴보면, 먼저, 이퀄라이징 필터(10)는 입력 신호(in)의 고역 주파수 성분만을 통과 시키는 고역 통과 필터(HP)(11), 필터(11)의 출력신호에 대하여 고역 이득 제어신호(β)에 따라 고역 주파수 성분 신호의 이득을 조절하는 증폭기(12), 입력 신호(in)의 전대역 주파수 성분에 대하여 저역 이득 제어신호(α)에 따라 이득을 조절하는 증폭기(13)으로 구성된다.

또한, 능동 루프(20)는 필터(10)의 출력 즉, A 노드 신호를 일정 이득율로 증폭하는 증폭기(25)와, A, B 노드 각각의 저역 주파수 성분을 분리하기 위한 저역 통과 필터(21,26)), A 및 B 노드의 고역 주파수 성분을 분리하기 위한 고역 통과 필터(22,27), 각 필터(21,22,26,27)의 출력신호의 파워를 계산하고 정류 동작을 수행하는 정류기(23,24,28,29), 저역 및 고역 주파수 성분의 입력 신호들을 각각 그 오차를 증폭하는 오차 증폭기(31,32)로 구성된다.

상기 구성에 따른 종래의 고속 라인 등화기는 증폭기(25)에 의해 자가 이득 조정 방식에 해당하므로 증폭기(25)에서는 저역 주파수 이득이 충분하나 이퀄라이징 필터(10)에 있어서는 저역 주파수 이득이 충분하지 않다. 따라서, 이러한 상태에서 고역 주파수 이득만을 제어하게 되면 능동 루프(20)에서의 고역 주파수 이득은 엉뚱한 값으로 수렴할 가능성이 있다. 따라서, 도 3에 도시된 바와 같이, 증폭기(13), 저역통과 필터(21,26), 정류기(23,28) 및 오차 증폭기(31)로 구성된 저역 주파수 루프를 반드시 필요로 한다는 문제점이 있다.

또한, 고역 및 저역 주파수 대역 루프가 동시에 존재하게 되므로 두 루프간 에 충돌(struggling)이 일어날 소지가 있다. 따라서, 고역 또는 저역 주파수 루프 둘 중 어느 하나가 정상적인 동작이 일어나지 않을 가능성이 있다.

또한, 능동 루프(20)에 있어서, 증폭기(25)에 의한 자가 이득 조절 방식 구조이므로, 능동 루프(20)는 입력 신호에 따라 반응해야 하므로 광대역의 주파수 범위를 모두 감당해야 하므로, 실제 구현시 회로가 복잡해지는 문제점이 있었다. 특히, 다수 채널인 경우에는 매 입력 채널마다 별도의 이퀄라이징 필터(10) 및 능동 루프(20)가 필요하게 되므로 회로 면적 및 소비 전력을 증가시킨다는 문제점 있었다.

상술한 종래의 문제점을 해결하기 위한 본 발명의 목적은 상대적으로 부호간 간섭이 없고 특정 주파수 범위를 가지면서도 데이터 신호와 동일한 채널 특성을 가지는 클럭신호를 이용하여 1개의 능동 루프를 구성하고 이를 이용하여 다수의 데이터 채널을 이퀄라이징을 수행함으로써, 안정된 동작이 가능하면서도 회로 면적 및 소비 전력을 대폭 줄일 수 있는 고속 라인 등화기 및 그 방법을 제공하는 데 있다.

상술한 본 발명의 목적을 달성하기 위한 본 발명에 따른 고속 라인 등화기의 특징은 하나의 클럭 신호 및 적어도 하나 이상의 데이터 신호를 수신받아 이를 이퀄라이징하기 위한 고속 라인 등화기에 있어서, 소진폭의 상기 클럭 신호를 로직 레벨로 증폭하는 입력 버퍼; 이득 제어신호에 따라 상기 클럭 신호 및 데이터 신호 각각의 고역 주파수 이득을 제어하고 이퀄라이징하는 복수의 이퀄라이징 필터; 및 상기 입력 버퍼의 출력신호와 상기 이퀄라이징 필터로부터 출력되는 클럭신호의 고역 주파수 성분의 이득차를 계산하고 이를 상기 이득 제어신호로 출력하는 능동루프를 포함하는 데 있다.

또한, 본 발명에 따른 고속 라인 등화기의 부가적인 특징은 상기 이퀄라이징 필터는 입력되는 신호에 대하여 고역 주파수 성분의 이득을 증폭하는 제1증폭기; 상기 제1증폭기의 출력신호를 소정 이득율로 증폭하는 제2증폭기; 및 상기 제2증폭기의 출력신호를 상기 이득 제어신호에 따라 고역 주파수 이득을 제어하는 이득 제어기를 포함하는 데 있다.

또한, 본 발명에 따른 고속 라인 등화기의 부가적인 다른 특징은 상기 제1증폭기는 그 일측이 공통 접속된 제1 및 제2저항; 그 주전류 경로의 일측이 상기 제1 및 제2저항의 타측에 각각 연결되어 차동 증폭을 위한 제1 및 제2트랜지스터; 상기 제1 및 제2트랜지스터의 주전류 경로의 타측에 양단이 연결되어 고역 통과 필터링하는 고역 통과 필터; 및 그 주전류 경로의 일측이 상기 고역 통과 필터의 양단에 각각 연결되며, 고정 부하을 위한 제3 및 제4트랜지스터를 포함하는 데 있다.

또한, 본 발명에 따른 고속 라인 등화기의 부가적인 또 다른 특징은 상기 제2증폭기는 그 일측이 공통 접속된 제3 및 제4저항; 그 주전류 경로의 일측이 상기 제3 및 제4저항의 타측에 각각 연결되고 그 주전류 경로의 타측이 공통 접속되는 제5 및 제6트랜지스터; 및 그 주전류 경로의 일측이 상기 제5 및 제6트랜지스터의 주전류 경로의 타측과 연결되는 제7트랜지스터를 포함하는 데 있다.

또한, 본 발명에 따른 고속 라인 등화기의 부가적인 또 다른 특징은 상기 이득 제어기는 그 일측이 공통 접속된 제5 및 제6저항; 그 주전류 경로의 일측이 상기 제5 및 제6저항의 타측과 각각 연결되고 그 주전류 경로의 타측이 공통 접속되는 차동 증폭을 위한 제8 및 제9트랜지스터; 그 주전류 경로의 일측이 상기 제8 및 제9트랜지스터의 주전류 경로의 타측과 연결되는 제10트랜지스터; 및 그 주전류 경로의 일측이 상기 제8 및 제9트랜지스터의 주전류 경로의 타측과 연결되고 그 신호 입력 경로에 상기 이득 제어신호를 입력받는 제11트랜지스터를 포함하는 데 있다.

또한, 본 발명에 따른 고속 라인 등화기의 부가적인 또 다른 특징은 상기 능동 루프는 상기 입력 버퍼의 출력신호와 상기 제1이퀄라이징 필터의 출력신호의 고역 주파수 성분을 각각 분리하는 제1 및 제2 고역 통과 필터; 상기 제1 및 제2 고역 통과 필터의 출력 신호의 각각 정류하는 제1 및 제2정류기; 및 상기 제1 및 제2정류기의 출력신호의 이득차를 증폭하고 이를 상기 이득 제어신호로서 출력하는 에러 증폭기를 포함하는 데 있다.

상술한 본 발명의 목적을 달성하기 위한 본 발명에 따른 고속 라인 등화 방법의 특징은 하나의 클럭 신호 및 적어도 하나 이상의 데이터 신호를 수신받아 이를 이퀄라이징하기 위한 고속 라인 등화 방법에 있어서, 이득 제어신호에 따라 상기 클럭신호 및 데이터 신호의 고역 주파수 이득을 각각 제어하고 이퀄라이징하는 제1단계; 및 상기 클럭신호와 상기 제1단계로부터 이퀄라이징된 클럭신호의 고역 주파수 성분의 이득차를 계산하고 이를 증폭하여 상기 이득 제어신호로서 출력하는 제2단계를 포함하는 데에 있다.

이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세히 설명하고자 한다.

도 4는 본 발명에 따른 고속 라인 등화기의 개념을 설명하기 위한 구성 예시도로서, 3개의 데이터 채널 및 1개의 클럭 채널을 가지는 등화기를 나타낸 것이다.

그 구성을 살펴보면 본 발명에 따른 고속 라인 등화기는 3개의 데이터 채널신호(INA,INB,INC)를 각각 필터링 하기 위한 이퀄라이징 필터(41,42,43), 1개의 클럭 채널신호(INCLK)를 필터링 하기 위한 이퀄라이징 필터(44), 소진폭의 클럭 채널신호(INCLK)를 로직 레벨의 클럭 신호로 변환하는 수신 버퍼(45), 버퍼링된 클럭 신호(ICK)와 필터링된 클럭 신호(ECK)의 고역 주파수 성분만의 이득 차를 계산하고 이를 증폭하여 이를 각 필터(41~44)의 고역 주파수 성분의 이득 제어 신호(VCTRL)로서 발생하는 능동 루프(50)로 구성된다.

상기 구성에 따른 동작을 살펴보면, 본 발명에 따른 고속 라인 등화기는 종래의 고속 라인 등화기가 각 채널별 개별 이퀄라이징하는 방식이 아니라 클럭 채널 신호(INCLK)를 이용한 공통 이퀄라이징 방식에 채용한다. 클럭 채널 신호(INCLK)가 입력 채널 신호(INA,INB,INC)에 비해 부호간 간섭이 발생하지 않으며, 또한 지터(jitter) 성분이 작고 아이 패턴(eye pattern)이 열어 있는 특성을 이용한다. 즉, 능동 루프(50)는 버퍼(45)을 통해 로직 레벨로 변환된 클럭신호(ICK)와 이상적인 클럭 신호라 할 수 있는 이퀄라이징 필터(44)를 통해 이퀄라이징된 클럭신호(ECK) 의 이득 차를 계산하고 증폭하여 이를 고역주파수 이득을 제어하기 위한 제어신호(VCTRL)로서 발생한다. 이때, 이퀄라이징 필터(41~44)는 입력 채널 신호(INA,INB,INC) 및 클럭 신호(INCLK)에 각각에 대하여 이득 제어 신호(VCTRL)에 따라 고역 주파수 성분의 이득을 제어하게 된다. 이와 같은 구성에 따라 별도의 저역 주파수 루프를 필요로 하지 않는다.

도 5는 도 4에 도시된 능동 루프(50)를 좀 더 상세히 설명하기 위한 구성 블록도를 도시한 것으로, 로직 레벨의 클럭신호(ICK)를 전압 진폭을 갖는 신호로 변환하는 증폭기(51), 고역 주파수 성분만을 분리하는 고역 통과 필터(52,53), 그리고 그 파워를 계산하기 위하여 입력 신호를 정류하는 정류기(54,55) 및 정류기(54,55)의 두 출력 신호의 이득차를 증폭하는 에러 증폭기(56)으로 구성된다.

그 동작을 살펴보면, 증폭기(51)는 공통 소스 차동 증폭기(source-coupled differential amplifier)로 구성되며, 도 4에 도시된 버퍼(45)를 통한 로직 레벨의 클럭신호(ICK)는 거친 신호로 이를 전압 진폭을 갖는 신호(ICK_VL)로 변환한다. 전압 진폭 클럭신호(ICK_VL)와 도 4에 도시된 이퀄라이징 필터(44)를 통해 이퀄라이징된 클럭신호(ECK)는 각각 고역 통과 필터(52,53)을 통해 고역 주파수 성분만을 분리되고 정류기(54,55)를 통해 그 파워를 계산하게 된다. 이어서, 에러 증폭기(56)을 통해 두 입력 신호의 이득차를 증폭하여 최종 이득 제어신호(VCTRL)로서 출력하게 된다.

만약, 전압 진폭 클럭신호(ICK_VL)의 고역 주파수 성분의 이득이 작아지면 이퀄라이징된 클럭신호(ECK)의 고역 주파수 성분의 이득과의 차가 크게 되므로 이 득 제어신호(VCTRL)의 전압 레벨이 높아진다. 따라서, 이퀄라이징 필터(41~44)는 이득 제어신호(VCTRL)가 높아짐에 따라 고역 주파수 성분 이득을 높게 조절하게 된다. 반대로 전압 진폭 클럭신호(ICK_VL)의 고역 주파수 성분의 이득이 높아지면 이득 제어신호(VCTRL)의 전압 레벨이 낮아지므로 반대로 이퀄라이징 필터(41~44)는 고역 주파수 성분의 이득을 낮추게 되는 부궤환 루프의 동작을 수행하게 된다.

이와 같은 구성에 따라 능동 루프(50)는 고역 주파수 성분 신호만을 이용하여 이득 제어신호(VCTRL)을 생성하므로 저역 주파수 이득을 제어할 필요가 없으므로 종래의 등화기보다 회로가 간단하고 구현이 용이하다. 또한, 이퀄라이징 필터(44)를 통해 고역 주파수 성분의 이득이 이미 조절된 이상적인 파형이라 할 수 있는 클럭신호(ECK)와 입력되는 클럭신호(ICK_VL)을 비교하게 되므로 수렴 속도가 빠르고 또한 안정적인 동작을 수행한다. 또한, 클럭 신호만을 이용하여 이득 제어신호를 발생하므로 모든 데이터 채널에 별도의 능동 루프를 적용하는 종래의 등화기에 비하여 특히, 다채널의 경우에는 회로 면적이 대폭 줄어들게 된다.

도 6은 도 4에 도시된 이퀄라이징 필터(41,42,43)의 상세 구성 블록도를 도시한 것으로, 차동 입력 신호(INP,INM)에 대하여 고역 주파수 이득을 소정 이득율로 증폭하는 고역 증폭기(61)와, 고역 주파수 이득을 유지시키며 또한 직류 이득을 충분히 부스팅(boosting) 시키기 위한 광대역 특성을 가지는 직렬 연결되는 동일 구성의 2개의 증폭기(62,63) 및 이득 제어신호(VCTRL)에 따라 입력 신호의 이득을 제어하는 이득 제어기(64)로 구성된다. 이때, 이득 제어기(64)는 이득 제어신호(VCTRL)에 따라 이득 제어하는 증폭기(65)와, 증폭기(65)의 차동 입출력 단자 사이 에 각각 커플링되어 고역 주파수 성분을 부스팅하기 위한 제1 및 제2커패시터(C1,C2)로 구성된다.

도 7a는 도 6에 도시된 고역 증폭기(61)에 대한 상세 회로도를 도시한 것이다.

도 7a에 도시된 고역 증폭기(61)은 전원 전압 단자(VDD)에 그 일측이 각각 연결되는 제1 및 제2저항(R1,R2), 그 드레인측이 각각 제1 및 제2저항의 타측에 각각 연결되고, 차동 입력 단자(INP1,INM1)을 각각 게이트 입력으로 하여 차동 증폭을 위한 제1 및 제2엔모스(M1,M2), 제1 및 제2엔모스(M1,M2)의 소오스측에 연결되어 고역 통과 필터링하기 위한 제3저항(R3) 및 제3커패시터(C3)로 구성되는 고역 통과 필터(66) 및 고정 전압(Vn1,Vn2)를 각각 게이트 전압으로 하여 고정 부하로서 동작하는 제3 및 제4엔모스(M3,M4)로 구성된다. 이때, 도면 부호 OUTM1, OUTP1은 차동 출력 단자를 나타낸 것이다.

도 7b는 도 6에 도시된 증폭기(62,63)의 상세 회로도를 도시한 것으로, 전원 전압 단자(VDD)와 그 일측이 각각 연결되는 제3 및 제4저항(R3,R4)와, 그 드레인측이 각각 제3 및 제4저항(R3,R4)의 타측에 각각 연결되고 차동 입력(INP2,INM2)를 각각 게이트 입력으로 하고 그 소스측이 공통 연결되는 제5 및 제6엔모스(M5,M6), 그 드레인측이 제5 및 제6엔모스(M5,M6)의 소스측에 연결되고 고정 전압(Vn3)을 게이트 입력으로 하는 제7엔모스(M7)로 구성된다. 이때, 도면 부호 OUTM2, OUTP2는 각각 차동 출력 단자를 나타낸 것이다.

도 7c는 도 6에 도시된 증폭기(65)의 상세 회로도를 도시한 것으로, 전원 전 압 단자(VDD)와 그 일측이 각각 연결되는 제5 및 제6저항(R5,R6), 그 드레인측이 제5 및 제6저항(R5,R6)의 타측에 각각 연결되고 차동 입력(INP3,INM3)을 각각 게이트 입력으로 하고 그 소스측이 공통 연결되는 차동 증폭을 위한 제8 및 제9엔모스(M8,M9), 그 드레인측이 제8 및 제9엔모스(M8,M9)의 공통 소스측과 연결되고 고정 전압(Vn3)을 게이트 입력으로 하는 고정 부하로서 동작하는 제10엔모스(M10), 그리고 그 드레인측이 제8 및 제9엔모스(M8,M9)의 공통 소스측과 연결되고 도 4에 도시된 능동 루프(50)에서 발생되는 이득 제어신호(VCTRL)를 게이트 입력으로 하여 가변 부하로서 동작하는 제11엔모스(M11)로 구성된다. 이때, 도면 부호 OUTM3, OUTP3은 차동 출력 단자를 나타낸 것이다.

상기 구성에 따른 이퀄라이징 필터(41~44)의 동작을 살펴보면 다음과 같다.

먼저, 고역 증폭기(61)은 차동 입력(INP1,INM1)을 입력받아서, 고역 필터(66)를 구성하는 제3저항(R3) 및 커패시터(C3)의 계수에 의해 결정되는 고역 주파수 성분에 대하여 소정 이득율로 증폭하는 역할을 수행한다. 즉, 고역 증폭기(61)는 채널을 통과한 신호의 특성상 고역 주파수 성분의 진폭이 저역 주파수 성분에 비해 낮아지는 특성을 고려하여 고역 주파수 이득을 소정 증폭율로 증폭함으로써, 후단의 이득 제어기(64)의 증폭 부담을 덜어주는 역할을 수행한다.

이어서, 증폭기(62,63)은 일반적인 공통 소스 차동 증폭기로서, 고역 증폭기(61)의 출력신호에 대하여 광대역 주파수 성분 전체에 대하여 소정 이득율로 증폭하게 되며, 이러한 동작을 통해 채널상에서 발생할 수 있는 저역 주파수 성분의 진폭 손실을 충분히 보상할 수 있다.

이어서, 이득 제어기(64)의 증폭기(65)는 이득 제어신호(VCTRL)에 따라 제11엔모스(M11)의 전류량을 제어된다. 즉, 도 8e에 도시된 바와 같이, 수렴 초기에 이득 제어신호(VCTRL)의 전압 레벨이 점차 높아지면 제11엔모스(M11)의 전류량이 증가하게 되고 제1 및 제2커패시터(C1,C2)에 의해 최종 차동 출력(OUTP,OUTM)에 그대로 교류 성분이 전달된다. 따라서, 이득 제어기(64)는 이득 제어신호(VCTRL)에 따라 고역 주파수 이득을 제어하는 동작을 수행하게 된다. 일정한 시간이 지나면 이득 제어신호(VCTRL)는 일정한 전압 레벨로 수렴하게 되므로 이득 제어기(64)는 일정한 고역 주파수 이득을 유지하게 된다.

이상에서 설명한 바와 같이, 이퀄라이징 필터(41~44)는 종래의 필터와 달리 별도의 저역 주파수 이득을 조절하기 위한 저역 주파수 루프를 필요로 하지 않는다. 따라서, 회로가 간단할 뿐만 아니라 고역 및 저역 주파수 루프가 동시에 존재하는 경우에 발생하는 양 루프간의 충돌이 발생하지 않으므로 안정된 동작을 수행할 수 있게 된다.

이하, 첨부된 도 8a 및 도 8f를 참조하여 본 발명에 따른 고속 라인 등화기의 동작을 좀 더 상세히 살펴보면 다음과 같다.

도 8a는 2.5GPS 신호가 14미터의 AWG(American wire gauge) 28 케이블을 통과한 후의 아이 패턴을 나타낸 도면이고, 도 8b는 이퀄라이징 필터(41~44)에 의해 이퀄라이징된 신호의 아이 패턴을 나타낸 도면이다.

이퀄라이징 필터(41~44)에 입력되는 신호(INA~INC, INCLK)는 채널을 통과하면서 앞서 설명한 바와 같이 채널의 표피 효과, 부호간 간섭 등의 다양한 요인으로 인하여 도 8a에 도시된 바와 같이 아이 패턴이 닫히게 되므로 이러한 신호 자체로는 복원이 불가능함을 의미한다. 따라서, 이퀄라이징 필터(41~44)를 통해 이퀄라이징 처리되면 도 8b에 도시된 바와 같이 아이 패턴이 충분히 열려 있어 복원이 가능함을 의미한다.

도 8c 및 도 8d는 각각 이퀄라이징 전후의 ICK 및 ECK 파형을 도시한 것으로, 이퀄라이징 처리를 거치면서 ECK 신호는 이상적인 파형으로 변환됨을 알 수 있다. 또한, 도 8e는 도 5에 도시된 에러 증폭기(56)의 (+), (-) 입력을 나타내는 파형도로서 초기화 과정을 거치면서 ECK 신호의 고역 주파수 이득이 ICK 신호의 고역 주파수 이득값으로 수렴하는 과정을 보여준다. 따라서, 도 8f에 도시된 바와 같이, 에러 증폭기(56)의 이득 제어신호(VCTRL)는 시간이 지나면서 점차 일정 레벨로 수렴됨을 알 수 있다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

이상에서 살펴본 바와 같이, 본 발명에 따른 고속 라인 등화기 및 그 방법은 상대적으로 부호간 간섭이 없고 특정 주파수 범위를 가지면서도 데이터 신호와 동일한 채널 특성을 가지는 클럭신호를 이용하여 1개의 능동 루프를 구성하고 이를 이용하여 다수의 데이터 채널을 이퀄라이징을 수행함으로써, 회로 면적 및 소비 전력을 대폭 줄일 수 있다. 또한, 안정적인 클럭신호만을 이용하여 능동 루프를 구성함으로써, 안정적인 동작을 가능하다.

Claims

하나의 클럭 신호 및 적어도 하나 이상의 데이터 신호를 수신받아 이를 이퀄라이징하기 위한 고속 라인 등화기에 있어서,

소진폭의 상기 클럭 신호를 로직 레벨로 증폭하는 입력 버퍼;

이득 제어신호에 따라 상기 클럭 신호 및 데이터 신호 각각의 고역 주파수 이득을 제어하고 이퀄라이징하는 복수의 이퀄라이징 필터;

상기 입력 버퍼의 출력신호와 상기 이퀄라이징 필터로부터 출력되는 클럭신호의 고역 주파수 성분의 이득차를 계산하고 이를 상기 이득 제어신호로 출력하는 능동루프를 포함하는 것을 특징으로 하는 고속 라인 등화기.
제1항에 있어서,

상기 이퀄라이징 필터는 입력되는 신호에 대하여 고역 주파수 성분의 이득을 증폭하는 제1증폭기;

상기 제1증폭기의 출력신호를 소정 이득율로 증폭하는 제2증폭기; 및

상기 제2증폭기의 출력신호를 상기 이득 제어신호에 따라 고역 주파수 이득을 제어하는 이득 제어기를 포함하는 것을 특징으로 하는 고속 라인 등화기.
제2항에 있어서,

상기 제1증폭기는 그 일측이 공통 접속된 제1 및 제2저항;

그 주전류 경로의 일측이 상기 제1 및 제2저항의 타측에 각각 연결되어 차동 증폭을 위한 제1 및 제2트랜지스터;

상기 제1 및 제2트랜지스터의 주전류 경로의 타측에 각각 연결되어 고역 통과 필터링하는 고역 통과 필터; 및

그 주전류 경로의 일측이 상기 고역 통과 필터의 양단에 각각 연결되며, 고정 부하을 위한 제3 및 제4트랜지스터를 포함하는 것을 특징으로 하는 고속 라인 등화기.
제2항에 있어서,

상기 제2증폭기는 그 일측이 공통 접속된 제3 및 제4저항;

그 주전류 경로의 일측이 상기 제3 및 제4저항의 타측에 각각 연결되고 그 주전류 경로의 타측이 공통 접속되는 제5 및 제6트랜지스터; 및

그 주전류 경로의 일측이 상기 제5 및 제6트랜지스터의 주전류 경로의 타측과 연결되는 제7트랜지스터를 포함하는 것을 특징으로 하는 고속 라인 등화기.
제2항에 있어서,

상기 이득 제어기는 그 일측이 공통 접속된 제5 및 제6저항;

그 주전류 경로의 일측이 상기 제5 및 제6저항의 타측과 각각 연결되고 그 주전류 경로의 타측이 공통 접속되는 차동 증폭을 위한 제8 및 제9트랜지스터;

그 주전류 경로의 일측이 상기 제8 및 제9트랜지스터의 주전류 경로의 타측과 연결되는 제10트랜지스터; 및

그 주전류 경로의 일측이 상기 제8 및 제9트랜지스터의 주전류 경로의 타측과 연결되고 그 신호 입력 경로에 상기 이득 제어신호를 입력받는 제11트랜지스터를 포함하는 것을 특징으로 하는 고속 라인 등화기.
제1항에 있어서, 상기 능동 루프는 상기 입력 버퍼의 출력신호와 상기 제1이퀄라이징 필터의 출력신호의 고역 주파수 성분을 각각 분리하는 제1 및 제2 고역 통과 필터;

상기 제1 및 제2 고역 통과 필터의 출력 신호의 각각 정류하는 제1 및 제2정류기; 및

상기 제1 및 제2정류기의 출력신호의 이득차를 증폭하고 이를 상기 이득 제어신호로서 출력하는 에러 증폭기를 포함하는 것을 특징으로 하는 고속 라인 등화기.
하나의 클럭 신호 및 적어도 하나 이상의 데이터 신호를 수신받아 이를 이퀄라이징하기 위한 고속 라인 등화 방법에 있어서,

이득 제어신호에 따라 상기 클럭신호 및 데이터 신호의 고역 주파수 이득을 각각 제어하고 이퀄라이징하는 제1단계; 및

상기 클럭신호와 상기 제1단계로부터 이퀄라이징된 클럭신호의 고역 주파수 성분의 이득차를 계산하고 이를 증폭하여 상기 이득 제어신호로서 출력하는 제2단계를 포함하는 것을 특징으로 하는 고속 라인 등화 방법.