KR101907644B1 - 적응형 이퀄라이징 회로 - Google Patents

적응형 이퀄라이징 회로 Download PDF

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KR101907644B1
KR101907644B1 KR1020180111624A KR20180111624A KR101907644B1 KR 101907644 B1 KR101907644 B1 KR 101907644B1 KR 1020180111624 A KR1020180111624 A KR 1020180111624A KR 20180111624 A KR20180111624 A KR 20180111624A KR 101907644 B1 KR101907644 B1 KR 101907644B1
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Abstract

적응형 이퀄라이징 회로는 주 증폭기 및 능동형 가변 축전기를 포함하되, 상기 능동형 가변 축전기는 복수의 커패시터 및 부 증폭기를 포함하고, 상기 주 증폭기의 입력단은 상기 복수의 커패시터를 통해 상기 부 증폭기의 출력단과 연결되고, 상기 부 증폭기와 상기 복수의 커패시터는 피드백 구조로 연결된다.

Description

적응형 이퀄라이징 회로{ADAPTIVE EQUALIZING CIRCUIT}
본 발명은 적응형 이퀄라이징 회로에 관한 것이다.
데이터 통신이란 다수의 기기가 통신회선을 통해 서로 접속함으로써, 디지털 형태의 정보로 서로 교신하는 것을 의미한다. 데이터 통신은 데이터의 교신뿐만 아니라, 컴퓨터에 의한 데이터 처리까지 포함하여 확대 정의될 수도 있다. 이러한 데이터 통신은 전송 속도가 점차 높아지고 있는 경향을 나타내고 있다.
그러나 데이터 통신의 경우, 전송 속도가 높아질수록, 통신 인터페이스의 동작 주파수 또한 점점 증가하게 된다. 또한, 높은 주파수 성분일수록 더 높은 손실이 발생하는 주파수 의존 손실(frequency dependent loss)이 발생하게 되며, 통신 채널의 물리적 특성에 의해 송수신 데이터의 고주파 성분 손실이 더욱 가속화 된다. 이는 데이터 심볼 간 간섭(ISI, Inter Symbol Interference)를 발생시킴으로써, 비트오류율(BER, Bit Error Rate)의 증가를 야기시킨다. 이러한 고주파 대역의 손실에 의한 데이터 심볼 간 간섭(ISI) 현상을 해결하기 위해 이퀄라이저(equalizer)가 이용되고 있다.
이러한 이퀄라이저를 이용한 데이터 통신과 관련하여 한국등록특허 제 10-1277782호는 데이터 통신 수신기용 적응형 등화기를 개시하고 있다.
기존의 이퀄라이저는 증폭기를 선형화하기 위해 소스 디제너레이션(source degeneration) RC 회로를 구성하며, 소스 디제너레이션 RC 회로로는 저항과 버랙터(varactor) 또는 MOSFET 커패시터가 이용되었다. 그러나 버랙터 또는 MOSFET 커패시터를 이용하는 경우, 기본 주파수에 폴(pole)과 제로(zero)를 생성하기 위해서는 넓은 면적의 레이아웃이 필요하다는 단점을 가지고 있다. 또한, MOSFET 커패시터의 경우, 게이트 전압 변화에 대해 비선형적인 커패시턴스 특성이 발생된다는 문제점을 가지고 있다.
고주파 대역 이득을 증폭시키는 능동형 가변 축전기에서 MIM 커패시터와 부 증폭기가 피드백으로 연결됨으로써, 밀러 효과(miller effect)에 의한 커패시턴스를 증가시킬 수 있는 적응형 이퀄라이징 회로를 제공하고자 한다. 밀러 효과를 이용한 능동형 커패시터를 사용함으로써, 선형적이면서 레이아웃의 면적 효율을 높일 수 있는 적응형 이퀄라이징 회로를 제공하고자 한다. 능동형 축전기에서의 선형적인 가변 특성을 통해 입력 데이터의 고주파 손실을 보상하도록 하는 적응형 이퀄라이징 회로를 제공하고자 한다. 다만, 본 실시예가 이루고자 하는 기술적 과제는 상기된 바와 같은 기술적 과제들로 한정되지 않으며, 또 다른 기술적 과제들이 존재할 수 있다.
상술한 기술적 과제를 달성하기 위한 수단으로서, 본 발명의 일 실시예는, 주 증폭기 및 능동형 가변 축전기를 포함하되, 상기 능동형 가변 축전기는 복수의 커패시터 및 부 증폭기를 포함하고, 상기 주 증폭기의 입력단은 상기 복수의 커패시터를 통해 상기 부 증폭기의 출력단과 연결되고, 상기 부 증폭기와 상기 복수의 커패시터는 피드백 구조로 연결되는 것인 적응형 이퀄라이징 회로를 제공할 수 있다.
일 실시예에 따르면, 상기 복수의 커패시터는 MIM(metal-insulator-metal) 커패시터를 포함하는 것인 적응형 이퀄라이징 회로를 제공할 수 있다.
일 실시예에 따르면, 상기 주 증폭기의 제 1 입력단은 상기 부 증폭기의 제 1 입력단 및 제 1 MIM 커패시터와 연결되고, 상기 주 증폭기의 제 2 입력단은 상기 부 증폭기의 제 2 입력단 및 제 2 MIM 커패시터와 연결되는 것인 적응형 이퀄라이징 회로를 제공할 수 있다.
일 실시예에 따르면, 상기 제 1 MIM 커패시터는 상기 부 증폭기의 제 1 입력단 및 제 2 출력단을 연결하고, 상기 제 2 MIM 커패시터는 상기 부 증폭기의 제 2 입력단 및 제 1 출력단을 연결하는 것인 적응형 이퀄라이징 회로를 제공할 수 있다.
일 실시예에 따르면, 상기 주 증폭기는 복수의 모스펫(MOSFET)을 포함하고, 상기 복수의 모스펫 중 상기 주 증폭기의 제 1 입력단에 해당하는 제 1 모스펫의 소스(Source)단은 상기 제 1 MIM 커패시터의 일방측과 연결되고, 상기 복수의 모스펫 중 상기 주 증폭기의 제 2 입력단에 해당하는 제 2 모스펫의 소스(Source)단은 상기 제 2 MIM 커패시터의 일방측과 연결되는 것인 적응형 이퀄라이징 회로를 제공할 수 있다.
상술한 과제 해결 수단은 단지 예시적인 것으로서, 본 발명을 제한하려는 의도로 해석되지 않아야 한다. 상술한 예시적인 실시예 외에도, 도면 및 발명의 상세한 설명에 기재된 추가적인 실시예가 존재할 수 있다.
전술한 본 발명의 과제 해결 수단 중 어느 하나에 의하면, 고주파 대역 이득을 증폭시키는 능동형 가변 축전기에서 MIM 커패시터와 부 증폭기가 피드백으로 연결됨으로써, 밀러 효과(miller effect)에 의한 커패시턴스를 증가시킬 수 있는 적응형 이퀄라이징 회로를 제공할 수 있다. 밀러 효과를 이용한 능동형 커패시터를 사용함으로써, 선형적이면서 레이아웃의 면적 효율을 높일 수 있는 적응형 이퀄라이징 회로를 제공할 수 있다. 능동형 축전기에서의 선형적인 가변 특성을 통해 입력 데이터의 고주파 손실을 보상하도록 하는 적응형 이퀄라이징 회로를 제공할 수 있다.
도 1은 본 발명의 일 실시예에 따른 이퀄라이저의 전체 구조를 도시한 구성도이다.
도 2는 본 발명의 일 실시예에 따른 적응형 이퀄라이징 회로를 도시한 예시적인 도면이다.
도 3은 본 발명의 일 실시예에 따른 적응형 이퀄라이징 회로에서 소신호 모델의 등가회로를 도시한 예시적인 도면이다.
도 4는 본 발명의 일 실시예에 따른 2단 부 증폭기의 전압 이득 시뮬레이션 결과를 도시한 예시적인 도면이다.
도 5는 본 발명의 일 실시예에 따른 이퀄라이저의 주파수 응답을 도시한 예시적인 도면이다.
아래에서는 첨부한 도면을 참조하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 본 발명의 실시예를 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미하며, 하나 또는 그 이상의 다른 특징이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 명세서에 있어서 '부(部)'란, 하드웨어에 의해 실현되는 유닛(unit), 소프트웨어에 의해 실현되는 유닛, 양방을 이용하여 실현되는 유닛을 포함한다. 또한, 1 개의 유닛이 2 개 이상의 하드웨어를 이용하여 실현되어도 되고, 2 개 이상의 유닛이 1 개의 하드웨어에 의해 실현되어도 된다.
본 명세서에 있어서 단말 또는 디바이스가 수행하는 것으로 기술된 동작이나 기능 중 일부는 해당 단말 또는 디바이스와 연결된 서버에서 대신 수행될 수도 있다. 이와 마찬가지로, 서버가 수행하는 것으로 기술된 동작이나 기능 중 일부도 해당 서버와 연결된 단말 또는 디바이스에서 수행될 수도 있다.
이하 첨부된 도면을 참고하여 본 발명의 일 실시예를 상세히 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 이퀄라이저의 전체 구조를 도시한 구성도이다. 도 1을 참조하면, 이퀄라이저(1)는 적응형 이퀄라이징 회로(110), 슬라이서(slicer, 120), 고주파대역 통과 필터(HPF, 130), 저주파대역 통과 필터(LPF, 140), 정류기(rectifier, 150) 및 ADC(160)를 포함할 수 있다.
적응형 이퀄라이징 회로(110)는 외부 채널과 연결되고, 채널을 통해 데이터(100)를 수신할 수 있다. 적응형 이퀄라이징 회로(110)의 출력은 슬라이서(slicer, 120)와 연결될 수 있다.
슬라이서(slicer, 120)의 입력은 고주파대역 통과 필터(HPF, 130)와 연결되고, 출력은 저주파대역 통과 필터(LPF, 140)와 연결될 수 있다.
고주파대역 통과 필터(HPF, 130) 및 저주파대역 통과 필터(LPF, 140)는 채널을 통해 수신된 데이터(100)를 입력받을 수 있다. 이 때, 수신한 데이터의 고주파 손실 부분은 고주파대역 통과 필터(HPF, 130)를 통해, 저주파 손실 부분은 저주파대역 통과 필터(LPF, 140)를 통해 적응형 이퀄라이징 회로(110) 및 슬라이서(120)로 피드백됨으로써, 각 회로에서 필터 값을 이용하여 손실을 능동적으로 보상할 수 있다. 예를 들어, 고주파대역 성분의 평균치를 나타내는 코드(C_HIGH, 170)는 적응형 이퀄라이징 회로(110)로 피드백 입력되어 고주파 손실 부분을 보상하는데 이용될 수 있다. 또한, 저주파대역 성분의 평균치를 나타내는 코드(C_LOW, 180)는 슬라이서(slicer, 120)로 입력되어 슬라이서(slicer, 120)의 출력 신호의 크기를 조정하는데 이용됨으로써, 조정된 데이터(190)를 출력할 수 있다.
정류기(rectifier, 150) 및 VI 컨버터(converter, 미도시)는 필터링된 신호의 파워 스펙트럼을 비교하여 손실 보상 전압을 생성할 수 있다.
ADC(160)는 정류기(rectifier, 150)에서 생성된 손실 보상 전압을 디지털 코드로 변환할 수 있다.
본 발명에서는 능동형 가변 축전기를 이용한 적응형 이퀄라이징 회로(110)를 제안한다. 적응형 이퀄라이징 회로(110)는 주 증폭기와 소스 디제너레이션(source degeneration) RC 필터(2)로 구성된다. 본 발명에서 제안하는 소스 디제너레이션 RC 필터(2)는 능동형 가변 축전기로 구현함으로써, 레이아웃 면적 효율을 높이고, 선형적인 손실 보상 영역을 확보할 수 있다는 장점을 갖는다. 또한, 본 발명에서 제안하는 능동형 가변 축전기는 밀러 효과(miller effect)에 의한 임피던스의 증가 효과를 이용함으로써, 증폭기 이득 조정을 통해 커패시턴스의 가변성을 가질 수 있다는 장점을 갖는다.
이를 통해, 적응형 이퀄라이징 회로(110)는 능동형 가변 축전기의 선형적인 가변 특성을 통해 입력 데이터의 고주파 손실을 보상할 수 있게 된다.
도 2는 본 발명의 일 실시예에 따른 적응형 이퀄라이징 회로를 도시한 예시적인 도면이다. 도 2를 참조하면, 적응형 이퀄라이징 회로는 주 증폭기(200) 및 능동형 가변 축전기(250)를 포함할 수 있다.
능동형 가변 축전기(250)는 부 증폭기(260) 및 복수의 커패시터(211 및 221)를 포함할 수 있다. 능동형 가변 축전기(250)는 부 증폭기(260) 및 복수의 커패시터(211 및 221)를 이용하여 고주파 대역의 이득을 증폭시킬 수 있다. 여기서, 부 증폭기(260)와 복수의 커패시터(211 및 221)는 피드백 구조로 연결되는 것일 수 있다.
복수의 커패시터(211 및 221)는 MIM(metal-insulator-metal) 커패시터를 포함할 수 있다. 예를 들어, 제 1 MIM 커패시터(211)는 부 증폭기의 제 1 입력단(231) 및 제 2 출력단(234)을 연결할 수 있다. 다른 예를 들어, 제 2 MIM 커패시터(221)는 부 증폭기의 제 2 입력단(232) 및 제 1 출력단(233)을 연결할 수 있다.
주 증폭기(200)의 입력단(210, 215)은 복수의 커패시터(211 및 221)를 통해 부 증폭기의 출력단(233, 234)과 연결될 수 있다. 예를 들어, 주 증폭기(200)의 제 1 입력단(210)은 부 증폭기의 제 1 입력단(231) 및 제 1 MIM 커패시터(211)와 연결될 수 있다. 다른 예를 들어, 주 증폭기의 제 2 입력단(215)은 부 증폭기의 제 2 입력단(232) 및 제 2 MIM 커패시터(221)와 연결될 수 있다.
주 증폭기(200)는 복수의 모스펫(MOSFET, 220, 221, 222, 223)을 포함할 수 있다. 예를 들어, 복수의 모스펫(220, 221, 222, 223) 중 주 증폭기(200)의 제 1 입력단에 해당하는 제 1 모스펫의 소스(source, 210) 단은 제 1 MIM 커패시터(211)의 일방측과 연결될 수 있다. 또한, 복수의 모스펫 중 주 증폭기(200)의 제 2 입력단에 해당하는 제 2 모스펫의 소스(source, 215) 단은 제 2 MIM 커패시터(221)의 일방측과 연결될 수 있다.
부 증폭기(260)와 복수의 커패시터(211 및 221)가 피드백 구조로 연결됨으로써, 밀러 효과(miller effect)에 의한 커패시턴스 증가 효과를 얻을 수 있다. 임피던스의 증가 효과로 인해 실제로 얻을 수 있는 커패시턴스 값(Ceff)의 값은 수학식 1로 정의될 수 있다.
Figure 112018092956431-pat00001
수학식 1에서 G는 부 증폭기(260)의 이득을 의미할 수 있다. 여기서, 부 증폭기(260)의 이득(G)은 입/출력 간의 180도 위상 차를 의미할 수 있다.
도 3은 본 발명의 일 실시예에 따른 적응형 이퀄라이징 회로에서 소신호 모델의 등가회로를 도시한 예시적인 도면이다. 도 3을 참조하면, 능동형 가변 축전기의 전체 회로는 양(+)/(-)음 방향의 회로가 서로 같은 차동증폭기 구조로 구성됨으로써, 회로 구조의 절반만을 모델링하여 사용할 수 있다.
이하에서는, 능동형 가변 축전기의 전체 회로 중 양(+)방향의 부분 회로의 소신호 모델을 이용하여 설명하도록 한다.
개방루프이득의 도출을 위해 Cs가 없다고 가정하는 경우, Vout(310)/Vin(300) 또는 Voutb/Vinb을 도출하는 식은 수학식 2로 정의될 수 있다.
Figure 112018092956431-pat00002
수학식 2를 참조하면, Rar1(330)과 Rar2(360)는 저항 어레이(resistor array)의 저항값을 나타내고, Co1(340)과 Co2(370)는 기생(parasitic) 성분을 포함하는 부하 커패시턴스(load capacitance)를 나타낸다.
부 증폭기의 경우, 좌우 양단의 구조가 일치하므로, gm6(320)= gm7, gm14(350)= gm13일 수 있다.
수학식 2를 이용하여 부 증폭기의 180도 위상차를 갖는 이득(
Figure 112018092956431-pat00003
)을 도출하는 식은 수학식 3으로 정의될 수 있다.
Figure 112018092956431-pat00004
수학식 3을 전개하여 Vin과 Vinb의 위상차를 고려한 이득은 수학식 4로 정의될 수 있다.
Figure 112018092956431-pat00005
수힉식 4는 수학식 3을 전개한 식이다. 수학식 4를 참조하면, Vin과 Vinb의 진폭과 주파수가 동일하고, 위상이 90도 차이가 나는 신호이므로,
Figure 112018092956431-pat00006
가 되어, 이득(G)의 부호는 음수가 된다.
수학식 4의 wp1과 wp2를 도출하는 식은 수학식 5로 정의될 수 있다.
Figure 112018092956431-pat00007
수학식 2 및 수학식 4를 이용하여 커패시턴스 값(Ceff)을 도출하는 식은 수학식 6으로 정의될 수 있다.
Figure 112018092956431-pat00008
수학식 6은 수학식 2 및 수학식 4를 통해 임피던스 증가 효과로 얻을 수 있는 커패시턴스 값(Ceff)을 도출할 수 있다.
여기서, Rar1과 Rar2는 조정 코드에 의해 변화하는 가변 저항이므로, 커패시턴스 값(Ceff) 역시 가변성을 가지게 된다.
따라서, 적응형 이퀄라이징 회로에서 능동형 가변 축전기를 사용함으로써, 이득 증폭이 발생하는 주파수 대역폭 조정이 가능해 진다.
도 4는 본 발명의 일 실시예에 따른 2단 부 증폭기의 전압 이득 시뮬레이션 결과를 도시한 예시적인 도면이다. 도 4를 참조하면, 커패시턴스(capacitance)를 조정하는 2단 부 증폭기의 전압 이득의 변화를 확인할 수 있다.
이 때, 조정 코드에 대한 2단 부 증폭기의 전압 이득 그래프의 x축(400)은 조정 코드, y축(410)은 부 증폭기의 전압 이득일 수 있다.
예를 들어, '1GHz' 주파수에 대해 5 비트 디지털 코드를 변화시킴으로써, 'code=1'(420)에서 최소 전압 이득 '4.36dB', 'code=31'(430)에서 최대 전압 이득 '14.45dB'를 획득할 수 있다.
이 결과를 통해 전체적으로 선형적인 특성이 나타나고 있음을 확인할 수 있다.
이러한 선형적인 특성을 통해 80fF의 수동형 축전기를 사용할 경우, 커패시턴스를 최소 212fF에서 최대 502.4fF까지 변화시킬 수 있다.
도 5는 본 발명의 일 실시예에 따른 이퀄라이저의 주파수 응답을 도시한 예시적인 도면이다. 도 5를 참조하면, 능동형 가변 축전기의 특성을 이용하여 설계한 이퀄라이저에서의 조정 코드 변화에 따른 주파수 응답을 통해 저주파 대역 고주파 대역의 이득 비율의 증가를 확인할 수 있다.
이 때, 조정 코드 변화에 따른 주파수 응답 그래프의 x축(500)은 주파수, y축(520)은 이득일 수 있다.
예를 들어, '1GHz'(510)의 동작 주파수에 대해 'code=0'(530)에서 'code=31'(540)로 변화시켰을 경우, 저주파 대역 대비 고주파 대역의 이득 비율이 증가하였음을 확인할 수 있다.
이를 통해, 전송 채널에 의한 고주파 대역 손실을 보상함으로써, 비트오류율(BER, Bit Error Rate)의 증가를 방지할 수 있다는 것을 알 수 있다.
전술한 본 발명의 설명은 예시를 위한 것이며, 본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 쉽게 변형이 가능하다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 예를 들어, 단일형으로 설명되어 있는 각 구성 요소는 분산되어 실시될 수도 있으며, 마찬가지로 분산된 것으로 설명되어 있는 구성 요소들도 결합된 형태로 실시될 수 있다.
본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
110: 적응형 이퀄라이징 회로
120: 슬라이서
130: 고주파대역 통과 필터
140: 저주파대역 통과 필터
150: 정류기
160: ADC
200: 주 증폭기
250: 능동형 가변 축전기
260: 부 증폭기

Claims (5)

  1. 적응형 이퀄라이징 회로에 있어서,
    주 증폭기; 및
    저항 및 능동형 가변 축전기로 구성된 소스 디제너레이션 필터를 포함하되,
    상기 능동형 가변 축전기는 복수의 고정형 커패시터 및 부 증폭기를 포함하고,
    상기 주 증폭기의 소스단은 상기 복수의 고정형 커패시터를 통해 상기 부 증폭기의 출력단과 연결되고,
    상기 부 증폭기와 상기 복수의 고정형 커패시터는 피드백 구조로 연결되고,
    상기 복수의 고정형 커패시터는 디지털 코드를 통해 상기 부 증폭기의 이득이 조정됨으로써 가변 커패시턴스 특성이 부여되는 것인, 적응형 이퀄라이징 회로.
  2. 제 1 항에 있어서,
    상기 복수의 고정형 커패시터는 MIM(metal-insulator-metal) 커패시터를 포함하는 것인, 적응형 이퀄라이징 회로.
  3. 제 2 항에 있어서,
    상기 주 증폭기의 제 1 소스단은 상기 부 증폭기의 제 1 입력단 및 제 1 MIM 커패시터와 연결되고,
    상기 주 증폭기의 제 2 소스단은 상기 부 증폭기의 제 2 입력단 및 제 2 MIM 커패시터와 연결되는 것인, 적응형 이퀄라이징 회로.
  4. 제 3 항에 있어서,
    상기 제 1 MIM 커패시터는 상기 부 증폭기의 제 1 입력단 및 제 2 출력단을 연결하고,
    상기 제 2 MIM 커패시터는 상기 부 증폭기의 제 2 입력단 및 제 1 출력단을 연결하는 것인, 적응형 이퀄라이징 회로.
  5. 제 4 항에 있어서,
    상기 주 증폭기는 복수의 모스펫(MOSFET)을 포함하고,
    상기 복수의 모스펫 중 상기 주 증폭기의 제 1 소스단에 해당하는 제 1 모스펫의 소스(Source)단은 상기 제 1 MIM 커패시터의 일방측과 연결되고,
    상기 복수의 모스펫 중 상기 주 증폭기의 제 2 소스단에 해당하는 제 2 모스펫의 소스(Source)단은 상기 제 2 MIM 커패시터의 일방측과 연결되는 것인, 적응형 이퀄라이징 회로.
KR1020180111624A 2018-09-18 2018-09-18 적응형 이퀄라이징 회로 KR101907644B1 (ko)

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