JP2014192592A - 信号伝送回路、半導体集積回路、及び信号伝送回路の調整方法 - Google Patents
信号伝送回路、半導体集積回路、及び信号伝送回路の調整方法 Download PDFInfo
- Publication number
- JP2014192592A JP2014192592A JP2013064523A JP2013064523A JP2014192592A JP 2014192592 A JP2014192592 A JP 2014192592A JP 2013064523 A JP2013064523 A JP 2013064523A JP 2013064523 A JP2013064523 A JP 2013064523A JP 2014192592 A JP2014192592 A JP 2014192592A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- resistance value
- driver
- unit
- circuits
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0005—Modifications of input or output impedance
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018557—Coupling arrangements; Impedance matching circuits
- H03K19/018571—Coupling arrangements; Impedance matching circuits of complementary type, e.g. CMOS
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/0264—Arrangements for coupling to transmission lines
- H04L25/0278—Arrangements for impedance matching
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Power Engineering (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Dc Digital Transmission (AREA)
- Logic Circuits (AREA)
Abstract
【解決手段】送信回路10は、ドライバ回路30a〜30dの各々を複数のドライバユニット32a〜32dが並列接続するように形成されている。コード設定部52は、ドライバ回路30aのドライバユニット32aに対応するレプリカ回路が出力する電圧Vms、及びドライバ回路30cの一つのドライバユニット32cに対応するレプリカ回路が出力する電圧Vmoを検出し、電圧Vms、Vmoの比に基づき、各ドライバ回路の出力抵抗値が予め設定された出力抵抗値Roa〜Rodとなるように、ドライバ回路毎のドライバユニットの動作数Na〜Ndを設定する。ドライバ回路は、動作数に応じたドライバユニットが並列接続して動作する。
【選択図】図4
Description
〔第1の実施形態〕
図1に、第1の実施形態に係る送信回路10を示す。送信回路10は、開示の技術に係る信号伝送回路の一例として機能する。送信回路10は、信号伝送装置12に含まれる。信号伝送装置12は、送信回路10、受信回路14及び伝送線路16を備え、伝送線路16の一端に送信回路10が接続され、伝送線路16の他端に受信回路14が接続される。
Runit=Zout・(Wa+Wb+Wc+Wd)・N ・・・(1)
Ro=Runit/N ・・・(2)
Roa=(Wa+Wb+Wc+Wd)・Zout/Wa ・・・(3)
Rob=(Wa+Wb+Wc+Wd)・Zout/Wb ・・・(4)
Roc=(Wa+Wb+Wc+Wd)・Zout/Wc ・・・(5)
Rod=(Wa+Wb+Wc+Wd)・Zout/Wd ・・・(6)
Roa=Rxa/N=(Rt+Ra)/N
Rob=Rxb/N=(Rt+Rd)/N
Roc=Rxc/N=(Rt+Rc)/N
Rod=Rxd/N=(Rt+Rd)/N
従って、ドライバユニット32a〜32dに設ける抵抗素子36a〜36dの抵抗値Ra〜Rdは、Rxa=Roa・N、Rxb=Rob・N、Rxc=Roc・N、Rxd=Rod・Nとなる。なお、各ドライバユニット32の抵抗素子36の抵抗値Rの設定方法はこれに限るものではない。
Rslice=Rcal・Vm/(Vdd−Vm)
SN=Rslice/Zout
CWc=Wa・Vms(Vdd‐Vmo)/Vmo(Vdd‐Vms)
Runit=Zout・(Wa+Wb+CWc+Wd)・SN
Na=Runit/(Roa・Wa)
Nb=Runit/(Rob・Wb)
Nc=Runit/(Roc・CWc)
Nd=Runit/(Rod・Wd)
送信回路10は、タップa〜dの各々に設定された重みWa〜Wdに基づいてドライバ回路30a〜30dが形成される。送信回路10が設けられる半導体集積回路18は、製造に先立って送信回路10の動作のシミュレーションが行われる。送信回路10の動作のシミュレーションにおいては、例えば、製造プロセスに基因するタップa〜dの重みWa〜Wdの変動の有無の判定が行われる。
図9には、第1の実施形態における比較例とする送信回路300を示す。送信回路300は、4タップ(タップa〜d)のFFEとして機能する。送信回路300は、プリドライバ部24に対応するプリドライバ部302が、プリドライバ回路28に対応するプリドライバ回路304を備える。また、送信回路300は、ドライバ部26に対応するドライバ部306が、ドライバ回路30a〜30dに対応するドライバ回路308a〜30dを備える。ドライバ回路308a〜308dは、ドライバユニット32a〜32dに対応する複数のドライバユニット310a〜310dを備える。また、送信回路300は、調整制御部312を備え、調整制御部312は、基礎設定部314及びバッファ部316を備える。
次に開示の技術に係る第2の実施形態を詳細に説明する。なお、第2の実施形態の基本的構成は、第1の実施形態と同じであり、第2の実施形態において第1の実施形態と同様の機能部品については、同一の符号を付与してその説明を省略する。
CWb=Wa・Vms(Vdd‐Vmn)/Vmn(Vdd‐Vms)
CWd=Wa・Vms(Vdd‐Vmp)/Vmp(Vdd‐Vms)
Runit=Zout・(Wa+CWb+CWc+CWd)・SN
Na=Runit/(Roa・Wa)
Nb=Runit/(Rob・CWb)
Nc=Runit/(Roc・CWc)
Nd=Runit/(Rod・CWd)
次に開示の技術に係る第3の実施形態を説明する。なお、第3の実施形態の基本的構成は、第1の実施形態と同じであり、第3の実施形態において第1の実施形態と同様の機能部品については、同一の符号を付与してその説明を省略する。また、第3の実施形態では、一例として、タップaを基準としてタップcに対する重みCWcの設定を行う。
CWc=Wa・(Vdd‐Vv)/Vv
次に開示の技術に係る第4の実施形態を説明する。第4の実施形態の基本的構成は、第2の実施形態と同じであり、第4の実施形態において第2の実施形態と同様の機能部品については、第2の実施形態と同一の符号を付与して説明を省略する。
Na=Runit/(Zo・Wa・(Wa+Wib+Wic+Wid))
Nb=Runit/(Zo・CWb・(Wa+Wib+Wic+Wid))
Nc=Runit/(Zo・CWc・(Wa+Wib+Wic+Wid))
Nd=Runit/(Zo・CWd・(Wa+Wib+Wic+Wid))
次に開示の技術における第5の実施形態を説明する。第5の実施形態の基本的構成は、第1の実施形態と同じであり、第5の実施形態において第1の実施形態と同様の機能部品については、第1の実施形態と同一の符号を付与して説明を省略する。
Rxm=(Vcal・Rcal)/(Vdd‐Vcal)
Na=Rxam/Roa
Nb=Rxbm/Rob
Nc=Rxcm/Roc
Nd=Rxdm/Rod
次に開示の技術における第6の実施形態を説明する。第6の実施形態の基本的構成は、第1の実施形態と同じであり、第6の実施形態において第1の実施形態と同様の機能部品については、第1の実施形態と同一の符号を付与して説明を省略する。
次に開示の技術に係る第7の実施形態を説明する。第7の実施形態の基本的構成は、第1の実施形態と同じであり、第7の実施形態において第1の実施形態と同様の機能部品については、第1の実施形態と同一の符号を付与して説明を省略する。
所定の出力抵抗値となるように形成され入力される信号に応じた電圧を出力するように動作する複数の動作単位回路を各々が備え、各々に対して予め設定された出力抵抗値に応じて前記動作単位回路の前記出力抵抗値が設定され、前記動作単位回路の動作数が設定されることにより当該動作数の前記動作単位回路が並列接続して動作して前記入力される信号に応じた電圧の信号を出力し、出力した信号が合成されるように並列接続された複数のドライバ回路と、
前記複数のドライバ回路のうちの少なくとも2つのドライバ回路について抵抗値が一つの前記動作単位回路の前記出力抵抗値となる複製回路を用い、当該複製回路の各々の出力電圧を検出する個別検出部と、
前記個別検出部で検出した前記少なくとも2つのドライバ回路のうちの一つのドライバ回路に対応する複製回路の出力電圧と前記少なくとも2つのドライバ回路のうちの他のドライバ回路に対応する複製回路の出力電圧との電圧比に基づいて、前記一つのドライバ回路に対する前記他のドライバ回路の出力抵抗値に基づく比を算出し、少なくとも一つのドライバ回路について算出した前記出力抵抗値に基づく比及び前記複数のドライバ回路に対して前記予め設定された出力抵抗値に基づく比から、前記複数のドライバ回路の各々の出力抵抗値が前記予め設定された出力抵抗値となるように、前記複数のドライバ回路の各々の動作単位回路の動作数を設定する設定部と、
を含む信号伝送回路。
前記個別検出部は、前記複製回路として前記複数のドライバ回路の各々の一つの動作単位回路に対応するドライバ回路毎の複製回路を用い、当該複製回路の各々の出力電圧を検出し、
前記設定部において、前記個別検出部で検出した前記複数のドライバ回路のうちの一つのドライバ回路に対応する複製回路の出力電圧と前記複数のドライバ回路のうちの他のドライバ回路に対応する複製回路の各々の出力電圧との電圧比に基づいて、前記一つのドライバ回路の出力抵抗値に対する前記他のドライバ回路の各々の出力抵抗値に基づく比を算出する、
付記1記載の信号伝送回路。
前記個別検出部は、前記複製回路として、前記複数のドライバ回路のうちの2つのドライバ回路の動作単位回路に対応する複製回路を用い、当該複製回路の一方を電源側とし他方を接地側として直列接続した接続点の電圧を前記出力電圧として検出する、
付記1記載の信号伝送回路。
前記複数のドライバ回路の各々の一つの動作単位回路に対応し、抵抗値が対応する動作単位回路の前記出力抵抗値となる複数の複製回路を用い、当該複数の複製回路を並列接続した全複製回路の出力電圧を検出する基礎検出部と、
前記複数のドライバ回路の各々において同数の動作単位回路を並列接続して前記複数のドライバ回路の出力抵抗値の合成した終端抵抗値を所定値とする際の基礎動作数を、前記基礎検出部で検出した電圧に基づいて設定する基礎設定部と、
を含み、前記設定部が、前記基礎動作数、前記少なくとも一つのドライバ回路について算出した前記出力抵抗値に基づく比、及び前記複数のドライバ回路の前記予め設定された出力抵抗値に基づく比から、前記複数のドライバ回路の各々の出力抵抗値が前記予め設定された出力抵抗値となるように、前記複数のドライバ回路の各々の動作単位回路の前記動作数を設定する、
付記1から付記3の何れかに記載の信号伝送回路。
前記設定部は、前記予め設定された出力抵抗値に基づく比として、前記予め設定された出力抵抗値の比の逆比から得られる重みを用い、前記複数のドライバ回路の各々の重み、及び前記基礎動作数に基づいて、前記終端抵抗値を得るための動作単位回路の単位重み当たりの抵抗値を設定する抵抗値設定部と、
前記単位重み当たりの抵抗値、前記少なくとも一つのドライバ回路について算出した重み、及び前記複数のドライバ回路の各々の重みに基づいて、前記複数のドライバ回路の各々が前記予め設定された出力抵抗値となるように、前記ドライバ回路毎に動作単位回路の前記動作数を設定する個別設定部と、
を含む付記4記載の信号伝送回路。
前記個別検出部が出力電圧を検出する動作、及び前記基礎検出部が前記出力電圧を検出する動作を開始してから前記基礎動作数の設定が終了するまでの第1の時間が設定され、前記個別検出部及び前記基礎検出部が前記動作を開始してから前記第1の時間が経過することで前記抵抗値設定部の動作を開始させる第1の時間計測部と、
前記抵抗値設定部が動作を開始してから前記単位重み当たりの抵抗値の設定を終了するまでの第2の時間が設定され、前記抵抗値設定部が動作を開始してから前記第2の時間が経過することで、前記個別設定部の各々において前記動作数の設定を開始させる第2の時間計測部と、
を含む付記4記載の信号伝送回路。
前記設定部は、前記予め設定された出力抵抗値に基づく比として、前記予め設定された出力抵抗値の比の逆比から得られる重みを用い、前記複数のドライバ回路の各々の重み、及び前記基礎動作数に基づいて、前記終端抵抗値を得るための動作単位回路の単位重み当たりの抵抗値を設定する抵抗値設定部と、
前記少なくとも2つのドライバ回路のうちの他のドライバ回路について新に設定する重みを受け付ける受付部と、
前記単位重み当たりの抵抗値、前記受付部で受け付けた重み、及び前記出力抵抗値に基づく重みから、重みが受け付けられたドライバ回路の出力抵抗値が受け付けた重みに応じた出力抵抗値となるように、前記複数のドライバ回路の各々の動作単位回路の前記動作数を設定する個別設定部と、
を含む付記4記載の信号伝送回路。
前記個別検出部は、前記少なくとも2つのドライバ回路に、前記予め設定された出力抵抗値が最も大きいドライバ回路を含み、前記設定部において、前記予め設定された出力抵抗値が最も大きいドライバ回路を基準として前記他のドライバ回路の出力抵抗値の比を算出する、
付記1から付記7の何れかに記載の信号伝送回路。
前記個別検出部は、前記少なくとも2つのドライバ回路に、前記予め設定された出力抵抗値が最も小さいドライバ回路を含み、前記設定部において、前記予め設定された出力抵抗値が最も小さいドライバ回路の出力抵抗値の比を算出する、
付記1から付記8の何れかに記載の信号伝送回路。
所定の出力抵抗値となるように形成され入力される信号に応じた電圧を出力するように動作する複数の動作単位回路を各々が備え、各々に対して予め設定された出力抵抗値に応じて前記動作単位回路の前記出力抵抗値が設定され、前記動作単位回路の動作数が設定されることにより当該動作数の前記動作単位回路が並列接続して動作して前記入力された信号に応じた電圧の信号を出力し、出力した信号が合成されるように並列接続された複数のドライバ回路と、
前記複数のドライバ回路の各々の一つの動作単位回路に対応し、抵抗値が対応する動作単位回路の出力抵抗値となる複数の複製回路を用い、前記複数の複製回路の各々の出力電圧を検出する電圧検出部と、
前記電圧検出部で検出される前記出力電圧、及び前記複数のドライバ回路の各々の前記予め設定された出力抵抗値に基づく比から、前記複数のドライバ回路の各々の前記動作単位回路の出力抵抗値を算出し、当該算出した出力抵抗値に基づいて前記複数のドライバ回路の各々の出力抵抗値が前記予め設定された出力抵抗値となるように、前記複数のドライバ回路の各々の動作単位回路の前記動作数を設定する設定部と、
を含む信号伝送回路。
所定の出力抵抗値となるように形成され入力される信号に応じた電圧を出力するように動作する複数の動作単位回路を各々が備え、各々に対して予め設定された出力抵抗値の比の逆比を重みとし、当該重み応じて前記動作単位回路の前記出力抵抗値が設定され、前記動作単位回路の動作数が設定されることにより当該動作数の前記動作単位回路が並列接続して動作して前記入力される信号に応じた電圧の信号を出力し、出力した信号が合成されるように並列接続された複数のドライバ回路と、
前記複数のドライバ回路の各々の一つの動作単位回路に対応し、抵抗値が対応する動作単位回路の前記出力抵抗値となる複数の複製回路を用い、当該複数の複製回路を並列接続した全複製回路の出力電圧を検出する基礎電圧検出部と、
前記複数のドライバ回路の各々において同数の動作単位回路を並列接続し前記複数のドライバ回路の出力抵抗値の合成した終端抵抗値を所定値とする際の基礎動作数を、前記基礎電圧検出部で検出した出力電圧に基づいて設定する基礎設定部と、
前記複数のドライバ回路のうちの少なくとも2つのドライバ回路について抵抗値が一つの前記動作単位回路の前記出力抵抗値となる複製回路を用い、当該複製回路の各々の出力電圧を検出する個別検出部と、
前記個別検出部で検出した前記少なくとも2つのドライバ回路のうちの一つのドライバ回路に対応する複製回路の出力電圧と前記少なくとも2つのドライバ回路のうちの他のドライバ回路に対応する複製回路の出力電圧との電圧比に基づいて、前記一つのドライバ回路に対する前記他のドライバ回路の重みを算出する抵抗比算出部と、
前記基礎動作数、前記抵抗比算出部で算出した重み、及び前記複数のドライバ回路に対して前記予め設定された重みに基づいて、前記終端抵抗値を得るための動作単位回路の単位重み当たりの抵抗値を設定する抵抗値設定部と、
前記少なくとも2つのドライバ回路のうちの他のドライバ回路について新に設定する重みを受け付ける受付部と、
前記単位重み当たりの抵抗値、前記受付部で受け付けた重み、及び前記出力抵抗値に基づく重みから、重みが受け付けられたドライバ回路の出力抵抗値が受け付けた重みに応じた出力抵抗値となり、かつ重みが受け付けられたドライバ回路を除くドライバ回路の各々が前記予め設定された出力抵抗値となるように、前記複数のドライバ回路の各々の動作単位回路の前記動作数を設定する個別設定部と、
を含む信号伝送回路。
前記動作単位回路は、前記入力される信号に応じて相補的に動作する一対の能動素子、及び抵抗素子を含む、付記1から付記11の何れかに記載の信号伝送回路。
入力される信号を複数に分岐する分岐部と、
所定の出力抵抗値となるように形成され前記分岐部で分岐されて入力される信号に応じた電圧を出力するように動作する複数の動作単位回路を各々が備え、各々に対して予め設定された出力抵抗値に応じて前記動作単位回路の前記出力抵抗値が設定され、前記動作単位回路の動作数が設定されることにより当該動作数の前記動作単位回路が並列接続して動作して前記入力される信号に応じた電圧の信号を出力し、出力した信号が合成されるように前記分岐部で分岐された信号の各々に対して設けられて並列接続された複数のドライバ回路と、
前記複数のドライバ回路のうちの少なくとも2つのドライバ回路について抵抗値が一つの前記動作単位回路の前記出力抵抗値となる複製回路を用い、当該複製回路の各々の出力電圧を検出する個別検出部と、
前記個別検出部で検出した前記少なくとも2つのドライバ回路のうちの一つのドライバ回路に対応する複製回路の出力電圧と前記少なくとも2つのドライバ回路のうちの他のドライバ回路に対応する複製回路の出力電圧との電圧比に基づいて、前記一つのドライバ回路に対する前記他のドライバ回路の出力抵抗値に基づく比を算出し、少なくとも一つのドライバ回路について算出した前記出力抵抗値に基づく比及び前記複数のドライバ回路に対して前記予め設定された出力抵抗値に基づく比から、前記複数のドライバ回路の各々の出力抵抗値が前記予め設定された出力抵抗値となるように、前記複数のドライバ回路の各々の動作単位回路の動作数を設定する設定部と、
を含む半導体集積回路。
前記複数のドライバ回路の各々の一つの動作単位回路に対応し、抵抗値が対応する動作単位回路の前記出力抵抗値となる複数の複製回路を用い、当該複数の複製回路を並列接続した全複製回路の出力電圧を検出する基礎検出部と、
前記複数のドライバ回路の各々において同数の動作単位回路を並列接続して前記複数のドライバ回路の出力抵抗値の合成した終端抵抗値を所定値とする際の基礎動作数を、前記基礎検出部で検出した電圧に基づいて設定する基礎設定部と、
を含み、前記設定部が、前記基礎動作数、及び前記少なくとも一つのドライバ回路について算出した前記出力抵抗値に基づく比及び前記複数のドライバ回路の前記予め設定された出力抵抗値に基づく比から、前記複数のドライバ回路の各々の出力抵抗値が前記予め設定された出力抵抗値となるように、前記複数のドライバ回路の各々の動作単位回路の前記動作数を設定する、
付記13記載の半導体集積回路。
前記設定部は、前記予め設定された出力抵抗値に基づく比として、前記予め設定された出力抵抗値の比の逆比から得られる重みを用い、前記複数のドライバ回路の各々の重み、及び前記基礎動作数に基づいて、前記終端抵抗値を得るための動作単位回路の単位重み当たりの抵抗値を設定する抵抗値設定部と、
前記単位重み当たりの抵抗値、前記少なくとも一つのドライバ回路について算出した重み、及び前記複数のドライバ回路の各々の重みに基づいて、前記複数のドライバ回路の各々が前記予め設定された出力抵抗値となるように、前記ドライバ回路毎に動作単位回路の前記動作数を設定する個別設定部と、
を含む付記14記載の半導体集積回路。
前記個別検出部が出力電圧を検出する動作、及び前記基礎検出部が前記出力電圧を検出する動作を開始してから前記基礎動作数の設定が終了するまでの第1の時間が設定され、前記個別検出部及び前記基礎検出部が前記動作を開始してから前記第1の時間が経過することで前記抵抗値設定部の動作を開始させる第1の時間計測部と、
前記抵抗値設定部が動作を開始してから前記単位重み当たりの抵抗値の設定を終了するまでの第2の時間が設定され、前記抵抗値設定部が動作を開始してから前記第2の時間が経過することで、前記個別設定部の各々において前記動作数の設定を開始させる第2の時間計測部と、
を含む付記15記載の半導体集積回路。
前記設定部は、前記予め設定された出力抵抗値に基づく比として、前記予め設定された出力抵抗値の比の逆比から得られる重みを用い、前記複数のドライバ回路の各々の重み、及び前記基礎動作数に基づいて、前記終端抵抗値を得るための動作単位回路の単位重み当たりの抵抗値を設定する抵抗値設定部と、
前記少なくとも2つのドライバ回路のうちの他のドライバ回路について新に設定する重みを受け付ける受付部と、
前記単位重み当たりの抵抗値、前記受付部で受け付けた重み、及び前記出力抵抗値に基づく重みから、重みが受け付けられたドライバ回路の出力抵抗値が受け付けた重みに応じた出力抵抗値となるように、前記複数のドライバ回路の各々の動作単位回路の前記動作数を設定する個別設定部と、
を含む付記14記載の半導体集積回路。
前記個別検出部は、前記少なくとも2つのドライバ回路に、前記予め設定された出力抵抗値が最も大きいドライバ回路を含み、前記設定部において、前記予め設定された出力抵抗値が最も大きいドライバ回路を基準として前記他のドライバ回路の出力抵抗値の比を算出する、
付記13から付記17の何れかに記載の半導体集積回路。
前記個別検出部は、前記少なくとも2つのドライバ回路に、前記予め設定された出力抵抗値が最も小さいドライバ回路を含み、前記設定部において、前記予め設定された出力抵抗値が最も小さいドライバ回路の出力抵抗値の比を算出する、
付記13から付記18の何れかに記載の半導体集積回路。
入力される信号を複数に分岐する分岐部と、
所定の出力抵抗値となるように形成され前記分岐部で分岐されて入力される信号に応じた電圧を出力するように動作する複数の動作単位回路を各々が備え、各々に対して予め設定された出力抵抗値に応じて前記動作単位回路の前記出力抵抗値が設定され、前記動作単位回路の動作数が設定されることにより当該動作数の前記動作単位回路が並列接続して動作して前記入力された信号に応じた電圧の信号を出力し、出力した信号が合成されるように前記分岐部で分岐された信号の各々に対して設けられて並列接続された複数のドライバ回路と、
前記複数のドライバ回路の各々の一つの動作単位回路に対応し、抵抗値が対応する動作単位回路の出力抵抗値となる複数の複製回路を用い、前記複数の複製回路の各々の出力電圧を検出する電圧検出部と、
前記電圧検出部で検出される前記出力電圧、及び前記複数のドライバ回路の各々の前記予め設定された出力抵抗値に基づく比から、前記複数のドライバ回路の各々の前記動作単位回路の出力抵抗値を算出し、当該算出した出力抵抗値に基づいて前記複数のドライバ回路の各々の出力抵抗値が前記予め設定された出力抵抗値となるように、前記複数のドライバ回路の各々の動作単位回路の前記動作数を設定する設定部と、
を含む半導体集積回路。
入力される信号を複数に分岐する分岐部と、
所定の出力抵抗値となるように形成され前記分岐部で分岐されて入力される信号に応じた電圧を出力するように動作する複数の動作単位回路を各々が備え、各々に対して予め設定された出力抵抗値の比の逆比を重みとし、当該重み応じて前記動作単位回路の前記出力抵抗値が設定され、前記動作単位回路の動作数が設定されることにより当該動作数の前記動作単位回路が並列接続して動作して前記入力される信号に応じた電圧の信号を出力し、出力した信号が合成されるように前記分岐部で分岐された信号の各々に対して設けられて並列接続された複数のドライバ回路と、
前記複数のドライバ回路の各々の一つの動作単位回路に対応し、抵抗値が対応する動作単位回路の前記出力抵抗値となる複数の複製回路を用い、当該複数の複製回路を並列接続した全複製回路の出力電圧を検出する基礎電圧検出部と、
前記複数のドライバ回路の各々において同数の動作単位回路を並列接続し前記複数のドライバ回路の出力抵抗値の合成した終端抵抗値を所定値とする際の基礎動作数を、前記基礎電圧検出部で検出した出力電圧に基づいて設定する基礎設定部と、
前記複数のドライバ回路のうちの少なくとも2つのドライバ回路について抵抗値が一つの前記動作単位回路の前記出力抵抗値となる複製回路を用い、当該複製回路の各々の出力電圧を検出する個別検出部と、
前記個別検出部で検出した前記少なくとも2つのドライバ回路のうちの一つのドライバ回路に対応する複製回路の出力電圧と前記少なくとも2つのドライバ回路のうちの他のドライバ回路に対応する複製回路の出力電圧との電圧比に基づいて、前記一つのドライバ回路に対する前記他のドライバ回路の重みを算出する抵抗比算出部と、
前記基礎動作数、前記抵抗比算出部で算出した重み、及び前記複数のドライバ回路に対して前記予め設定された重みに基づいて、前記終端抵抗値を得るための動作単位回路の単位重み当たりの抵抗値を設定する抵抗値設定部と、
前記少なくとも2つのドライバ回路のうちの他のドライバ回路について新に設定する重みを受け付ける受付部と、
前記単位重み当たりの抵抗値、前記受付部で受け付けた重み、及び前記出力抵抗値に基づく重みから、重みが受け付けられたドライバ回路の出力抵抗値が受け付けた重みに応じた出力抵抗値となり、かつ重みが受け付けられたドライバ回路を除くドライバ回路の各々が前記予め設定された出力抵抗値となるように、前記複数のドライバ回路の各々の動作単位回路の前記動作数を設定する個別設定部と、
を含む半導体集積回路。
所定の出力抵抗値となるように形成され入力される信号に応じた電圧を出力するように動作する複数の動作単位回路を各々が備え、各々に対して予め設定された出力抵抗値に応じて前記動作単位回路の前記出力抵抗値が設定され、前記動作単位回路の動作数が設定されることにより当該動作数の前記動作単位回路が並列接続して動作して前記入力される信号に応じた電圧の信号を出力する複数のドライブ回路を、各々が出力した信号を合成するように並列接続し、
前記複数のドライバ回路のうちの少なくとも2つのドライバ回路について抵抗値が一つの前記動作単位回路の前記出力抵抗値となる複製回路を用いる個別検出部により、当該複製回路の各々の出力電圧を検出し、
前記個別検出部により検出した前記少なくとも2つのドライバ回路のうちの一つのドライバ回路に対応する複製回路の出力電圧と前記少なくとも2つのドライバ回路のうちの他のドライバ回路に対応する複製回路の出力電圧との電圧比に基づいて、前記一つのドライバ回路に対する前記他のドライバ回路の出力抵抗値に基づく比を算出し、
前記少なくとも一つのドライバ回路について算出した前記出力抵抗値に基づく比及び前記複数のドライバ回路に対して前記予め設定された出力抵抗値に基づく比から、前記複数のドライバ回路の各々の出力抵抗値が前記予め設定された出力抵抗値となるように、前記複数のドライバ回路の各々の動作単位回路の動作数を設定する、
ことを含む信号伝送回路の調整方法。
前記複数のドライバ回路の各々の一つの動作単位回路に対応し、抵抗値が対応する動作単位回路の前記出力抵抗値となる複数の複製回路を用いる基礎検出部により、当該複数の複製回路を並列接続した全複製回路の出力電圧を検出し、
前記複数のドライバ回路の各々において同数の動作単位回路を並列接続して前記複数のドライバ回路の出力抵抗値の合成した終端抵抗値を所定値とする際の基礎動作数を、前記基礎検出部により検出した電圧に基づいて設定し、
前記ドライバ回路の各々の動作単位回路の前記動作数を設定する際に、前記基礎動作数、前記少なくとも一つのドライバ回路について算出した前記出力抵抗値に基づく比及び前記複数のドライバ回路の前記予め設定された出力抵抗値に基づく比から、前記複数のドライバ回路の各々の出力抵抗値が前記予め設定された出力抵抗値となるように、前記複数のドライバ回路の各々の動作単位回路の前記動作数を設定する、
ことを含む付記22記載の信号伝送回路の調整方法。
前記ドライバ回路の各々の動作単位回路の前記動作数を設定する際に、
前記予め設定された出力抵抗値に基づく比として、前記予め設定された出力抵抗値の比の逆比から得られる重みを用い、前記複数のドライバ回路の各々の重み、及び前記基礎動作数に基づいて、前記終端抵抗値を得るための動作単位回路の単位重み当たりの抵抗値を設定し、
前記単位重み当たりの抵抗値、前記少なくとも一つのドライバ回路について算出した重み、及び前記複数のドライバ回路の各々の前記予め設定された出力抵抗値に対する重みに基づいて、前記複数のドライバ回路の各々が前記予め設定された出力抵抗値となるように、前記ドライバ回路毎の動作単位回路の前記動作数を設定する、
ことを含む付記23記載の信号伝送回路の調整方法。
前記ドライバ回路の各々の動作単位回路の前記動作数を設定する際に、
前記予め設定された出力抵抗値に基づく比として、前記予め設定された出力抵抗値の比の逆比から得られる重みを用い、前記複数のドライバ回路の各々の重み、及び前記基礎動作数に基づいて、前記終端抵抗値を得るための動作単位回路の単位重み当たりの抵抗値を設定し、
前記少なくとも2つのドライバ回路のうちの他のドライバ回路について新に設定する重みを受け付け、
前記単位重み当たりの抵抗値、前記受付部で受け付けた重み、及び前記出力抵抗値に基づく重みから、重みが受け付けられたドライバ回路の出力抵抗値が受け付けた重みに応じた出力抵抗値となるように、前記ドライバ回路毎の動作単位回路の前記動作数を設定する、
ことを含む付記23記載の信号伝送回路の調整方法。
前記個別検出部に、前記少なくとも2つのドライバ回路に、前記予め設定された出力抵抗値が最も大きいドライバ回路を含め、
前記ドライバ回路の各々の動作単位回路の前記動作数を設定する際に、前記予め設定された出力抵抗値が最も大きいドライバ回路を基準として前記他のドライバ回路の出力抵抗値の比を算出する、
ことを含む付記22から付記25の何れかに記載の信号伝送回路の調整方法。
前記個別検出部に、前記少なくとも2つのドライバ回路に、前記予め設定された出力抵抗値が最も小さいドライバ回路を含め、
前記ドライバ回路の各々の動作単位回路の前記動作数を設定する際に、前記予め設定された出力抵抗値が最も小さいドライバ回路の出力抵抗値の比を算出する、
ことを含む付記22から付記26の何れかに記載の信号伝送回路の調整方法。
前記信号伝送回路を形成する半導体集積回路の製造に先立って、前記複数のドライバ回路の各々の出力抵抗値の変化を検出するシミュレーションを行い、前記シミュレーション結果に基づき、前記個別検出部に用いる複製回路が対応する前記少なくとも2つのドライバ回路を設定する、
ことを含む付記22から付記27の何れかに記載の信号伝送回路の調整方法。
所定の出力抵抗値となるように形成され入力される信号に応じた電圧を出力するように動作する複数の動作単位回路を各々が備え、各々に対して予め設定された出力抵抗値に応じて前記動作単位回路の前記出力抵抗値が設定され、前記動作単位回路の動作数が設定されることにより当該動作数の前記動作単位回路が並列接続して動作して前記入力された信号に応じた電圧の信号を出力する複数のドライバ回路を、出力した信号が合成されるように並列接続し、
前記複数のドライバ回路の各々の一つの動作単位回路に対応し、抵抗値が対応する動作単位回路の出力抵抗値となる複数の複製回路を用いる電圧検出部により、当該複数の複製回路の各々の出力電圧を検出し、
前記電圧検出部で検出される前記出力電圧、及び前記複数のドライバ回路の各々の前記予め設定された出力抵抗値に基づく比から、前記複数のドライバ回路の各々の前記動作単位回路の出力抵抗値を算出し、
前記算出した出力抵抗値に基づいて前記複数のドライバ回路の各々の出力抵抗値が前記予め設定された出力抵抗値となるように、前記複数のドライバ回路の各々の動作単位回路の前記動作数を設定する、
ことを含む信号伝送回路の調整方法。
所定の出力抵抗値となるように形成され入力される信号に応じた電圧を出力するように動作する複数の動作単位回路を各々が備え、各々に対して予め設定された出力抵抗値の比の逆比を重みとし、当該重み応じて前記動作単位回路の前記出力抵抗値が設定され、前記動作単位回路の動作数が設定されることにより当該動作数の前記動作単位回路が並列接続して動作して前記入力される信号に応じた電圧の信号を出力する複数のドライバ回路を、出力した信号が合成されるように並列接続し、
前記複数のドライバ回路の各々の一つの動作単位回路に対応し、抵抗値が対応する動作単位回路の前記出力抵抗値となる複数の複製回路を用いる基礎電圧検出部により、当該複数の複製回路を並列接続した全複製回路の出力電圧を検出し、
前記複数のドライバ回路の各々において同数の動作単位回路を並列接続し前記複数のドライバ回路の出力抵抗値の合成した終端抵抗値を所定値とする際の基礎動作数を、前記基礎電圧検出部で検出した出力電圧に基づいて設定し、
前記複数のドライバ回路のうちの少なくとも2つのドライバ回路について抵抗値が一つの前記動作単位回路の前記出力抵抗値となる複製回路を用いる個別検出部により、当該複製回路の各々の出力電圧を検出し、
前記個別検出部で検出した前記少なくとも2つのドライバ回路のうちの一つのドライバ回路に対応する複製回路の出力電圧と前記少なくとも2つのドライバ回路のうちの他のドライバ回路に対応する複製回路の出力電圧との電圧比に基づいて、前記一つのドライバ回路に対する前記他のドライバ回路の重みを算出し、
前記基礎動作数、前記抵抗比算出部で算出した重み、及び前記複数のドライバ回路に対して前記予め設定された重みに基づいて、前記終端抵抗値を得るための動作単位回路の単位重み当たりの抵抗値を設定し、
前記少なくとも2つのドライバ回路のうちの他のドライバ回路について新に設定する重みを受け付け、
前記単位重み当たりの抵抗値、前記受付部で受け付けた重み、及び前記出力抵抗値に基づく重みから、重みが受け付けられたドライバ回路の出力抵抗値が受け付けた重みに応じた出力抵抗値となり、かつ重みが受け付けられたドライバ回路を除くドライバ回路の各々が前記予め設定された出力抵抗値となるように、前記複数のドライバ回路の各々の動作単位回路の前記動作数を設定する、
ことを含む信号伝送回路の調整方法。
所定の出力抵抗値となるように形成され入力される信号に応じた電圧を出力するように動作する複数の動作単位回路を各々が備え、各々に対して予め設定された出力抵抗値に応じて前記動作単位回路の前記出力抵抗値が設定され、前記動作単位回路の動作数が設定されることにより当該動作数の前記動作単位回路が並列接続して動作して前記入力される信号に応じた電圧の信号を出力し、各々が出力した信号を合成するように並列接続された複数のドライブ回路を含む信号伝送回路に接続されるコンピュータを、
前記複数のドライバ回路のうちの少なくとも2つのドライバ回路について抵抗値が一つの前記動作単位回路の前記出力抵抗値となる複製回路を用い、当該複製回路の各々の出力電圧を検出する個別検出ステップと、
前記個別検出ステップにより検出した前記少なくとも2つのドライバ回路のうちの一つのドライバ回路に対応する複製回路の出力電圧と前記少なくとも2つのドライバ回路のうちの他のドライバ回路に対応する複製回路の出力電圧との電圧比に基づいて、前記一つのドライバ回路に対する前記他のドライバ回路の出力抵抗値に基づく比を算出し、前記少なくとも一つのドライバ回路について算出した前記出力抵抗値に基づく比及び前記複数のドライバ回路に対して前記予め設定された出力抵抗値に基づく比から、前記複数のドライバ回路の各々の出力抵抗値が前記予め設定された出力抵抗値となるように、前記複数のドライバ回路の各々の動作単位回路の動作数を設定する設定ステップと、
を含む処理を実行させるための信号伝送回路の調整プログラム。
前記複数のドライバ回路の各々の一つの動作単位回路に対応し、抵抗値が対応する動作単位回路の前記出力抵抗値となる複数の複製回路を用い、当該複数の複製回路を並列接続した全複製回路の出力電圧を検出する基礎検出ステップと、
前記複数のドライバ回路の各々において同数の動作単位回路を並列接続して前記複数のドライバ回路の出力抵抗値の合成した終端抵抗値を所定値とする際の基礎動作数を、前記基礎検出部により検出した電圧に基づいて設定する基礎設定ステップと、
を含み、前記設定ステップは、前記基礎動作数、前記少なくとも一つのドライバ回路について算出した前記出力抵抗値に基づく比、及び前記複数のドライバ回路の前記予め設定された出力抵抗値に基づく比から、前記複数のドライバ回路の各々の出力抵抗値が前記予め設定された出力抵抗値となるように、前記複数のドライバ回路の各々の動作単位回路の前記動作数を設定する、
ことを含む処理を実行する付記31記載の信号伝送回路の調整プログラム。
前記設定ステップは、
前記予め設定された出力抵抗値に基づく比として、前記予め設定された出力抵抗値の比の逆比から得られる重みを用い、前記複数のドライバ回路の各々の重み、及び前記基礎動作数に基づいて、前記終端抵抗値を得るための動作単位回路の単位重み当たりの抵抗値を設定する抵抗値設定ステップと、
前記単位重み当たりの抵抗値、前記少なくとも一つのドライバ回路について算出した重み、及び前記複数のドライバ回路の各々の前記予め設定された出力抵抗値に対する重みに基づいて、前記複数のドライバ回路の各々が前記予め設定された出力抵抗値となるように、前記ドライバ回路毎の動作単位回路の前記動作数を設定する個別設定ステップと、
を含む付記32記載の信号伝送回路の調整プログラム。
前記設定ステップは、
前記予め設定された出力抵抗値に基づく比として、前記予め設定された出力抵抗値の比の逆比から得られる重みを用い、前記複数のドライバ回路の各々の重み、及び前記基礎動作数に基づいて、前記終端抵抗値を得るための動作単位回路の単位重み当たりの抵抗値を設定する抵抗値設定ステップと、
前記少なくとも2つのドライバ回路のうちの他のドライバ回路について新に設定する重みを受け付ける受付ステップと、
前記単位重み当たりの抵抗値、前記受付部で受け付けた重み、及び前記出力抵抗値に基づく重みから、重みが受け付けられたドライバ回路の出力抵抗値が受け付けた重みに応じた出力抵抗値となるように、前記ドライバ回路毎の動作単位回路の前記動作数を設定する個別設定ステップと、
を含む付記32記載の信号伝送回路の調整プログラム。
前記個別検出ステップにより検出する前記出力電圧に、前記複数のドライバ回路のうちで前記予め設定された出力抵抗値が最も大きいドライバ回路に対応する複製回路の出力電圧を含め、
前記設定ステップは、前記予め設定された出力抵抗値が最も大きいドライバ回路を基準として前記他のドライバ回路の出力抵抗値の比を算出する、
ことを含む付記31から付記34の何れかに記載の信号伝送回路の調整プログラム。
前記個別検出ステップにより検出する前記出力電圧に、前記複数のドライバ回路のうちで前記予め設定された出力抵抗値が最も小さいドライバ回路に対応する複製回路の出力電圧を含め、
前記設定ステップは、前記予め設定された出力抵抗値が最も小さいドライバ回路の出力抵抗値の比を算出する、
ことを含む付記31から付記35の何れかに記載の信号伝送回路の調整プログラム。
所定の出力抵抗値となるように形成され入力される信号に応じた電圧を出力するように動作する複数の動作単位回路を各々が備え、各々に対して予め設定された出力抵抗値に応じて前記動作単位回路の前記出力抵抗値が設定され、前記動作単位回路の動作数が設定されることにより当該動作数の前記動作単位回路が並列接続して動作して前記入力された信号に応じた電圧の信号を出力し、出力した信号が合成されるように並列接続された複数のドライバ回路を含む信号伝送回路に接続されるコンピュータを、
前記複数のドライバ回路の各々の一つの動作単位回路に対応し、抵抗値が対応する動作単位回路の出力抵抗値となる複数の複製回路を用い、当該複数の複製回路の各々の出力電圧を検出する電圧検出ステップと、
前記電圧検出ステップにより検出した前記出力電圧、及び前記複数のドライバ回路の各々の前記予め設定された出力抵抗値に基づく比から、前記複数のドライバ回路の各々の前記動作単位回路の出力抵抗値を算出し、前記算出した出力抵抗値に基づいて前記複数のドライバ回路の各々の出力抵抗値が前記予め設定された出力抵抗値となるように、前記複数のドライバ回路の各々の動作単位回路の前記動作数を設定する設定ステップと、
を含む処理を実行させるための信号伝送回路の調整プログラム。
所定の出力抵抗値となるように形成され入力される信号に応じた電圧を出力するように動作する複数の動作単位回路を各々が備え、各々に対して予め設定された出力抵抗値の比の逆比を重みとし、当該重み応じて前記動作単位回路の前記出力抵抗値が設定され、前記動作単位回路の動作数が設定されることにより当該動作数の前記動作単位回路が並列接続して動作して前記入力される信号に応じた電圧の信号を出力し、出力した信号が合成されるように並列接続された複数のドライバ回路を含む信号伝送回路に接続されるコンピュータを、
前記複数のドライバ回路の各々の一つの動作単位回路に対応し、抵抗値が対応する動作単位回路の前記出力抵抗値となる複数の複製回路を用い、当該複数の複製回路を並列接続した全複製回路の出力電圧を検出する基礎電圧検出ステップと、
前記複数のドライバ回路の各々において同数の動作単位回路を並列接続し前記複数のドライバ回路の出力抵抗値の合成した終端抵抗値を所定値とする際の基礎動作数を、前記基礎電圧検出ステップにより検出した出力電圧に基づいて設定する基礎設定ステップと、
前記複数のドライバ回路のうちの少なくとも2つのドライバ回路について抵抗値が一つの前記動作単位回路の前記出力抵抗値となる複製回路を用い当該複製回路の各々の出力電圧を検出する個別検出ステップと、
前記個別検出ステップにより検出した前記少なくとも2つのドライバ回路のうちの一つのドライバ回路に対応する複製回路の出力電圧と前記少なくとも2つのドライバ回路のうちの他のドライバ回路に対応する複製回路の出力電圧との電圧比に基づいて、前記一つのドライバ回路に対する前記他のドライバ回路の重みを算出する抵抗比算出ステップと、
前記基礎動作数、前記抵抗比算出部で算出した重み、及び前記複数のドライバ回路に対して前記予め設定された重みに基づいて、前記終端抵抗値を得るための動作単位回路の単位重み当たりの抵抗値を設定する抵抗値設定ステップと、
前記少なくとも2つのドライバ回路のうちの他のドライバ回路について新に設定する重みを受け付ける受付ステップと、
前記単位重み当たりの抵抗値、前記受付部で受け付けた重み、及び前記出力抵抗値に基づく重みから、重みが受け付けられたドライバ回路の出力抵抗値が受け付けた重みに応じた出力抵抗値となり、かつ重みが受け付けられたドライバ回路を除くドライバ回路の各々が前記予め設定された出力抵抗値となるように、前記複数のドライバ回路の各々の動作単位回路の前記動作数を設定する設定ステップと、
を含む処理を実行させるための信号伝送回路の調整プログラム。
12 信号伝送装置
16 伝送線路
18 半導体集積回路
20 信号変換部
22 マルチプレクサ
24 プリドライバ部
26 ドライバ部
30(30a〜30d) ドライバ回路
32(32a〜32d) ドライバユニット
34(34a〜34d) 単位回路
46、90、122、132、150、162 調整制御部
48 基準設定部
52、92、112、124 コード設定部
54 基礎検出部
56 単位抵抗算出部
58 基礎数設定部
60a〜60d レプリカ回路
62 レプリカ回路
70、94、114 重み設定部
72 動作数設定部
74 基礎検出部
76、100、102 対象検出部
84、108、110、118 重み算出部
86、96 ユニット設定部
88a〜88d、98a〜98d、126a〜126d、142a〜142d コード設定部
116 変位検出部
128 重み入力部
134 コード設定部
138 検出部
140 ユニット算出部
144a〜144d、146a〜146d スイッチ素子
152 動作制御部
154 カウンタ部
156 フラグ制御部
164 コンピュータ
Claims (15)
- 所定の出力抵抗値となるように形成され入力される信号に応じた電圧を出力するように動作する複数の動作単位回路を各々が備え、各々に対して予め設定された出力抵抗値に応じて前記動作単位回路の前記出力抵抗値が設定され、前記動作単位回路の動作数が設定されることにより当該動作数の前記動作単位回路が並列接続して動作して前記入力される信号に応じた電圧の信号を出力し、出力した信号が合成されるように並列接続された複数のドライバ回路と、
前記複数のドライバ回路のうちの少なくとも2つのドライバ回路について抵抗値が一つの前記動作単位回路の前記出力抵抗値となる複製回路を用い、当該複製回路の各々の出力電圧を検出する個別検出部と、
前記個別検出部で検出した前記少なくとも2つのドライバ回路のうちの一つのドライバ回路に対応する複製回路の出力電圧と前記少なくとも2つのドライバ回路のうちの他のドライバ回路に対応する複製回路の出力電圧との電圧比に基づいて、前記一つのドライバ回路に対する前記他のドライバ回路の出力抵抗値に基づく比を算出し、少なくとも一つのドライバ回路について算出した前記出力抵抗値に基づく比及び前記複数のドライバ回路に対して前記予め設定された出力抵抗値に基づく比から、前記複数のドライバ回路の各々の出力抵抗値が前記予め設定された出力抵抗値となるように、前記複数のドライバ回路の各々の動作単位回路の動作数を設定する設定部と、
を含む信号伝送回路。 - 前記複数のドライバ回路の各々の一つの動作単位回路に対応し、抵抗値が対応する動作単位回路の前記出力抵抗値となる複数の複製回路を用い、当該複数の複製回路を並列接続した全複製回路の出力電圧を検出する基礎検出部と、
前記複数のドライバ回路の各々において同数の動作単位回路を並列接続して前記複数のドライバ回路の出力抵抗値の合成した終端抵抗値を所定値とする際の基礎動作数を、前記基礎検出部で検出した電圧に基づいて設定する基礎設定部と、
を含み、前記設定部が、前記基礎動作数、前記少なくとも一つのドライバ回路について算出した前記出力抵抗値に基づく比、及び前記複数のドライバ回路の前記予め設定された出力抵抗値に基づく比から、前記複数のドライバ回路の各々の出力抵抗値が前記予め設定された出力抵抗値となるように、前記複数のドライバ回路の各々の動作単位回路の前記動作数を設定する、
請求項1記載の信号伝送回路。 - 前記設定部は、前記予め設定された出力抵抗値に基づく比として、前記予め設定された出力抵抗値の比の逆比から得られる重みを用い、前記複数のドライバ回路の各々の重み、及び前記基礎動作数に基づいて、前記終端抵抗値を得るための動作単位回路の単位重み当たりの抵抗値(Runit)を設定する抵抗値設定部と、
前記単位重み当たりの抵抗値、前記少なくとも一つのドライバ回路について算出した重み、及び前記複数のドライバ回路の各々の重みに基づいて、前記複数のドライバ回路の各々が前記予め設定された出力抵抗値となるように、前記ドライバ回路毎に動作単位回路の前記動作数を設定する個別設定部と、
を含む請求項2記載の信号伝送回路。 - 前記個別検出部は、前記少なくとも2つのドライバ回路に、前記予め設定された出力抵抗値が最も大きいドライバ回路を含み、前記設定部において、前記予め設定された出力抵抗値が最も大きいドライバ回路を基準として前記他のドライバ回路の出力抵抗値の比を算出する、
請求項1から請求項3の何れか1項記載の信号伝送回路。 - 前記個別検出部は、前記少なくとも2つのドライバ回路に、前記予め設定された出力抵抗値が最も小さいドライバ回路を含み、前記設定部において、前記予め設定された出力抵抗値が最も小さいドライバ回路の出力抵抗値の比を算出する、
請求項1から請求項4の何れか1項記載の信号伝送回路。 - 入力される信号を複数に分岐する分岐部と、
所定の出力抵抗値となるように形成され前記分岐部で分岐されて入力される信号に応じた電圧を出力するように動作する複数の動作単位回路を各々が備え、各々に対して予め設定された出力抵抗値に応じて前記動作単位回路の前記出力抵抗値が設定され、前記動作単位回路の動作数が設定されることにより当該動作数の前記動作単位回路が並列接続して動作して前記入力される信号に応じた電圧の信号を出力し、出力した信号が合成されるように前記分岐部で分岐された信号の各々に対して設けられて並列接続された複数のドライバ回路と、
前記複数のドライバ回路のうちの少なくとも2つのドライバ回路について抵抗値が一つの前記動作単位回路の前記出力抵抗値となる複製回路を用い、当該複製回路の各々の出力電圧を検出する個別検出部と、
前記個別検出部で検出した前記少なくとも2つのドライバ回路のうちの一つのドライバ回路に対応する複製回路の出力電圧と前記少なくとも2つのドライバ回路のうちの他のドライバ回路に対応する複製回路の出力電圧との電圧比に基づいて、前記一つのドライバ回路に対する前記他のドライバ回路の出力抵抗値に基づく比を算出し、少なくとも一つのドライバ回路について算出した前記出力抵抗値に基づく比、及び前記複数のドライバ回路に対して前記予め設定された出力抵抗値に基づく比から、前記複数のドライバ回路の各々の出力抵抗値が前記予め設定された出力抵抗値となるように、前記複数のドライバ回路の各々の動作単位回路の動作数を設定する設定部と、
を含む半導体集積回路。 - 前記複数のドライバ回路の各々の一つの動作単位回路に対応し、抵抗値が対応する動作単位回路の前記出力抵抗値となる複数の複製回路を用い、当該複数の複製回路を並列接続した全複製回路の出力電圧を検出する基礎検出部と、
前記複数のドライバ回路の各々において同数の動作単位回路を並列接続して前記複数のドライバ回路の出力抵抗値の合成した終端抵抗値を所定値とする際の基礎動作数を、前記基礎検出部で検出した電圧に基づいて設定する基礎設定部と、
を含み、前記設定部が、前記基礎動作数、及び前記少なくとも一つのドライバ回路について算出した前記出力抵抗値に基づく比及び前記複数のドライバ回路の前記予め設定された出力抵抗値に基づく比から、前記複数のドライバ回路の各々の出力抵抗値が前記予め設定された出力抵抗値となるように、前記複数のドライバ回路の各々の動作単位回路の前記動作数を設定する、
請求項6記載の半導体集積回路。 - 前記設定部は、前記予め設定された出力抵抗値に基づく比として、前記予め設定された出力抵抗値の比の逆比から得られる重みを用い、前記複数のドライバ回路の各々の重み、及び前記基礎動作数に基づいて、前記終端抵抗値を得るための動作単位回路の単位重み当たりの抵抗値を設定する抵抗値設定部と、
前記単位重み当たりの抵抗値、前記少なくとも一つのドライバ回路について算出した重み、及び前記複数のドライバ回路の各々の重みに基づいて、前記複数のドライバ回路の各々が前記予め設定された出力抵抗値となるように、前記ドライバ回路毎に動作単位回路の前記動作数を設定する個別設定部と、
を含む請求項7記載の半導体集積回路。 - 前記個別検出部は、前記少なくとも2つのドライバ回路に、前記予め設定された出力抵抗値が最も大きいドライバ回路を含み、前記設定部において、前記予め設定された出力抵抗値が最も大きいドライバ回路を基準として前記他のドライバ回路の出力抵抗値の比を算出する、
請求項6から請求項8の何れか1項記載の半導体集積回路。 - 前記個別検出部は、前記少なくとも2つのドライバ回路に、前記予め設定された出力抵抗値が最も小さいドライバ回路を含み、前記設定部において、前記予め設定された出力抵抗値が最も小さいドライバ回路の出力抵抗値の比を算出する、
請求項6から請求項9の何れか1項記載の半導体集積回路。 - 所定の出力抵抗値となるように形成され入力される信号に応じた電圧を出力するように動作する複数の動作単位回路を各々が備え、各々に対して予め設定された出力抵抗値に応じて前記動作単位回路の前記出力抵抗値が設定され、前記動作単位回路の動作数が設定されることにより当該動作数の前記動作単位回路が並列接続して動作して前記入力される信号に応じた電圧の信号を出力する複数のドライブ回路を、各々が出力した信号を合成するように並列接続し、
前記複数のドライバ回路のうちの少なくとも2つのドライバ回路について抵抗値が一つの前記動作単位回路の前記出力抵抗値となる複製回路を用いる個別検出部により、当該複製回路の各々の出力電圧を検出し、
前記個別検出部により検出した前記少なくとも2つのドライバ回路のうちの一つのドライバ回路に対応する複製回路の出力電圧と前記少なくとも2つのドライバ回路のうちの他のドライバ回路に対応する複製回路の出力電圧との電圧比に基づいて、前記一つのドライバ回路に対する前記他のドライバ回路の出力抵抗値に基づく比を算出し、
前記少なくとも一つのドライバ回路について算出した前記出力抵抗値に基づく比及び前記複数のドライバ回路に対して前記予め設定された出力抵抗値に基づく比から、前記複数のドライバ回路の各々の出力抵抗値が前記予め設定された出力抵抗値となるように、前記複数のドライバ回路の各々の動作単位回路の動作数を設定する、
ことを含む信号伝送回路の調整方法。 - 前記複数のドライバ回路の各々の一つの動作単位回路に対応し、抵抗値が対応する動作単位回路の前記出力抵抗値となる複数の複製回路を用いる基礎検出部により、当該複数の複製回路を並列接続した全複製回路の出力電圧を検出し、
前記複数のドライバ回路の各々において同数の動作単位回路を並列接続して前記複数のドライバ回路の出力抵抗値の合成した終端抵抗値を所定値とする際の基礎動作数を、前記基礎検出部により検出した電圧に基づいて設定し、
前記ドライバ回路の各々の動作単位回路の前記動作数を設定する際に、前記基礎動作数、前記少なくとも一つのドライバ回路について算出した前記出力抵抗値に基づく比及び前記複数のドライバ回路の前記予め設定された出力抵抗値に基づく比から、前記複数のドライバ回路の各々の出力抵抗値が前記予め設定された出力抵抗値となるように、前記複数のドライバ回路の各々の動作単位回路の前記動作数を設定する、
ことを含む請求項11記載の信号伝送回路の調整方法。 - 前記ドライバ回路の各々の動作単位回路の前記動作数を設定する際に、前記予め設定された出力抵抗値に基づく比として、前記予め設定された出力抵抗値の比の逆比から得られる重みを用い、前記複数のドライバ回路の各々の重み、及び前記基礎動作数に基づいて、前記終端抵抗値を得るための動作単位回路の単位重み当たりの抵抗値を設定し、
前記単位重み当たりの抵抗値、前記少なくとも一つのドライバ回路について算出した重み、及び前記複数のドライバ回路の各々の前記予め設定された出力抵抗値に対する重みに基づいて、前記複数のドライバ回路の各々が前記予め設定された出力抵抗値となるように、前記ドライバ回路毎の動作単位回路の前記動作数を設定する、
ことを含む請求項12記載の信号伝送回路の調整方法。 - 前記個別検出部に、前記少なくとも2つのドライバ回路に、前記予め設定された出力抵抗値が最も大きいドライバ回路を含め、
前記ドライバ回路の各々の動作単位回路の前記動作数を設定する際に、前記予め設定された出力抵抗値が最も大きいドライバ回路を基準として前記他のドライバ回路の出力抵抗値の比を算出する、
ことを含む請求項11から請求項13の何れか1項記載の信号伝送回路の調整方法。 - 前記個別検出部に、前記少なくとも2つのドライバ回路に、前記予め設定された出力抵抗値が最も小さいドライバ回路を含め、
前記ドライバ回路の各々の動作単位回路の前記動作数を設定する際に、前記予め設定された出力抵抗値が最も小さいドライバ回路の出力抵抗値の比を算出する、
ことを含む請求項11から請求項14の何れか1項記載の信号伝送回路の調整方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013064523A JP6007843B2 (ja) | 2013-03-26 | 2013-03-26 | 信号伝送回路、半導体集積回路、及び信号伝送回路の調整方法 |
US14/154,613 US8854108B1 (en) | 2013-03-26 | 2014-01-14 | Signal transmission circuit, semiconductor integrated circuit, and signal transmission circuit adjustment method |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013064523A JP6007843B2 (ja) | 2013-03-26 | 2013-03-26 | 信号伝送回路、半導体集積回路、及び信号伝送回路の調整方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2014192592A true JP2014192592A (ja) | 2014-10-06 |
JP6007843B2 JP6007843B2 (ja) | 2016-10-12 |
Family
ID=51620177
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2013064523A Expired - Fee Related JP6007843B2 (ja) | 2013-03-26 | 2013-03-26 | 信号伝送回路、半導体集積回路、及び信号伝送回路の調整方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US8854108B1 (ja) |
JP (1) | JP6007843B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2017076836A (ja) * | 2015-10-13 | 2017-04-20 | 富士通株式会社 | 終端抵抗調整回路および終端抵抗調整回路を有する装置 |
WO2022269954A1 (ja) * | 2021-06-22 | 2022-12-29 | ソニーセミコンダクタソリューションズ株式会社 | データ伝送回路 |
Families Citing this family (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10061720B2 (en) * | 2014-05-16 | 2018-08-28 | Hitachi, Ltd. | Storage system and signal transfer method |
US9231631B1 (en) * | 2014-06-20 | 2016-01-05 | Altera Corporation | Circuits and methods for adjusting the voltage swing of a signal |
US9455713B1 (en) | 2015-06-02 | 2016-09-27 | Avago Tcehnologies General IP (Singapore) Pte. Ltd. | Split resistor source-series terminated driver |
US9948300B1 (en) * | 2017-03-20 | 2018-04-17 | Micron Technology, Inc. | Apparatuses and methods for partial bit de-emphasis |
CN107147399B (zh) * | 2017-05-10 | 2020-11-27 | 北京兆芯电子科技有限公司 | 驱动器 |
US11283436B2 (en) | 2019-04-25 | 2022-03-22 | Teradyne, Inc. | Parallel path delay line |
US10761130B1 (en) * | 2019-04-25 | 2020-09-01 | Teradyne, Inc. | Voltage driver circuit calibration |
US10942220B2 (en) | 2019-04-25 | 2021-03-09 | Teradyne, Inc. | Voltage driver with supply current stabilization |
US11119155B2 (en) * | 2019-04-25 | 2021-09-14 | Teradyne, Inc. | Voltage driver circuit |
US11296683B2 (en) * | 2020-03-24 | 2022-04-05 | SiFive, Inc. | Low-swing Schmitt triggers |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007213786A (ja) * | 2006-02-07 | 2007-08-23 | Hynix Semiconductor Inc | 半導体メモリ装置のドライバ制御回路及び方法 |
JP2008182516A (ja) * | 2007-01-25 | 2008-08-07 | Fujitsu Ltd | インタフェース回路および半導体集積回路 |
JP2010171781A (ja) * | 2009-01-23 | 2010-08-05 | Renesas Electronics Corp | インピーダンス調整回路 |
JP2011120193A (ja) * | 2009-11-30 | 2011-06-16 | Hynix Semiconductor Inc | データ出力回路 |
JP2011239467A (ja) * | 2011-07-29 | 2011-11-24 | Hitachi Ltd | 出力バッファ回路 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100738961B1 (ko) | 2006-02-22 | 2007-07-12 | 주식회사 하이닉스반도체 | 반도체 메모리의 출력 드라이빙 장치 |
JP4891029B2 (ja) * | 2006-11-02 | 2012-03-07 | ルネサスエレクトロニクス株式会社 | 半導体集積回路 |
DE112008001841T5 (de) * | 2007-07-13 | 2010-06-17 | Advantest Corporation | Prüfvorrichtung und Übertragungsvorrichtung |
US8928365B2 (en) * | 2012-10-23 | 2015-01-06 | Qualcomm Incorporated | Methods and devices for matching transmission line characteristics using stacked metal oxide semiconductor (MOS) transistors |
-
2013
- 2013-03-26 JP JP2013064523A patent/JP6007843B2/ja not_active Expired - Fee Related
-
2014
- 2014-01-14 US US14/154,613 patent/US8854108B1/en not_active Expired - Fee Related
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007213786A (ja) * | 2006-02-07 | 2007-08-23 | Hynix Semiconductor Inc | 半導体メモリ装置のドライバ制御回路及び方法 |
JP2008182516A (ja) * | 2007-01-25 | 2008-08-07 | Fujitsu Ltd | インタフェース回路および半導体集積回路 |
JP2010171781A (ja) * | 2009-01-23 | 2010-08-05 | Renesas Electronics Corp | インピーダンス調整回路 |
JP2011120193A (ja) * | 2009-11-30 | 2011-06-16 | Hynix Semiconductor Inc | データ出力回路 |
JP2011239467A (ja) * | 2011-07-29 | 2011-11-24 | Hitachi Ltd | 出力バッファ回路 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2017076836A (ja) * | 2015-10-13 | 2017-04-20 | 富士通株式会社 | 終端抵抗調整回路および終端抵抗調整回路を有する装置 |
WO2022269954A1 (ja) * | 2021-06-22 | 2022-12-29 | ソニーセミコンダクタソリューションズ株式会社 | データ伝送回路 |
Also Published As
Publication number | Publication date |
---|---|
JP6007843B2 (ja) | 2016-10-12 |
US8854108B1 (en) | 2014-10-07 |
US20140292378A1 (en) | 2014-10-02 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP6007843B2 (ja) | 信号伝送回路、半導体集積回路、及び信号伝送回路の調整方法 | |
US9337807B2 (en) | Output driver circuit with auto-equalization based on drive strength calibration | |
EP1476945B1 (en) | Method and apparatus for selectably providing single-ended and differential signaling with controllable impedance and transition time | |
US20070285121A1 (en) | Reference voltage generators for reducing and/or eliminating termination mismatch | |
US9680469B1 (en) | Circuits and methods for impedance calibration | |
JP4887607B2 (ja) | 抵抗値補償方法、抵抗値補償機能を有する回路、回路の抵抗値試験方法,抵抗値補償プログラム及び回路の抵抗値試験プログラム | |
US20070124518A1 (en) | Transmitter driver circuit in high-speed serial communications system | |
EP3134969B1 (en) | Serdes voltage-mode driver with skew correction | |
US9160403B2 (en) | Signal transmission circuit, signal transmission system, and signal transmission method | |
WO2015175439A1 (en) | N-factorial voltage mode driver | |
JP2008060679A (ja) | 半導体装置の出力回路調整方法 | |
US9197209B2 (en) | Semiconductor device | |
US20180004281A1 (en) | Reception interface circuit and memory system including the same | |
US11765004B2 (en) | Transmission device, reception device, and communication system | |
JP3885773B2 (ja) | インピーダンス調整回路及び調整方法、インピーダンス調整回路を備える半導体装置 | |
US9391594B2 (en) | Semiconductor device | |
US10523340B2 (en) | Transmitting device and receiving device providing relaxed impedance matching | |
US20130135006A1 (en) | High-speed driver circuit | |
CN114124030A (zh) | 一种阻抗匹配网络、数据传输系统和阻抗匹配方法 | |
KR100976414B1 (ko) | 캘리브래이션 회로, 온 다이 터미네이션 장치 및 반도체 메모리 장치 | |
US9484916B1 (en) | Adaptive on-chip termination circuitry | |
KR101703835B1 (ko) | 향상된 신뢰도 및 밀도를 갖는 교정형 출력 드라이버 | |
CN107148755B (zh) | 发送装置以及包含该发送装置的收发系统 | |
KR102663032B1 (ko) | 임피던스 캘리브레이션 장치 | |
JP2012060140A (ja) | 抵抗値補償方法、抵抗値補償機能を有する回路、回路の抵抗値試験方法、抵抗値補償プログラム、回路の抵抗値試験プログラム及びシステム |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20151106 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20160725 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20160816 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20160829 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 6007843 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
LAPS | Cancellation because of no payment of annual fees |