JP2011239467A - 出力バッファ回路 - Google Patents
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Abstract
【解決手段】インバータ1〜3と、一定の時間遅延させる遅延回路1〜3と、バッファ1〜3とを備え、伝送径路に論理信号を送信し、伝送径路の信号減衰量に応じて、送信側で4種以上の信号電圧を有する波形を生成する機能を有する出力バッファ回路で、プリエンファシス量を可変とし、バッファのオン抵抗Rsを一定とする。バッファの前段にセクレタ回路1〜3を有し、インバータは、セレクタ論理によりバッファに入力する信号を選択可能で、データ信号を反転し、セレクタ論理のセレクト信号により、プリエンファシス量とプリエンファシスタップ数を調整する。
【選択図】図1
Description
式1:Rs=(R1+Rs1)×(R2+Rs2)×(R3+Rs3)/((R1+Rs1)+(R2+Rs2)+(R3+Rs3))
バッファ前段のセレクタ論理セレクタ1〜3は、SEL1〜3の各信号により制御される。SEL1〜3の各制御信号は、図1に示されない外部回路により生成されるレベル信号である。この制御信号SEL1〜3を変更することにより、バッファ1〜3の入力信号を選択可能であり、プリエンファシス量、及びプリエンファシスタップ数を選択することができる。また、式1で示す出力バッファ回路の出力インピーダンスが、伝送線路の特性インピーダンスと一致する範囲で、バッファ1〜3のオン抵抗値(R1+Rs1)、(R2+Rs2)、(R3+Rs3)を設計して、プリエンファシス量を変更することが可能で、様々な伝送損失の条件に対応可能な出力バッファ回路を得る。
式2:Voh01=Vt+Rt×(Vdd-Vt)×(1/(Rt+R1+Rs1)+1/(Rt+R2+Rs2)+1/(Rt+R3+Rs3))
タイミングT2では、反転信号は低レベルのままで、遅延信号1は低レベルから高レベルに遷移する。バッファ1のP型トランジスタ11と、バッファ2のN型トランジスタ14と、バッファ3のP型トランジスタ15が各々オンして、他のトランジスタはオフ状態である。この時、送信信号の出力電圧は、式3で与えられるVoh02となる。タイミングT3とT10も同様である。
式3:Voh02=Vt+Rt×(Vdd-Vt)×(1/(Rt+R1+Rs1)+1/(Rt+R3+Rs3))
-Rt×(Vt-Vss)×(1/(Rt+R2+Rs2))
タイミングT4では、反転信号は低レベルから高レベルに遷移して、遅延信号1は高レベルのままである。バッファ1のN型トランジスタ12と、バッファ2のN型トランジスタ14と、バッファ3のN型トランジスタ16が各々オンして、他のトランジスタはオフ状態である。この時、送信信号の出力電圧は、式4で与えられるVol01となる。タイミングT8とT11も同様である。
式4:Vol01=Vt-Rt×(Vt-Vss)×(1/(Rt+R1+Rs1)+1/(Rt+R2+Rs2)+1/(Rt+R3+Rs3))
タイミングT5では、反転信号は高レベルのままで、遅延信号1は高レベルから低レベルに遷移する。バッファ1のN型トランジスタ12と、バッファ2のP型トランジスタ13と、バッファ3のN型トランジスタ16が各々オンして、他のトランジスタはオフ状態である。この時、送信信号の出力電圧は、式5で与えられるVol02となる。タイミングT6とT12も同様である。
式5:Vol02=Vt-Rt×(Vt-Vss)×(1/(Rt+R1+Rs1)+1/(Rt+R3+Rs3))
+Rt×(Vdd-Vt)×(1/(Rt+R2+Rs2))
このように、本発明になる実施例1の出力バッファ回路の例では、出力端子の送信信号の出力電圧は、データ信号が変化した場合の1周期分のみ出力電圧Voh1,Vol1となり、他のタイミングでは出力電圧Voh2,Vol2となるので、伝送線路の信号減衰を補償する目的で、信号の高周波成分の信号振幅を増加して、または、低周波成分の信号振幅を低減するプリエンファシス機能を実現しており、出力バッファ回路の出力インピーダンスはタイミングに依存せず一定である。
式6:Voh22=Vt+Rt×(Vdd-Vt)×(1/(Rt+R1+Rs1)+1/(Rt+R2+Rs2))
-Rt×(Vt-Vss)×(1/(Rt+R3+Rs3))
式7:Voh24=Vt+Rt×(Vdd-Vt)×(1/(Rt+R1+Rs1))
-Rt×(Vt-Vss)×(1/(Rt+R2+Rs2)+1/(Rt+R3+Rs3))
式8:Vol22=Vt-Rt×(Vt-Vss)×(1/(Rt+R1+Rs1)+1/(Rt+R2+Rs2))
+Rt×(Vdd-Vt)×(1/(Rt+R3+Rs3))
式9:Vol24=Vt-Rt×(Vt-Vss)×(1/(Rt+R1+Rs1))
+Rt×(Vdd-Vt)×(1/(Rt+R2+Rs2)+1/(Rt+R3+Rs3))
以上から、実施例1の出力バッファ回路の出力インピーダンスは、送信信号の出力電圧及びプリエンファシス量やプリエンファシスタップ数に依存せず一定値となる。この出力インピーダンスを伝送線路の特性インピーダンスと整合して、出力バッファ回路の出力端子で再反射を防止することができ、高速動作に適した出力バッファ回路を得ることができる。
式10:Rs=(R4+Rs4)×((R5+Rs5)/2)/((R4+Rs4)+(R5+Rs5)/2)
バッファ32〜36のスイッチSW1は、図3に記述されていない外部回路で生成されたレベル信号により制御されて、5個バッファのうち3個のみをオンする条件で変更可能であり、プリエンファシス量、及びプリエンファシスタップ数を選択することができる。また、式10で示す出力バッファ回路の出力インピーダンスが、伝送線路の特性インピーダンスと一致する範囲で、バッファ1〜3のオン抵抗値(R4+Rs4)、(R5+Rs5)を設計して、プリエンファシス量を変更することが可能で、様々な伝送損失の条件に対応可能な出力バッファ回路を得る。
式11:Voh11=Vt+Rt×(Vdd-Vt)×(1/(Rt+R4+Rs4)+2/(Rt+R5+Rs5))
式12:Voh12=Vt+Rt×(Vdd-Vt)×(1/(Rt+R4+Rs4))
式13:Vol11=Vt-Rt×(Vt-Vss)×(1/(Rt+R4+Rs4)+2/(Rt+R5+Rs5))
式14:Vol12=Vt-Rt×(Vt-Vss)×(1/(Rt+R4+Rs4))
バッファ32、33をオンにした場合は、式11で与えられるVoh11、式13で与えられるVol11の2つの出力電圧を有し、プリエンファシス動作を停止した出力波形を得る。
式15:Voh42=Vt+Rt×(Vdd-Vt)×(2/(Rt+R4+Rs4))
式16:Voh44=Vt+Rt×(Vdd-Vt)×(1/(Rt+R4+Rs4))-Rt×(Vt-Vss)
×(2/(Rt+R5+Rs5))
式17:Vol42=Vt-Rt×(Vt-Vss)×(2/(Rt+R4+Rs4))
式18:Vol44=Vt-Rt×(Vt-Vss)×(1/(Rt+R4+Rs4))+Rt×(Vdd-Vt)
×(2/(Rt+R5+Rs5))
バッファ32、36をオンにした場合は、式11で与えられるVoh11、式13で与えられるVol11に加えて、式15で与えられるVoh42、式17で与えられるVol42の4つの出力電圧を有し、2サイクル前までのデータ信号を用いたプリエンファシス出力波形を得る。
Rt:終端抵抗
Vdd:高位の電源
Vss:低位の電源
R1〜5:バッファを構成するトランジスタのオン抵抗値
Rs1〜5:バッファを構成する直列抵抗の抵抗値
SEL1〜3:セレクタのセレクト信号
T1〜12:タイムチャートのタイミング
SW1:バッファ32〜36を出力端子に接続するスイッチ
Ra、Rb:バッファを構成するトランジスタのオン抵抗値
11,13,15,21,23,51,52,55,61,63,65,101,103,104:P型トランジスタ
12,14,16,22,24,53,54,56,62,64,66,102,105,106:N型トランジスタ
Claims (1)
- インバータと、一定の時間遅延させる遅延回路と、バッファとを備え、伝送径路に論理信号を送信し、伝送径路の信号減衰量に応じて、送信側で4種以上の信号電圧を有する波形を生成する機能を有する出力バッファ回路であって、
プリエンファシス量を可変とし、かつ、バッファのオン抵抗を一定とする手段を備え、
前記バッファの前段にセクレタを有しており、前記バッファは、高位の電源と低位の電源の間に接続された入力信号により相補的に動作するP型トランジスタとN型トランジスタを備え、出力電圧に依らずオン抵抗が一定であり、かつ、2個以上の並列に接続され、
前記インバータは、バッファ出力の論理値を示すデータ信号と、データ信号の反転信号のうち何れか1つ或いは両方の信号を入力とし、セレクタ論理によりバッファに入力する信号を選択可能で、データ信号を反転し、各バッファのオン抵抗は、2個以上のバッファのオン抵抗の並列合成抵抗値が、出力端子に接続された伝送線路の特性インピーダンスと一致するように決定され、前記セレクタ論理のセレクト信号により、プリエンファシス量とプリエンファシスタップ数を調整し、伝送線路は受信端で終端電圧に接続する終端抵抗により終端されていることを特徴とする出力バッファ回路。
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