CN112653446A - 一种带同步使能和输出电平置位的cmos驱动电路及驱动方法 - Google Patents

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Abstract

本发明涉及一种带同步使能和输出电平置位的CMOS驱动电路及驱动方法。本发明包括电平转换电路、占空比校正电路、同步逻辑电路、栅压控制器和输出驱动电路，电平转换电路依次通过占空比校正电路、同步逻辑电路和栅压控制器接入输出驱动电路，其中电平转换电路完成差分CML信号向CMOS信号的电平转换；占空比校正电路完成CMOS信号占空比校正；同步逻辑电路完成OE控制信号的同步，并将该信号与时钟信号进行逻辑运算完成时钟信号同步；栅压控制器在OE为低时屏蔽时钟信号，产生输出高阻态所需的控制信号，OE为高时释放时钟信号，驱动输出驱动电路；输出驱动电路完成最终CMOS输出电平驱动功能。本发明可以有效降低系统复杂度、减少芯片端口。

Description

一种带同步使能和输出电平置位的CMOS驱动电路及驱动方法
技术领域
本发明涉及集成电路领域，尤其涉及一种带同步使能和输出电平置位的CMOS驱动电路及驱动方法。
背景技术
现有的CMOS驱动电路，通过多个管脚输入控制信号来分别实现使能功能和输出状态置位功能，通过外部时钟进行状态传输。这种结构的CMOS驱动电路需要多个PIN脚，占用管脚资源；需系统提供额外时钟源进行输出态传输、置位；难以同时实现同步使能和状态置位功能。
发明内容
本发明为解决背景技术中存在的上述技术问题，提供了一种带同步使能和输出电平置位的CMOS驱动电路及驱动方法，可以有效降低系统复杂度、减少芯片端口。
本发明的技术解决方案是：本发明为一种带同步使能和输出电平置位的CMOS驱动电路，其特殊之处在于：所述驱动电路包括电平转换电路、占空比校正电路、同步逻辑电路、栅压控制器和输出驱动电路，电平转换电路依次通过占空比校正电路、同步逻辑电路和栅压控制器接入输出驱动电路，其中电平转换电路完成差分CML信号向CMOS信号的电平转换；占空比校正电路完成CMOS信号占空比校正；同步逻辑电路完成OE控制信号的同步，并将该信号与时钟信号进行逻辑运算完成时钟信号同步；栅压控制器在OE为低时屏蔽时钟信号，产生输出高阻态所需的控制信号，OE为高时释放时钟信号，驱动输出驱动电路；输出驱动电路完成最终CMOS输出电平驱动功能。
优选的，电平转换电路包括比较器COMP1和比较器COMP2，比较器COMP1和比较器COMP2分别接入占空比校正电路。
优选的，占空比校正电路包括反相器inv1、反相器inv2、反相器inv3、反相器inv4、反相器inv5和反相器inv6，反相器inv1的输入端接比较器COMP1的输出端，反相器inv2的输入端接比较器COMP2的输出端，反相器inv3的输入端接反相器inv1的输出端，反相器inv4的输入端接反相器inv2的输出端，反相器inv5的输入端接反相器inv1的输出端、输出端接反相器inv2的输出端，反相器inv6的输入端接反相器inv2的输出端、输出端接反相器inv1的输出端，反相器inv3的输出端和反相器inv4的输出端接同步逻辑电路。
优选的，同步逻辑电路包括触发器DFF、缓冲器BUF、延迟单元DLY、选通模块MUX以及与非门NAND，触发器DFF的CK端接反相器inv3的输出端、CKN端接反相器inv4的输出端、D端接使能输入信号OE，缓冲器BUF的输入端接触发器DFF的输出Q端，延迟单元DLY的输入端接使能输入信号OE，选通模块MUX的SEL输入端接缓冲器BUF的输出端、D1输入端接触发器DFF的输出Q端、D0输入端接延迟单元DLY的输出端，与非门NAND的输入端分别接反相器inv3的输出端及选通模块MUX的输出端，与非门NAND的输出端接栅压控制器。
优选的，栅压控制器包括PMOS管M1、PMOS管M2、NMOS管M3，PMOS管M4、NMOS管M5、NMOS管M6和反相器inv7，反相器inv7的输入端接使能输入信号OE，PMOS管M1的栅极接与非门NAND的输出端、源端接电源VDD、漏端接输出端PG，PMOS管M2的栅极接反相器inv7的输出端、源端接输出端PG、漏端接输出端NG，PMOS管M4的栅极接使能输入信号OE、源端接电源VDD、漏端接输出端PG，NMOS管M3的栅极接与非门NAND的输出端、源端接地、漏端接输出端NG，NMOS管M5的栅极接使能输入信号OE、源端接输出端NG、漏端接输出端PG，NMOS管M6的栅极接反相器inv7的输出端、源端接地、漏端接输出端NG；输出端PG和输出端NG接输出驱动电路。
优选的，输出驱动电路包括PMOS管M7和NMOS管M8，PMOS管M7的栅极接输出端PG、源端接电源VDD、漏端接输出端VO，NMOS管M8的栅极接输出端NG、源端接地、漏端接输出端VO。
一种实现上述的带同步使能和输出电平置位的CMOS驱动电路的驱动方法，其特殊之处在于：该方法包括以下步骤：
1)电平转换电路完成差分CML信号向CMOS信号的电平转换；
2)占空比校正电路完成CMOS信号占空比校正；
3)同步逻辑电路完成输入状态传输及时钟信号的同步；
4)栅压控制器完成对同步时钟信号(Sync CK)的状态控制；
5)输出驱动电路完成同步的CMOS时钟信号驱动输出及输出电平状态置位。
本发明提供的具有同步使能和输出电平状态置位功能的CMOS电平驱动电路和方法，其中同步逻辑电路和栅压控制器是本发明核心电路，同步逻辑电路通过同步使能和状态控制信号(OE)及时钟信号完成输入状态传输及时钟信号的同步，栅压控制器通过同步使能和状态控制信号(OE)完成对同步时钟信号(Sync CK)的状态控制。其特点是OE是电路唯一的同步使能和状态控制信号(OE为低时，输出高阻态；OE为高时，无时钟信号时按照输入高低态对输出进行高低电平置位，有时钟信号时输出同步后的CMOS信号)，且无需外围电路提供额外的时钟激励进行同步，可以有效降低系统复杂度、减少芯片端口。
附图说明
图1是本发明的电路原理图；
图2是本发明的同步逻辑电路图；
图3是图2的时序关系图；
图4是本发明的栅压控制器的电路图。
具体实施方式
本发明提供的一种带同步使能和输出电平置位的CMOS驱动电路，该驱动电路包括电平转换电路、占空比校正电路、同步逻辑电路、栅压控制器和输出驱动电路，电平转换电路依次通过占空比校正电路、同步逻辑电路和栅压控制器接入输出驱动电路，其中电平转换电路完成差分CML信号向CMOS信号的电平转换；占空比校正电路完成CMOS信号占空比校正；同步逻辑电路完成OE控制信号的同步，并将该信号与时钟信号进行逻辑运算完成时钟信号同步；栅压控制器在OE为低时屏蔽时钟信号，产生输出高阻态所需的控制信号，OE为高时释放时钟信号，驱动输出驱动电路；输出驱动电路完成最终CMOS输出电平驱动功能。
本发明还提供一种带同步使能和输出电平置位的CMOS驱动电路的驱动方法，该方法包括以下步骤：
1)电平转换电路完成差分CML信号向CMOS信号的电平转换；
2)占空比校正电路完成CMOS信号占空比校正；
3)同步逻辑电路完成输入状态传输及时钟信号的同步；
4)栅压控制器完成对同步时钟信号(Sync CK)的状态控制；
5)输出驱动电路完成同步的CMOS时钟信号驱动输出及输出电平状态置位。
下面结合附图和具体实施例对本发明的技术方案做进一步详细描述。
参见图1，本发明的具体实施例的结构包括电平转换电路、占空比校正电路、同步逻辑电路、栅压控制电路和输出驱动电路，电平转换电路依次通过占空比校正电路、同步逻辑电路和栅压控制器接入输出驱动电路，其中：
电平转换电路包括比较器COMP1和比较器COMP2,比较器COMP1正向输入端接电压信号vip、负向输入端接电压信号vin，比较器COMP2正向输入端接电压信号vin、负向输入端接电压信号vip；
占空比校正电路包括反相器inv1、反相器inv2、反相器inv3、反相器inv4、反相器inv5和反相器inv6，反相器inv1的输入端接比较器COMP1的输出电压vop，反相器inv2的输入端接比较器COMP2的输出电压von，反相器inv3的输入端接反相器inv1的输出端vo1，反相器inv4的输入端接反相器inv2的输出端vo2，反相器inv5的输入端接反相器inv1的输出端vo1、输出端接反相器inv2的输出端vo2，反相器inv6的输入端接反相器inv2的输出端vo2、输出端接反相器inv1的输出端vo1，反相器inv3的输出端vo3和反相器inv4的输出端vo4接同步逻辑电路。
同步逻辑电路输出同步时钟信号Sync CK给栅压控制器，栅压控制器的输出端PG和输出端NG接输出驱动电路。
输出驱动电路包括PMOS管M7和NMOS管M8，PMOS管M7的栅极接栅压控制器的输出端PG、源端接电源VDD、漏端接输出端VO，NMOS管M8的栅极接栅压控制器的输出端NG、源端接地、漏端接输出端VO。
参见图2，本发明的同步逻辑电路具体结构包括触发器DFF、缓冲器BUF、延迟单元DLY、选通模块MUX以及与非门NAND，触发器DFF的CK端接占空比校正电路的反相器inv3的输出端vo3、CKN端接反相器inv4的输出端vo4、D端接使能输入信号OE，缓冲器BUF的输入端接触发器DFF的输出Q端，延迟单元DLY的输入端接使能输入信号OE，选通模块MUX的SEL输入端接缓冲器BUF的输出端、D1输入端接触发器DFF的输出Q端、D0输入端接延迟单元DLY的输出端，与非门NAND的输入端分别接占空比校正电路的反相器inv3的输出端vo3及选通模块MUX的输出端，输出为Sync CK。
同步逻辑电路通过同步使能和状态控制信号(OE)及时钟信号完成输入状态传输及时钟信号的同步。OE通过占空比校正后的时钟信号经触发器DFF产生同步后的使能信号(OE_Sync)，通过延迟单元DLY产生OE延迟信号(OE_dly)，通过缓冲器BUF产生OE延迟同步信号(OE_Sync_dly)。需要说明的是OE_dly延迟时间需大于触发时间间隔tpd(即tdly＞tpd)，而OE_Sync_dly较OE_Sync仅有ns级延迟。
输入状态传输：输出电平状态置位是当时钟、数据类产品在输入端失效或错误连接时将输出电平按要求置位的必要功能，为了满足本发明在产品中的集成，需要电路对输入高低状态进行传输，然而由于输入失效时，电路中没有时钟，OE使能信号无法通过触发器DFF同步通路传输，时钟信号通路上的输入高低状态会持续被与非逻辑屏蔽，故需要额外的传输通路对OE使能信号进行传输，在本发明中通过延迟单元DLY对OE信号进行延迟，通过选通模块MUX，当OE_Sync_dly为0(即OE_Sync为0)时，将OE_dly选出；即便当OE_Sync误锁存至1，选通模块MUX依旧可以将这一高电平选出，从而通过与非门NAND将时钟信号通路上的输入高低状态释放至后级。
时钟信号的同步：电路整体采用将时钟信号与同步信号进行逻辑运算的思想来实现时钟信号同步的功能，时序关系如图3所示，选通模块MUX(SEL＝0时选D0，SEL＝1时选D1)控制信号OE_Sync_dly将其自身选出(之所以用OE_Sync_dly作为选通信号而不用OE_Sync本身是为了防止选通过程中的数据竞争)，选通后的信号(即OE_Sync_sel)与时钟信号作与非运算得到同步后的时钟信号。
参见图4,本发明的栅压控制器具体结构包括PMOS管M1、PMOS管M2、NMOS管M3，PMOS管M4、NMOS管M5、NMOS管M6和反相器inv7，反相器inv7的输入端接使能输入信号OE，PMOS管M1的栅极接同步逻辑电路的输出端Sync CK、源端接电源VDD、漏端接输出端PG，PMOS管M2的栅极接反相器inv7的输出端、源端接输出端PG、漏端接输出端NG，PMOS管M4的栅极接使能输入信号OE、源端接电源VDD、漏端接输出端PG，NMOS管M3的栅极接同步逻辑电路的输出端Sync CK、源端接地、漏端接输出端NG，NMOS管M5的栅极接使能输入信号OE、源端接输出端NG、漏端接输出端PG，NMOS管M6的栅极接反相器inv7的输出端、源端接地、漏端接输出端NG；输出端PG和输出端NG接输出驱动电路。
栅压控制器通过同步使能和状态控制信号(OE)完成对同步时钟信号(Sync CK)的状态控制，当OE＝0时PMOS管M2、NMOS管M5关闭，PMOS管M4、NMOS管M6导通，PG＝1，NG＝0，后级输出驱动电路关闭，输出置为高阻态；当OE＝1时PMOS管M4、NMOS管M6关闭，PMOS管M2、NMOS管M5、PMOS管M1、NMOS管M3导通，PMOS管M2、NMOS管M5将PG、NG短接，PMOS管M1、NMOS管M3以CMOS反相器结构工作，PG、NG节点信号为同步时钟信号(Sync CK)的反向信号，配合后级输出驱动电路以缓冲器结构工作，输出信号即为同步后的时钟信号。
最后应说明的是：以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细地说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。

Claims (7)

1.一种带同步使能和输出电平置位的CMOS驱动电路，其特征在于：所述驱动电路包括电平转换电路、占空比校正电路、同步逻辑电路、栅压控制器和输出驱动电路，所述电平转换电路依次通过占空比校正电路、同步逻辑电路和栅压控制器接入输出驱动电路，其中电平转换电路完成差分CML信号向CMOS信号的电平转换；占空比校正电路完成CMOS信号占空比校正；同步逻辑电路完成OE控制信号的同步，并将该信号与时钟信号进行逻辑运算完成时钟信号同步；栅压控制器在OE为低时屏蔽时钟信号，产生输出高阻态所需的控制信号，OE为高时释放时钟信号，驱动输出驱动电路；输出驱动电路完成最终CMOS输出电平驱动功能。
2.根据权利要求1所述的带同步使能和输出电平置位的CMOS驱动电路，其特征在于：所述电平转换电路包括比较器COMP1和比较器COMP2，所述比较器COMP1和比较器COMP2分别接入占空比校正电路。
3.根据权利要求2所述的带同步使能和输出电平置位的CMOS驱动电路，其特征在于：所述占空比校正电路包括反相器inv1、反相器inv2、反相器inv3、反相器inv4、反相器inv5和反相器inv6，所述反相器inv1的输入端接比较器COMP1的输出端，所述反相器inv2的输入端接比较器COMP2的输出端，所述反相器inv3的输入端接反相器inv1的输出端，所述反相器inv4的输入端接反相器inv2的输出端，所述反相器inv5的输入端接反相器inv1的输出端、输出端接反相器inv2的输出端，所述反相器inv6的输入端接反相器inv2的输出端、输出端接反相器inv1的输出端，所述反相器inv3的输出端和反相器inv4的输出端接同步逻辑电路。
4.根据权利要求3所述的带同步使能和输出电平置位的CMOS驱动电路，其特征在于：所述同步逻辑电路包括触发器DFF、缓冲器BUF、延迟单元DLY、选通模块MUX以及与非门NAND，所述触发器DFF的CK端接反相器inv3的输出端、CKN端接反相器inv4的输出端、D端接使能输入信号OE，所述缓冲器BUF的输入端接触发器DFF的输出Q端，所述延迟单元DLY的输入端接使能输入信号OE，所述选通模块MUX的SEL输入端接缓冲器BUF的输出端、D1输入端接触发器DFF的输出Q端、D0输入端接延迟单元DLY的输出端，所述与非门NAND的输入端分别接反相器inv3的输出端及选通模块MUX的输出端，所述与非门NAND的输出端接栅压控制器。
5.根据权利要求4所述的带同步使能和输出电平置位的CMOS驱动电路，其特征在于：所述栅压控制器包括PMOS管M1、PMOS管M2、NMOS管M3，PMOS管M4、NMOS管M5、NMOS管M6和反相器inv7，所述反相器inv7的输入端接使能输入信号OE，所述PMOS管M1的栅极接与非门NAND的输出端、源端接电源VDD、漏端接输出端PG，所述PMOS管M2的栅极接反相器inv7的输出端、源端接输出端PG、漏端接输出端NG，所述PMOS管M4的栅极接使能输入信号OE、源端接电源VDD、漏端接输出端PG，所述NMOS管M3的栅极接与非门NAND的输出端、源端接地、漏端接输出端NG，所述NMOS管M5的栅极接使能输入信号OE、源端接输出端NG、漏端接输出端PG，所述NMOS管M6的栅极接反相器inv7的输出端、源端接地、漏端接输出端NG；所述输出端PG和输出端NG接输出驱动电路。
6.根据权利要求5所述的带同步使能和输出电平置位的CMOS驱动电路，其特征在于：所述输出驱动电路包括PMOS管M7和NMOS管M8，所述PMOS管M7的栅极接输出端PG、源端接电源VDD、漏端接输出端VO，所述NMOS管M8的栅极接输出端NG、源端接地、漏端接输出端VO。
7.一种实现权利要求1所述的带同步使能和输出电平置位的CMOS驱动电路的驱动方法，其特征在于：该方法包括以下步骤：
1)电平转换电路完成差分CML信号向CMOS信号的电平转换；
2)占空比校正电路完成CMOS信号占空比校正；
3)同步逻辑电路完成输入状态传输及时钟信号的同步；
4)栅压控制器完成对同步时钟信号的状态控制；
5)输出驱动电路完成同步的CMOS时钟信号驱动输出及输出电平状态置位。
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