JP3129534B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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Description
【０００１】
【産業上の利用分野】この発明は、半導体記憶装置に関
し、特に低電圧動作版として動作する半導体記憶装置に
関する。
し、特に低電圧動作版として動作する半導体記憶装置に
関する。
【０００２】
【従来の技術】半導体記憶装置は、近年、低消費電力化
や、トランジスタ等の微細化による信頼性向上等のため
に、低電源電圧化が進んでいる。このことにより、同じ
メモリ容量の半導体記憶装置でも、今までの電源電圧５
Ｖで動作する５Ｖ動作版と近年普及してきている電源電
圧３Ｖで動作する低電圧動作版としての３Ｖ動作版との
２つの品種がある。
や、トランジスタ等の微細化による信頼性向上等のため
に、低電源電圧化が進んでいる。このことにより、同じ
メモリ容量の半導体記憶装置でも、今までの電源電圧５
Ｖで動作する５Ｖ動作版と近年普及してきている電源電
圧３Ｖで動作する低電圧動作版としての３Ｖ動作版との
２つの品種がある。
【０００３】３Ｖ動作版は、通常、電圧動作マージンの
ために電源電圧が５Ｖでも動作する。このため、もし５
Ｖ動作版と間違えて３Ｖ動作版が実装されると、信頼性
が悪くなり、市場で不具合を起こす可能性がある。
ために電源電圧が５Ｖでも動作する。このため、もし５
Ｖ動作版と間違えて３Ｖ動作版が実装されると、信頼性
が悪くなり、市場で不具合を起こす可能性がある。
【０００４】
【発明が解決しようとする課題】従来の半導体記憶装置
では、３Ｖ動作版は電圧動作マージンのために電源電圧
が５Ｖでも動作するので、５Ｖ動作版と間違えて実装さ
れると信頼性が悪くなり、市場で不具合を起こす可能性
があるという問題点があった。
では、３Ｖ動作版は電圧動作マージンのために電源電圧
が５Ｖでも動作するので、５Ｖ動作版と間違えて実装さ
れると信頼性が悪くなり、市場で不具合を起こす可能性
があるという問題点があった。
【０００５】この発明は、このような問題点を解決する
ためになされたもので、３Ｖ動作版において、電源電圧
の３Ｖと５Ｖとを区別し電源電圧が５Ｖのときには読み
出しデータが出力されない半導体記憶装置を得ることを
目的とする。
ためになされたもので、３Ｖ動作版において、電源電圧
の３Ｖと５Ｖとを区別し電源電圧が５Ｖのときには読み
出しデータが出力されない半導体記憶装置を得ることを
目的とする。
【０００６】
【課題を解決するための手段】この発明に係る半導体記
憶装置は、電源電圧レベルに応じて信号の出力を変える
信号発生回路と、前記信号発生回路の出力を入力とし、
半導体記憶装置に書込まれたデータの出力を制御する制
御信号を出力する制御回路とを備え、前記制御回路は、
第１の電源電圧レベルが与えられると、書込まれたデー
タの出力をイネーブルとする制御信号を出力し、第２の
電源電圧レベルが与えられると、書込まれたデータの出
力をディスエーブルとする制御信号を出力し、前記第２
の電源電圧レベルは、前記第１の電源電圧レベルの電圧
より高い電圧であり、前記第１および第２の電源電圧レ
ベルで前記半導体装置の内部の動作が可能であることを
特徴とするものである。
憶装置は、電源電圧レベルに応じて信号の出力を変える
信号発生回路と、前記信号発生回路の出力を入力とし、
半導体記憶装置に書込まれたデータの出力を制御する制
御信号を出力する制御回路とを備え、前記制御回路は、
第１の電源電圧レベルが与えられると、書込まれたデー
タの出力をイネーブルとする制御信号を出力し、第２の
電源電圧レベルが与えられると、書込まれたデータの出
力をディスエーブルとする制御信号を出力し、前記第２
の電源電圧レベルは、前記第１の電源電圧レベルの電圧
より高い電圧であり、前記第１および第２の電源電圧レ
ベルで前記半導体装置の内部の動作が可能であることを
特徴とするものである。
【０００７】
【作用】この発明においては、電源電圧レベルに応じて
信号の出力を変える信号発生回路の出力を入力とし、半
導体記憶装置に書込まれたデータの出力を制御する制御
信号を出力する制御回路により、第１の電源電圧レベル
が与えられると、書込まれたデータの出力をイネーブル
とする制御信号を出力し、第１の電源電圧レベルの電圧
より高い第２の電源電圧レベルが与えられると、書込ま
れたデータの出力をディスエーブルとする制御信号を出
力する。
信号の出力を変える信号発生回路の出力を入力とし、半
導体記憶装置に書込まれたデータの出力を制御する制御
信号を出力する制御回路により、第１の電源電圧レベル
が与えられると、書込まれたデータの出力をイネーブル
とする制御信号を出力し、第１の電源電圧レベルの電圧
より高い第２の電源電圧レベルが与えられると、書込ま
れたデータの出力をディスエーブルとする制御信号を出
力する。
【０００８】
【実施例】以下、この発明の実施例について複数の参考
例を参照しつつ説明する。参考 例１． 図１は、この発明の参考例１を示す回路図であり、同図
（ａ）はリセットイネーブル信号発生回路、同図（ｂ）
は外部入力信号ディスエーブル回路である。同図（ａ）
において、１は電源電圧ＶCCを供給する電源線、２は例
えば２つ直列接続されて電源線１に接続されたｎ−チャ
ネルトランジスタ、３はｎ−チャネルトランジスタ２に
接続されて他端が接地された高抵抗値を有する抵抗器、
４は例えば２つ直列接続されてｎ−チャネルトランジス
タ２と抵抗器３との間のノードＮに接続されたインバー
タである。
例を参照しつつ説明する。参考 例１． 図１は、この発明の参考例１を示す回路図であり、同図
（ａ）はリセットイネーブル信号発生回路、同図（ｂ）
は外部入力信号ディスエーブル回路である。同図（ａ）
において、１は電源電圧ＶCCを供給する電源線、２は例
えば２つ直列接続されて電源線１に接続されたｎ−チャ
ネルトランジスタ、３はｎ−チャネルトランジスタ２に
接続されて他端が接地された高抵抗値を有する抵抗器、
４は例えば２つ直列接続されてｎ−チャネルトランジス
タ２と抵抗器３との間のノードＮに接続されたインバー
タである。
【０００９】また、同図（ｂ）において、５はノア回路
であり、同図（ａ）のリセットイネーブル信号発生回路
の出力であるリセットイネーブル信号ＲＥと半導体記憶
装置を動作させるための制御信号としての外部ロウアド
レスストローブ信号ＥＸＴバーＲＡＳとに応じて内部ロ
ウアドレスストローブ信号ＲＡＳを出力する。
であり、同図（ａ）のリセットイネーブル信号発生回路
の出力であるリセットイネーブル信号ＲＥと半導体記憶
装置を動作させるための制御信号としての外部ロウアド
レスストローブ信号ＥＸＴバーＲＡＳとに応じて内部ロ
ウアドレスストローブ信号ＲＡＳを出力する。
【００１０】このような図１（ａ）のリセットイネーブ
ル信号発生回路と図１（ｂ）の外部入力信号ディスエー
ブル回路とで電源電圧レベルディテクタ回路を構成し、
この電源電圧レベルディテクタ回路を半導体記憶装置の
３Ｖ動作版に備える。
ル信号発生回路と図１（ｂ）の外部入力信号ディスエー
ブル回路とで電源電圧レベルディテクタ回路を構成し、
この電源電圧レベルディテクタ回路を半導体記憶装置の
３Ｖ動作版に備える。
【００１１】次に、上述した構成の動作を説明する。ノ
ードＮは抵抗器３を介して接地されているが、この抵抗
器３は高抵抗値を有するためあまり電流を流す能力がな
いので、ノードＮの電圧レベルはＶCC−２Ｖth（Ｖthは
ｎ−チャネルトランジスタ２のしきい値電圧）となる。
ードＮは抵抗器３を介して接地されているが、この抵抗
器３は高抵抗値を有するためあまり電流を流す能力がな
いので、ノードＮの電圧レベルはＶCC−２Ｖth（Ｖthは
ｎ−チャネルトランジスタ２のしきい値電圧）となる。
【００１２】ここで、電源電圧ＶCCが３Ｖの場合の動作
について説明する。ｎ−チャネルトランジスタ２のしき
い値Ｖthは例えば１Ｖ程度に設定されているため、ノー
ドＮの電圧レベルは３Ｖ−２×１Ｖ＝１Ｖ程度となる。
インバータ４の論理しきい値は例えば２Ｖに設定されて
いるので、インバータ４の論理しきい値２Ｖよりも小さ
いノードＮの１Ｖのレベルはロウレベル（以下、“Ｌ"
と記す）となる。
について説明する。ｎ−チャネルトランジスタ２のしき
い値Ｖthは例えば１Ｖ程度に設定されているため、ノー
ドＮの電圧レベルは３Ｖ−２×１Ｖ＝１Ｖ程度となる。
インバータ４の論理しきい値は例えば２Ｖに設定されて
いるので、インバータ４の論理しきい値２Ｖよりも小さ
いノードＮの１Ｖのレベルはロウレベル（以下、“Ｌ"
と記す）となる。
【００１３】従って、１段目のインバータ４の出力はハ
イレベル（以下、“Ｈ"と記す）となり、２段目のイン
バータ４の出力であるリセットイネーブル信号ＲＥは
“Ｌ"となる。リセットイネーブル信号ＲＥが“Ｌ"であ
ると、ノア回路５はインバータと等価になり、外部制御
信号である外部ロウアドレスストローブ信号ＥＸＴバー
ＲＡＳに同期した内部ロウアドレスストローブ信号ＲＡ
Ｓを発生する。この内部ロウアドレスストローブ信号Ｒ
ＡＳにより半導体記憶装置が動作する。
イレベル（以下、“Ｈ"と記す）となり、２段目のイン
バータ４の出力であるリセットイネーブル信号ＲＥは
“Ｌ"となる。リセットイネーブル信号ＲＥが“Ｌ"であ
ると、ノア回路５はインバータと等価になり、外部制御
信号である外部ロウアドレスストローブ信号ＥＸＴバー
ＲＡＳに同期した内部ロウアドレスストローブ信号ＲＡ
Ｓを発生する。この内部ロウアドレスストローブ信号Ｒ
ＡＳにより半導体記憶装置が動作する。
【００１４】次に、電源電圧ＶCCが５Ｖの場合の動作に
ついて説明する。ｎ−チャネルトランジスタ２のしきい
値Ｖthは上述した電源電圧ＶCCが３Ｖの場合と同じく例
えば１Ｖ程度であるので、ノードＮの電圧レベルは、５
Ｖ−２×１Ｖ＝３Ｖ程度となる。インバータ４の論理し
きい値は上述した電源電圧ＶCCが３Ｖの場合と同じく２
Ｖ程度であるので、ノードＮの３Ｖのレベルはインバー
タ４の論理しきい値２Ｖよりも大きいため“Ｈ"とな
る。
ついて説明する。ｎ−チャネルトランジスタ２のしきい
値Ｖthは上述した電源電圧ＶCCが３Ｖの場合と同じく例
えば１Ｖ程度であるので、ノードＮの電圧レベルは、５
Ｖ−２×１Ｖ＝３Ｖ程度となる。インバータ４の論理し
きい値は上述した電源電圧ＶCCが３Ｖの場合と同じく２
Ｖ程度であるので、ノードＮの３Ｖのレベルはインバー
タ４の論理しきい値２Ｖよりも大きいため“Ｈ"とな
る。
【００１５】従って、１段目のインバータ４の出力は
“Ｌ”となり、２段目のインバータ４の出力であるリセ
ットイネーブル信号ＲＥはハイレベル（以下、“Ｈ"と
記す）となる。リセットイネーブル信号ＲＥが“Ｈ"で
あると、ノア回路５の出力である内部ロウアドレススト
ローブ信号ＲＡＳは、外部ロウアドレスストローブ信号
ＥＸＴバーＲＡＳの状態に関係なく“Ｌ"一定となる。
このため、半導体記憶装置の動作は停止する。
“Ｌ”となり、２段目のインバータ４の出力であるリセ
ットイネーブル信号ＲＥはハイレベル（以下、“Ｈ"と
記す）となる。リセットイネーブル信号ＲＥが“Ｈ"で
あると、ノア回路５の出力である内部ロウアドレススト
ローブ信号ＲＡＳは、外部ロウアドレスストローブ信号
ＥＸＴバーＲＡＳの状態に関係なく“Ｌ"一定となる。
このため、半導体記憶装置の動作は停止する。
【００１６】次に、上述した動作に基づく半導体記憶装
置の３Ｖ動作版の動作を図２のタイミング図を参照しな
がら説明する。図２において、実線は電源電圧ＶCCが３
Ｖまたは５Ｖの場合の半導体記憶装置の動作を示し、破
線は電源電圧ＶCCが３Ｖのみの場合の半導体記憶装置の
動作を示す。
置の３Ｖ動作版の動作を図２のタイミング図を参照しな
がら説明する。図２において、実線は電源電圧ＶCCが３
Ｖまたは５Ｖの場合の半導体記憶装置の動作を示し、破
線は電源電圧ＶCCが３Ｖのみの場合の半導体記憶装置の
動作を示す。
【００１７】また、ＥＸＴバーＲＡＳは先に説明したよ
うに半導体記憶装置を動作させるための制御信号として
の外部ロウアドレスストローブ信号であり、ロウアドレ
スを決定する。ＥＸＴバーＣＡＳは半導体記憶装置のコ
ラムアドレスを決定する制御信号としての外部コラムア
ドレスストローブ信号、ＥＸＴバーＷＥは読み出しまた
は書き込みを制御する外部ライトイネーブル信号、ＥＸ
ＴＡddはロウアドレス信号またはコラムアドレス信号、
Ｄoutは読み出しデータである。
うに半導体記憶装置を動作させるための制御信号として
の外部ロウアドレスストローブ信号であり、ロウアドレ
スを決定する。ＥＸＴバーＣＡＳは半導体記憶装置のコ
ラムアドレスを決定する制御信号としての外部コラムア
ドレスストローブ信号、ＥＸＴバーＷＥは読み出しまた
は書き込みを制御する外部ライトイネーブル信号、ＥＸ
ＴＡddはロウアドレス信号またはコラムアドレス信号、
Ｄoutは読み出しデータである。
【００１８】まず、電源電圧ＶCCが３Ｖの場合の動作に
ついて説明する。図１（ａ）のリセットイネーブル発生
回路から出力されるリセットイネーブル信号ＲＥは破線
で示すように“Ｌ"になるので、図１（ｂ）の外部入力
信号ディスエーブル回路のノア回路５は外部から入力し
た外部ロウアドレスストローブ信号ＥＸＴバーＲＡＳに
同期した内部ロウアドレスストローブ信号ＲＡＳを出力
する。
ついて説明する。図１（ａ）のリセットイネーブル発生
回路から出力されるリセットイネーブル信号ＲＥは破線
で示すように“Ｌ"になるので、図１（ｂ）の外部入力
信号ディスエーブル回路のノア回路５は外部から入力し
た外部ロウアドレスストローブ信号ＥＸＴバーＲＡＳに
同期した内部ロウアドレスストローブ信号ＲＡＳを出力
する。
【００１９】そして、外部ロウアドレスストローブ信号
ＥＸＴバーＲＡＳが“Ｌ"になることによりノア回路５
から出力される内部ロウアドレスストローブ信号ＲＡＳ
が破線で示す“Ｈ”になると共に、外部コラムアドレス
ストローブ信号バーＣＡＳが“Ｌ"になったときにロウ
アドレス信号またはコラムアドレス信号ＥＸＴＡddのア
ドレスＹが選択される。この後、ライトイネーブル信号
ＥＸＴバーＷＥに制御されてアドレス信号Ｙの機構デー
タが読み出しデータＤoutとして出力される。
ＥＸＴバーＲＡＳが“Ｌ"になることによりノア回路５
から出力される内部ロウアドレスストローブ信号ＲＡＳ
が破線で示す“Ｈ”になると共に、外部コラムアドレス
ストローブ信号バーＣＡＳが“Ｌ"になったときにロウ
アドレス信号またはコラムアドレス信号ＥＸＴＡddのア
ドレスＹが選択される。この後、ライトイネーブル信号
ＥＸＴバーＷＥに制御されてアドレス信号Ｙの機構デー
タが読み出しデータＤoutとして出力される。
【００２０】次に、電源電圧ＶCCが５Ｖの場合の動作に
ついて説明する。図１（ａ）のリセットイネーブル信号
発生回路から出力されるリセットイネーブル信号ＲＥは
実線で示すように“Ｈ"になるので、図１（ｂ）の外部
入力信号ディスエーブル回路のノア回路５の出力である
内部ロウアドレスストローブ信号ＲＡＳは、外部ロウア
ドレスストローブ信号ＥＸＴバーＲＡＳが“Ｌ"になっ
ても実線で示すように“Ｌ”一定となる。従って、ロウ
アドレスを選択することができず、動作が停止する。
ついて説明する。図１（ａ）のリセットイネーブル信号
発生回路から出力されるリセットイネーブル信号ＲＥは
実線で示すように“Ｈ"になるので、図１（ｂ）の外部
入力信号ディスエーブル回路のノア回路５の出力である
内部ロウアドレスストローブ信号ＲＡＳは、外部ロウア
ドレスストローブ信号ＥＸＴバーＲＡＳが“Ｌ"になっ
ても実線で示すように“Ｌ”一定となる。従って、ロウ
アドレスを選択することができず、動作が停止する。
【００２１】この参考例１は、上述したように、３Ｖ動
作版において、電源電圧ＶCCのレベルに応じたノードＮ
の電圧レベルがインバータ４の論理しきい値電圧よりも
低いときにリセットイネーブル信号ＲＥを“Ｌ"にして
装置を動作させ、ノードＮの電圧レベルがインバータ４
の論理しきい値電圧よりも高いときにリセットイネーブ
ル信号ＲＥを“Ｈ"にして装置の動作を停止させること
によって、電源電圧ＶCCが３Ｖのときには動作し電源電
圧ＶCCが５Ｖのときには動作停止するので、電源電圧の
３Ｖと５Ｖとを区別することができる。
作版において、電源電圧ＶCCのレベルに応じたノードＮ
の電圧レベルがインバータ４の論理しきい値電圧よりも
低いときにリセットイネーブル信号ＲＥを“Ｌ"にして
装置を動作させ、ノードＮの電圧レベルがインバータ４
の論理しきい値電圧よりも高いときにリセットイネーブ
ル信号ＲＥを“Ｈ"にして装置の動作を停止させること
によって、電源電圧ＶCCが３Ｖのときには動作し電源電
圧ＶCCが５Ｖのときには動作停止するので、電源電圧の
３Ｖと５Ｖとを区別することができる。
【００２２】参考例２． 図３は、この発明の参考例２のリセットイネーブル信号
発生回路を示す回路図である。ノードＮは抵抗器６を介
して電源線１に接続されると共に、高抵抗値を有する抵
抗器３を介して接地され、ノードＮの電圧レベルが電源
電圧ＶCCのレベルと抵抗器３及び６の抵抗値とにより決
定される。また、図１と同じく、ノードＮには、例えば
２つ直列接続されたインバータ４が接続される。
発生回路を示す回路図である。ノードＮは抵抗器６を介
して電源線１に接続されると共に、高抵抗値を有する抵
抗器３を介して接地され、ノードＮの電圧レベルが電源
電圧ＶCCのレベルと抵抗器３及び６の抵抗値とにより決
定される。また、図１と同じく、ノードＮには、例えば
２つ直列接続されたインバータ４が接続される。
【００２３】この参考例２においても、抵抗器３及び６
の抵抗値とインバータ４の論理しきい値の設定により、
上記参考例１と同様に、電源電圧ＶCCが３Ｖの場合には
ノードＮが“Ｌ"即ちリセットイネーブル信号ＲＥが
“Ｌ"となり、電源電圧ＶCCが５Ｖの場合にはノードＮ
が“Ｈ"即ちリセットイネーブル信号ＲＥが“Ｈ"とな
る。これにより、上記実施例１で説明したように、電源
電圧ＶCCが３Ｖの場合には動作し、電源電圧ＶCCが５Ｖ
の場合には動作が停止する。
の抵抗値とインバータ４の論理しきい値の設定により、
上記参考例１と同様に、電源電圧ＶCCが３Ｖの場合には
ノードＮが“Ｌ"即ちリセットイネーブル信号ＲＥが
“Ｌ"となり、電源電圧ＶCCが５Ｖの場合にはノードＮ
が“Ｈ"即ちリセットイネーブル信号ＲＥが“Ｈ"とな
る。これにより、上記実施例１で説明したように、電源
電圧ＶCCが３Ｖの場合には動作し、電源電圧ＶCCが５Ｖ
の場合には動作が停止する。
【００２４】参考例３． 図４は、この発明の参考例３のリセットイネーブル信号
発生回路を示す回路図である。同図において、ノードＮ
はｐ−チャネルトランジスタ７を介して電源線１に接続
されると共にｎ−チャネルトランジスタ８を介して接地
される。ｐ−チャネルトランジスタ７のゲートが接地さ
れると共にｎ−チャネルトランジスタ８のゲートが電源
線１に接続されてｐ−チャネルトランジスタ７とｎ−チ
ャネルトランジスタ８はともにオン状態である。このた
め、ｐ−チャネルトランジスタ７とｎ−チャネルトラン
ジスタ８は抵抗成分となる。即ち、この参考例３は、上
記参考例２と同様に動作し、ここではその説明を省略す
る。
発生回路を示す回路図である。同図において、ノードＮ
はｐ−チャネルトランジスタ７を介して電源線１に接続
されると共にｎ−チャネルトランジスタ８を介して接地
される。ｐ−チャネルトランジスタ７のゲートが接地さ
れると共にｎ−チャネルトランジスタ８のゲートが電源
線１に接続されてｐ−チャネルトランジスタ７とｎ−チ
ャネルトランジスタ８はともにオン状態である。このた
め、ｐ−チャネルトランジスタ７とｎ−チャネルトラン
ジスタ８は抵抗成分となる。即ち、この参考例３は、上
記参考例２と同様に動作し、ここではその説明を省略す
る。
【００２５】実施例． 図５は、この発明の実施例に係る外部入力信号ディスエ
ーブル回路を示す回路図である。同図において、ノア回
路５に、図１（ｂ）の外部ロウアドレスストローブ信号
ＥＸＴバーＲＡＳに替えて、バーＯＥＭ信号を入力す
る。このバーＯＥＭ信号は、半導体記憶装置に書き込ま
れているデータを出力するために用いられ、“Ｌ"のと
き、即ちノア回路５の出力であるＯＥＭ信号が“Ｈ"の
ときに、半導体記憶装置に書き込まれているデータが出
力される。
ーブル回路を示す回路図である。同図において、ノア回
路５に、図１（ｂ）の外部ロウアドレスストローブ信号
ＥＸＴバーＲＡＳに替えて、バーＯＥＭ信号を入力す
る。このバーＯＥＭ信号は、半導体記憶装置に書き込ま
れているデータを出力するために用いられ、“Ｌ"のと
き、即ちノア回路５の出力であるＯＥＭ信号が“Ｈ"の
ときに、半導体記憶装置に書き込まれているデータが出
力される。
【００２６】電源電圧ＶCCが３Ｖの場合、リセットイネ
ーブル信号ＲＥは上記参考例１で説明したように“Ｌ"
であるので、ノア回路５はインバータと等価になる。よ
って、ＯＥＭ信号はバーＯＥＭ信号に同期して動作し、
バーＯＥＭ信号が“Ｌ"になってＯＥＭ信号が“Ｈ"にな
ると、半導体記憶装置に書き込まれているデータの出力
がイネーブルとなり、通常に動作する。
ーブル信号ＲＥは上記参考例１で説明したように“Ｌ"
であるので、ノア回路５はインバータと等価になる。よ
って、ＯＥＭ信号はバーＯＥＭ信号に同期して動作し、
バーＯＥＭ信号が“Ｌ"になってＯＥＭ信号が“Ｈ"にな
ると、半導体記憶装置に書き込まれているデータの出力
がイネーブルとなり、通常に動作する。
【００２７】電源電圧ＶCCが５Ｖの場合、リセットイネ
ーブル信号ＲＥは上記参考例１で説明したように“Ｈ"
であるので、ノア回路５の出力であるＯＥＭ信号はバー
ＯＥＭ信号に関係なく“Ｌ"一定となるため、半導体記
憶装置に書き込まれている読み出しデータの出力がディ
スエーブルされる。
ーブル信号ＲＥは上記参考例１で説明したように“Ｈ"
であるので、ノア回路５の出力であるＯＥＭ信号はバー
ＯＥＭ信号に関係なく“Ｌ"一定となるため、半導体記
憶装置に書き込まれている読み出しデータの出力がディ
スエーブルされる。
【００２８】この実施例と上記参考例１〜３との違い
は、上記参考例１〜３では電源電圧ＶCCが５Ｖの場合に
は半導体記憶装置を動作させるための外部ロウアドレス
ストローブ信号ＥＸＴバーＲＡＳをディスエーブルする
ことによって半導体記憶装置の動作を停止するのに対し
て、この実施例では電源電圧ＶCCが５Ｖの場合には外部
ロウアドレスストローブ信号ＥＸＴバーＲＡＳをそのま
まにして半導体記憶装置の内部では動作させ、読み出し
データの出力をディスエーブルすることである。
は、上記参考例１〜３では電源電圧ＶCCが５Ｖの場合に
は半導体記憶装置を動作させるための外部ロウアドレス
ストローブ信号ＥＸＴバーＲＡＳをディスエーブルする
ことによって半導体記憶装置の動作を停止するのに対し
て、この実施例では電源電圧ＶCCが５Ｖの場合には外部
ロウアドレスストローブ信号ＥＸＴバーＲＡＳをそのま
まにして半導体記憶装置の内部では動作させ、読み出し
データの出力をディスエーブルすることである。
【００２９】この実施例では、上記のように構成したこ
とによって、半導体記憶装置内部では動作するので、上
記参考例１〜３に比べて、バーインなどの電圧加速テス
トにおいて内部回路にストレスが印加できるため、バー
インテストを行うことができる。
とによって、半導体記憶装置内部では動作するので、上
記参考例１〜３に比べて、バーインなどの電圧加速テス
トにおいて内部回路にストレスが印加できるため、バー
インテストを行うことができる。
【００３０】さらに、この発明の参考例について述べ
る。 参考例４ ． 図６は、この発明の参考例４のリセットイネーブル信号
発生回路を示す回路図である。同図において、１〜４は
図１と同様であり、９はインバータ４の出力を一方の入
力とすると共にリセットディスエーブル信号ＲＤを他方
の入力としてリセットイネーブル信号ＲＥを発生するノ
ア回路である。
る。 参考例４ ． 図６は、この発明の参考例４のリセットイネーブル信号
発生回路を示す回路図である。同図において、１〜４は
図１と同様であり、９はインバータ４の出力を一方の入
力とすると共にリセットディスエーブル信号ＲＤを他方
の入力としてリセットイネーブル信号ＲＥを発生するノ
ア回路である。
【００３１】リセットディスエーブル信号ＲＤは、半導
体記憶装置の外部入力信号のタイミング制御や外部入力
端子への高電圧（スペック外の電圧）印加などにより
“Ｈ”または“Ｌ”に制御されて半導体内部で発生する
信号である。
体記憶装置の外部入力信号のタイミング制御や外部入力
端子への高電圧（スペック外の電圧）印加などにより
“Ｈ”または“Ｌ”に制御されて半導体内部で発生する
信号である。
【００３２】次に、上記構成の動作を説明する。リセッ
トディスエーブル信号ＲＤが“Ｌ”のとき、ノア回路９
はインバータと等価になり、その出力はインバータ４の
出力の反転信号即ちインバータ４の入力信号となる。つ
まり、リセットディスエーブル信号ＲＤが“Ｌ”のと
き、リセットイネーブル信号発生回路は、上記参考例１
と同じく動作する。
トディスエーブル信号ＲＤが“Ｌ”のとき、ノア回路９
はインバータと等価になり、その出力はインバータ４の
出力の反転信号即ちインバータ４の入力信号となる。つ
まり、リセットディスエーブル信号ＲＤが“Ｌ”のと
き、リセットイネーブル信号発生回路は、上記参考例１
と同じく動作する。
【００３３】簡単に動作を説明すると、電源電圧ＶCCが
３Ｖの場合、ノードＮの電圧レベルはインバータ４の論
理しきい値よりも低いため“Ｌ”となり、従ってリセッ
トイネーブル信号ＲＥは“Ｌ”となる。この場合、図１
（ｂ）の外部入力信号ディスエーブル回路から外部ロウ
アドレスストローブ信号ＥＸＴバーＲＡＳに同期した内
部ロウアドレスストローブ信号ＲＡＳが発生して、半導
体記憶装置は動作する。
３Ｖの場合、ノードＮの電圧レベルはインバータ４の論
理しきい値よりも低いため“Ｌ”となり、従ってリセッ
トイネーブル信号ＲＥは“Ｌ”となる。この場合、図１
（ｂ）の外部入力信号ディスエーブル回路から外部ロウ
アドレスストローブ信号ＥＸＴバーＲＡＳに同期した内
部ロウアドレスストローブ信号ＲＡＳが発生して、半導
体記憶装置は動作する。
【００３４】電源電圧ＶCCが５Ｖの場合、ノードＮの電
圧レベルはインバータ４の論理しきい値よりも高いため
“Ｈ”となり、従ってリセットイネーブル信号ＲＥは
“Ｈ”となる。この場合、図１（ｂ）の外部入力信号デ
ィスエーブル回路を用いていれば、外部入力信号ディス
エーブル回路から発生する内部ロウアドレスストローブ
信号ＲＡＳは“Ｌ”一定となるので、半導体記憶装置の
動作は停止する。また、図５の外部入力信号ディスエー
ブル回路を用いていれば、半導体記憶装置は動作する
が、記憶されている読み出しデータはディスエーブルさ
れて出力されない。
圧レベルはインバータ４の論理しきい値よりも高いため
“Ｈ”となり、従ってリセットイネーブル信号ＲＥは
“Ｈ”となる。この場合、図１（ｂ）の外部入力信号デ
ィスエーブル回路を用いていれば、外部入力信号ディス
エーブル回路から発生する内部ロウアドレスストローブ
信号ＲＡＳは“Ｌ”一定となるので、半導体記憶装置の
動作は停止する。また、図５の外部入力信号ディスエー
ブル回路を用いていれば、半導体記憶装置は動作する
が、記憶されている読み出しデータはディスエーブルさ
れて出力されない。
【００３５】このように、電源電圧ＶCCが５Ｖの場合に
半導体記憶装置を動作停止するかまたは読み出しデータ
を出力しないようにすると、社内で出荷前に実施される
電源電圧マージンテストができなくなる。これを回避す
るために、電源電圧マージンテストなどのときには、リ
セットディスエーブル信号ＲＤ信号を上述したようにし
て“Ｈ”にしノードＮの電圧レベルに関係なくリセット
イネーブル信号ＲＥを“Ｌ”一定にすることにより、半
導体記憶装置を動作させる。
半導体記憶装置を動作停止するかまたは読み出しデータ
を出力しないようにすると、社内で出荷前に実施される
電源電圧マージンテストができなくなる。これを回避す
るために、電源電圧マージンテストなどのときには、リ
セットディスエーブル信号ＲＤ信号を上述したようにし
て“Ｈ”にしノードＮの電圧レベルに関係なくリセット
イネーブル信号ＲＥを“Ｌ”一定にすることにより、半
導体記憶装置を動作させる。
【００３６】参考例５． 図７は、この発明の参考例５のリセットイネーブル信号
発生回路を示す回路図である。同図において、１、３、
４及び６は図３と同じであり、図６と同じくインバータ
４の出力とリセットディスエーブル信号ＲＤを入力とす
るノア回路９を設ける。
発生回路を示す回路図である。同図において、１、３、
４及び６は図３と同じであり、図６と同じくインバータ
４の出力とリセットディスエーブル信号ＲＤを入力とす
るノア回路９を設ける。
【００３７】この参考例５では、上記参考例２と同様に
してインバータ４の入力レベルが決まり、その後上記参
考例４と同様に動作する。即ち、リセットディスエーブ
ル信号ＲＤが“Ｌ”のときにはインバータの入力レベル
が出力され、リセットディスエーブル信号ＲＤが“Ｈ”
のときにはリセットイネーブル信号ＲＥはインバータ４
の出力に関係なく“Ｌ”一定となって、上記参考例４と
同様な効果が得られる。
してインバータ４の入力レベルが決まり、その後上記参
考例４と同様に動作する。即ち、リセットディスエーブ
ル信号ＲＤが“Ｌ”のときにはインバータの入力レベル
が出力され、リセットディスエーブル信号ＲＤが“Ｈ”
のときにはリセットイネーブル信号ＲＥはインバータ４
の出力に関係なく“Ｌ”一定となって、上記参考例４と
同様な効果が得られる。
【００３８】参考例６． 図８は、この発明の参考例６のリセットイネーブル信号
発生回路を示す回路図である。同図において、１、４、
７及び８は図４と同じであり、図６と同じくインバータ
４の出力とリセットディスエーブル信号ＲＤを入力とす
るノア回路９を設ける。
発生回路を示す回路図である。同図において、１、４、
７及び８は図４と同じであり、図６と同じくインバータ
４の出力とリセットディスエーブル信号ＲＤを入力とす
るノア回路９を設ける。
【００３９】この参考例６では、上記参考例３と同様に
動作してインバータの入力レベルが決まり、その後上記
参考例４と同様に動作する。即ち、リセットディスエー
ブル信号ＲＤが“Ｌ”のときにはインバータの入力レベ
ルが出力され、リセットディスエーブル信号ＲＤが
“Ｈ”のときには、リセットイネーブル信号ＲＥは
“Ｌ”一定となって、上記参考例４と同様な効果が得ら
れる。上述したように、参考例１ないし６によれば、電
源電圧レベルに応じた電圧レベルが基準電圧よりも高い
か低いかにより動作を行うか停止するかを示す制御信号
を出力する外部入力信号ディスエーブル回路を用いた電
源電圧レベルディテクタ回路によって、３Ｖ動作版にお
いて、電源電圧の３Ｖと５Ｖとを区別し電源電 圧が３Ｖ
のときには動作して電源電圧が５Ｖのときには動作が停
止するので、３Ｖ動作版が５Ｖ動作版と間違えて実装さ
れても、実装後の粗テストで不良とすることができ、間
違えて実装されたまま出荷されることがない。これに対
して、この発明の実施例による外部入力信号ディスエー
ブル回路を用いた電源電圧レベルディテクタ回路によれ
ば、３Ｖ動作版において、電源電圧の３Ｖと５Ｖとを区
別し、電源電圧が３Ｖのときには動作して電源電圧Ｖ CC
が５Ｖの場合には外部ロウアドレスストローブ信号ＥＸ
ＴバーＲＡＳをそのままにして半導体記憶装置の内部で
は動作させ、読み出しデータの出力をディスエーブルす
ることができ、バーインなどの電圧加速テストにおいて
内部回路にストレスが印加できるため、バーインテスト
を行うことができる。
動作してインバータの入力レベルが決まり、その後上記
参考例４と同様に動作する。即ち、リセットディスエー
ブル信号ＲＤが“Ｌ”のときにはインバータの入力レベ
ルが出力され、リセットディスエーブル信号ＲＤが
“Ｈ”のときには、リセットイネーブル信号ＲＥは
“Ｌ”一定となって、上記参考例４と同様な効果が得ら
れる。上述したように、参考例１ないし６によれば、電
源電圧レベルに応じた電圧レベルが基準電圧よりも高い
か低いかにより動作を行うか停止するかを示す制御信号
を出力する外部入力信号ディスエーブル回路を用いた電
源電圧レベルディテクタ回路によって、３Ｖ動作版にお
いて、電源電圧の３Ｖと５Ｖとを区別し電源電 圧が３Ｖ
のときには動作して電源電圧が５Ｖのときには動作が停
止するので、３Ｖ動作版が５Ｖ動作版と間違えて実装さ
れても、実装後の粗テストで不良とすることができ、間
違えて実装されたまま出荷されることがない。これに対
して、この発明の実施例による外部入力信号ディスエー
ブル回路を用いた電源電圧レベルディテクタ回路によれ
ば、３Ｖ動作版において、電源電圧の３Ｖと５Ｖとを区
別し、電源電圧が３Ｖのときには動作して電源電圧Ｖ CC
が５Ｖの場合には外部ロウアドレスストローブ信号ＥＸ
ＴバーＲＡＳをそのままにして半導体記憶装置の内部で
は動作させ、読み出しデータの出力をディスエーブルす
ることができ、バーインなどの電圧加速テストにおいて
内部回路にストレスが印加できるため、バーインテスト
を行うことができる。
【００４０】
【発明の効果】以上のように、この発明によれば、電源
電圧レベルに応じて信号の出力を変える信号発生回路
と、前記信号発生回路の出力を入力とし、半導体記憶装
置に書込まれたデータの出力を制御する制御信号を出力
する制御回路とを備え、前記制御回路は、第１の電源電
圧レベルが与えられると、書込まれたデータの出力をイ
ネーブルとする制御信号を出力し、第２の電源電圧レベ
ルが与えられると、書込まれたデータの出力をディスエ
ーブルとする制御信号を出力し、前記第２の電源電圧レ
ベルは、前記第１の電源電圧レベルの電圧より高い電圧
であり、前記第１および第２の電源電圧レベルで前記半
導体装置の内部の動作が可能であるので、３Ｖ動作版に
おいて、電源電圧の３Ｖと５Ｖとを区別し電源電圧が３
Ｖのときには動作して電源電圧が５Ｖのときには半導体
記憶装置の内部では動作させ、読み出しデータの出力を
ディスエーブルとすることができ、バーインなどの電圧
加速テストにおいて内部回路にストレスが印加できるた
め、バーインテストを行うことができるという効果を奏
する。
電圧レベルに応じて信号の出力を変える信号発生回路
と、前記信号発生回路の出力を入力とし、半導体記憶装
置に書込まれたデータの出力を制御する制御信号を出力
する制御回路とを備え、前記制御回路は、第１の電源電
圧レベルが与えられると、書込まれたデータの出力をイ
ネーブルとする制御信号を出力し、第２の電源電圧レベ
ルが与えられると、書込まれたデータの出力をディスエ
ーブルとする制御信号を出力し、前記第２の電源電圧レ
ベルは、前記第１の電源電圧レベルの電圧より高い電圧
であり、前記第１および第２の電源電圧レベルで前記半
導体装置の内部の動作が可能であるので、３Ｖ動作版に
おいて、電源電圧の３Ｖと５Ｖとを区別し電源電圧が３
Ｖのときには動作して電源電圧が５Ｖのときには半導体
記憶装置の内部では動作させ、読み出しデータの出力を
ディスエーブルとすることができ、バーインなどの電圧
加速テストにおいて内部回路にストレスが印加できるた
め、バーインテストを行うことができるという効果を奏
する。
【図１】この発明の参考例１を示す回路図である。
【図２】この発明の参考例１の動作を説明するためのタ
イミング図である。
イミング図である。
【図３】この発明の参考例２のリセットイネーブル信号
発生回路を示す回路図である。
発生回路を示す回路図である。
【図４】この発明の参考例３のリセットイネーブル信号
発生回路を示す回路図である。
発生回路を示す回路図である。
【図５】この発明の実施例の外部入力信号ディスエーブ
ル回路を示す回路図である。
ル回路を示す回路図である。
【図６】この発明の参考例４のリセットイネーブル信号
発生回路を示す回路図である。
発生回路を示す回路図である。
【図７】この発明の参考例５のリセットイネーブル信号
発生回路を示す回路図である。
発生回路を示す回路図である。
【図８】この発明の参考例６のリセットイネーブル信号
発生回路を示す回路図である。
発生回路を示す回路図である。
１ 電源線 ２ ｎ−チャネルトランジスタ ３ 抵抗
器 ４ インバータ５ ノア回路 ６ 抵抗器 ７ ｐ
−チャネルトランジスタ ８ ｎ−チャネルトランジス
タ ９ ノア回路。
器 ４ インバータ５ ノア回路 ６ 抵抗器 ７ ｐ
−チャネルトランジスタ ８ ｎ−チャネルトランジス
タ ９ ノア回路。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 7/00 G11C 29/00 G06F 1/26 - 1/28 ＷＰＩ（ＤＩＡＬＯＧ)
Claims (1)
- 【請求項１】 電源電圧レベルに応じて信号の出力を変
える信号発生回路と、 前記信号発生回路の出力を入力とし、半導体記憶装置に
書込まれたデータの出力を制御する制御信号を出力する
制御回路と を備え、 前記制御回路は、 第１の電源電圧レベルが与えられると、書込まれたデー
タの出力をイネーブルとする制御信号を出力し、 第２の電源電圧レベルが与えられると、書込まれたデー
タの出力をディスエーブルとする制御信号を出力し、 前記第２の電源電圧レベルは、前記第１の電源電圧レベ
ルの電圧より高い電圧であり、 前記第１および第２の電源電圧レベルで前記半導体装置
の内部の動作が可能である ことを特徴とする半導体記憶
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04251462A JP3129534B2 (ja) | 1992-09-21 | 1992-09-21 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04251462A JP3129534B2 (ja) | 1992-09-21 | 1992-09-21 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06103751A JPH06103751A (ja) | 1994-04-15 |
| JP3129534B2 true JP3129534B2 (ja) | 2001-01-31 |
Family
ID=17223186
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04251462A Expired - Lifetime JP3129534B2 (ja) | 1992-09-21 | 1992-09-21 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3129534B2 (ja) |
-
1992
- 1992-09-21 JP JP04251462A patent/JP3129534B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06103751A (ja) | 1994-04-15 |
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