KR100945932B1 - 비트라인 프리차지 전압 생성회로 - Google Patents

비트라인 프리차지 전압 생성회로 Download PDF

Info

Publication number
KR100945932B1
KR100945932B1 KR1020080026604A KR20080026604A KR100945932B1 KR 100945932 B1 KR100945932 B1 KR 100945932B1 KR 1020080026604 A KR1020080026604 A KR 1020080026604A KR 20080026604 A KR20080026604 A KR 20080026604A KR 100945932 B1 KR100945932 B1 KR 100945932B1
Authority
KR
South Korea
Prior art keywords
voltage
pull
power supply
signal
power
Prior art date
Application number
KR1020080026604A
Other languages
English (en)
Other versions
KR20090101012A (ko
Inventor
옥승한
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020080026604A priority Critical patent/KR100945932B1/ko
Publication of KR20090101012A publication Critical patent/KR20090101012A/ko
Application granted granted Critical
Publication of KR100945932B1 publication Critical patent/KR100945932B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0008—Arrangements for reducing power consumption
    • H03K19/0016—Arrangements for reducing power consumption by using a control or a clock signal, e.g. in order to apply power supply
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only

Abstract

본 발명은 제1 전원 및 제2 전원을 입력받아 비트라인을 프리차지하기 위한 내부전압을 생성하는 내부전압 생성부; 및 파워업 구간에서 상기 제1 전원 및 상기 제2 전원을 단락시키는 전압제어부를 포함하는 비트라인 프리차지 전압 생성회로를 제공한다.
비트라인 프리차지 전압, 파워업 구간

Description

비트라인 프리차지 전압 생성회로{Bit Line Precharge Voltage Generation Circuit}
본 발명은 내부전압 생성회로에 관한 것으로, 더욱 구체적으로는 파워업(power up) 구간에서 기준전압 생성전원(VDL)을 코어전원(VCORE)에 단락(short)시킴으로써, 누설전류에 의해 코어전원(VCORE)의 레벨이 감소되는 것을 방지할 수 있도록 한 비트라인 프리차지 전압 생성회로에 관한 것이다.
통상적으로 반도체 메모리 장치에 포함된 비트라인(Bit Line) 및 상보 비트라인(Bit Line Bar)은 리드 또는 라이트 동작을 위한 액티브 명령이 입력되기 전에는 프리차지 상태에 있다. 즉, 비트라인(Bit Line) 및 상보 비트라인(Bit Line Bar)에 비트라인 프리차지 전압 생성회로에서 생성되는 비트라인 프리차지 전압(VBLP)이 공급된다.
일반적으로, 종래의 비트라인 프리차지 전압 생성회로는 기준전압 생성전원(VDL)에 의해 생성된 기준전압 및 코어전원(VCORE)을 이용하여 비트라인 프리차 지 전압(VBLP)을 구동한다.
여기서, 기준전압 생성전원(VDL) 및 코어전원(VCORE)은 레벨이 동일하지만 코어전원(VCORE)에 발생된 노이즈(noise)가 기준전압 생성전원(VDL)에 영향을 미치지 않게 하기 위해 별도의 내부전압 생성회로를 이용하여 기준전압 생성전원(VDL) 및 코어전원(VCORE)을 구동한다.
종래의 비트라인 프리차지 전압 생성회로에서 사용되는 기준전압 생성전원(VDL) 및 코어전원(VCORE)이 필요로 하는 저장 캡(Reservoir cap)은 서로 다르다. 이와 같은 저장 캡(Reservoir cap)의 차이는 파워업 구간에서 기준전압 생성전원(VDL) 및 코어전원(VCORE)이 소정 레벨까지 상승하는데 걸리는 시간 차이를 발생시키고, 이와 같은 레벨업(level up) 속도 차이는 누설전류를 유발하여 코어전원(VCORE)의 레벨을 낮추는 요인으로 작용한다.
따라서, 본 발명은 파워업 구간에서 기준전압 생성전원(VDL)을 코어전원(VCORE)에 단락(short)시킴으로써, 누설전류에 의해 코어전원(VCORE)의 레벨이 감소되는 것을 방지할 수 있도록 한 비트라인 프리차지 전압 생성회로를 개시한다.
이를 위해 본 발명은 제1 전원 및 제2 전원을 입력받아 비트라인을 프리차지하기 위한 내부전압을 생성하는 내부전압 생성부; 및 파워업 구간에서 상기 제1 전원 및 상기 제2 전원을 단락시키는 전압제어부를 포함하는 비트라인 프리차지 전압 생성회로를 제공한다.
본 발명에서, 상기 내부전압 생성부는 상기 제1 전원을 전압분배하여 기준전압을 생성하는 기준전압 생성부; 및 상기 기준전압에 응답하여 상기 제2 전원으로 상기 내부전압을 구동하는 내부전압 구동부를 포함한다.
본 발명에서, 상기 기준전압 생성부는 적어도 하나의 저항소자로 구성되어 제1 기준전압 및 제2 기준전압을 생성하는 것이 바람직하다.
본 발명에서, 상기 내부전압 구동부는 상기 제2 전원으로 구동되어, 상기 제 1 기준전압 및 상기 내부전압을 비교하여 풀업신호를 생성하는 제1 비교부; 상기 제2 전원으로 구동되어, 상기 제2 기준전압 및 상기 내부전압을 비교하여 풀다운신호를 생성하는 제2 비교부; 및 상기 풀업신호 및 상기 풀다운신호를 입력받아 상기 내부전압을 구동하는 구동부를 포함한다.
본 발명에서, 상기 구동부는 상기 풀업신호를 입력받아 상기 내부전압을 풀업구동하는 풀업구동부; 및 상기 풀다운신호를 입력받아 상기 내부전압을 풀다운구동하는 풀다운구동부를 포함한다.
본 발명에서, 상기 전압제어부는 전원전압을 전압분배하는 전압분배부; 상기 전압분배부의 출력신호에 응답하여 제어신호를 생성하는 제어신호 생성부; 및 상기 제어신호에 응답하여 상기 제1 전원과 상기 제2 전원을 단락시키는 스위치를 포함한다.
본 발명에서, 상기 제어신호 생성부는 전원전압과 출력노드 사이에 연결되어 상기 출력노드를 풀업구동하는 풀업소자; 및 상기 출력노드와 접지전압 사이에 연결되어 상기 제어신호에 응답하여 상기 출력노드를 풀다운구동하는 풀다운소자를 포함한다.
본 발명에서, 상기 풀다운소자는 상기 파워업 구간에서 턴온되는 MOS 트랜지스터인 것이 바람직하다.
본 발명에서, 상기 스위치는 상기 제1 전원과 상기 제2 전원 사이에 연결되어 상기 제어신호에 응답하여 턴온되는 MOS 트랜지스터인 것이 바람직하다.
또한, 본 발명은 기준전압 생성을 위한 제1 전원을 생성하는 제1 전원 생성 부; 내부전압 구동을 위한 제2 전원을 생성하는 제2 전원생성부; 상기 제1 전원을 전압분배하여 기준전압을 생성하는 기준전압 생성부; 상기 기준전압에 응답하여 상기 제2 전원으로 상기 내부전압을 구동하는 내부전압 구동부; 및 파워업 구간에서 상기 제1 전원 및 상기 제2 전원을 단락시키는 전압제어부를 포함한다.
상기 제1 전원 생성부는 상기 제1 전원을 전압분배하는 전압분배부; 상기 전압분배부의 출력신호의 레벨에 따라 구동신호를 생성하는 구동신호 생성부; 및 상기 구동신호에 응답하여 상기 제1 전원을 구동하는 구동소자를 포함한다.
본 발명에서, 상기 제2 전원 생성부는 상기 제2 전원을 전압분배하는 전압분배부; 상기 전압분배부의 출력신호의 레벨에 따라 구동신호를 생성하는 구동신호 생성부; 및 상기 구동신호에 응답하여 상기 제2 전원을 구동하는 구동소자를 포함한다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 1은 본 발명의 일실시예에 따른 비트라인 프리차지 전압 생성회로의 구성을 도시한 블럭도이고, 도 2 내지 도 5는 각각 도 1에 도시된 비트라인 프리차지 전압 생성회로에 포함된 제1 전원생성부, 제2 전원생성부, 전압제어부, 내부전압생성부의 회로도이다.
도 1에 도시된 바와 같이, 본 실시예에 따른 비트라인 프리차지 전압 생성회로는 제1 전원생성부(1), 제2 전원생성부(2), 전압제어부(3) 및 내부전압생성부(4)로 구성된다.
도 2에 도시된 바와 같이, 제1 전원생성부(1)는 기준전압 생성전원(VDL)을 전압분배하여 제1 분배전압(VA1)을 생성하는 제1 전압분배부(10)와, 제1 분배전압(VA1)과 기준전압(VREFC)의 레벨을 비교하여 제1 구동신호(VB1)를 생성하는 제1 구동신호 생성부(12) 및 제1 구동신호(VB1)에 응답하여 기준전압 생성전원(VDL)을 구동하는 PMOS 트랜지스터(P12)로 구성된 제1 구동소자(14)를 포함한다.
도 3에 도시된 바와 같이, 제2 전원생성부(2)는 코어전원(VCORE)을 전압분배하여 제2 분배전압(VA2)을 생성하는 제2 전압분배부(20)와, 제2 분배전압(VA2)과 기준전압(VREFC)의 레벨을 비교하여 제2 구동신호(VB2)를 생성하는 제2 구동신호 생성부(22) 및 제2 구동신호(VB2)에 응답하여 코어전원(VCORE)을 구동하는 PMOS 트랜지스터(P22)로 구성된 제2 구동소자(24)를 포함한다.
여기서, 제1 전원생성부(1) 및 제2 전원생성부(2)는 일반적인 내부전압 생성회로이며, 제1 전원생성부(1)에서 생성되는 기준전압 생성전원(VDL)과 제2 전원생성부(2)에서 생성되는 코어전원(VCORE)의 레벨은 동일하다.
일반적으로, 코어전원(VCORE)은 노이즈(noise)에 취약하기 때문에 기준전압 생성전원(VDL)과 코어전원(VCORE)은 동일 레벨임에도 불구하고 별개의 내부전압 생성회로, 즉 제1 전원생성부(1) 및 제2 전원생성부(2)로부터 생성된다.
도 4에 도시된 바와 같이, 전압제어부(3)는 저항소자(R30, R31)로 구성되어 전원전압(VDD)을 전압분배하는 전압분배부(30)와, 노드(nd30)의 신호에 응답하여 제어신호(con)를 생성하는 제어신호 생성부(32) 및 제어신호(con)에 응답하여 기준전압 생성전원(VDL)과 코어전원(VCORE)을 단락(short)시키는 스위치부(34)로 구성된다.
제어신호 생성부(32)는 전원전압(VDD)과 노드(nd31) 사이에 연결되어 노드(nd31)을 풀업구동하는 PMOS 트랜지스터(P30)와, 노드(nd31)와 접지전압(VSS) 사이에 연결되어 제어신호(con)에 응답하여 노드(nd31)을 풀다운 구동하는 NMOS 트랜지스터(N31)로 구성된다.
스위치부(34)는 제어신호(con)를 반전시키는 인버터(IV30)와, 인버터(IV30)의 출력신호에 응답하여 턴온되어 기준전압 생성전원(VDL)과 코어전원(VCORE)을 단락(short)시키는 PMOS 트랜지스터(P32)로 구성된다.
도 5에 도시된 바와 같이, 내부전압생성부(4)는 기준전압 생성부(40)와 내부전압 구동부(41)로 구성된다.
기준전압 생성부(40)는 기준전압 생성전원(VDL)과 접지전압(VSS) 사이에 직렬로 연결된 다수의 저항소자(R40, R41, R42, R43, R44)로 구성되어, 노드(nd40)로 제1 기준전압(VREF1)을 생성하고, 노드(nd41)로 제2 기준전압(VREF2)을 생성하며, 노드(nd42)로 제3 기준전압(VREF3)을 생성한다.
내부전압 구동부(41)는 제1 비교부(42), 제2 비교부(44) 및 구동부(46)로 구성된다. 제1 비교부(42)는 코어전원(VCORE)으로 구동되어, 제3 기준전압(VREF3) 및 비트라인 프리차지 전압(VBLP)을 비교하여 풀업신호(PU)를 생성한다. 제2 비교 부(44)는 코어전원(VCORE)으로 구동되어, 제1 기준전압(VREF1) 및 비트라인 프리차지 전압(VBLP)을 비교하여 풀다운신호(PD)를 생성한다. 제1 비교부(42) 및 제2 비교부(44)는 내부전압 구동부(41)의 동작 종료시 하이레벨로 인에이블되는 종료신호(OFF) 및 그 반전신호(OFFB)에 응답하여 동작한다.
구동부(46)는 풀업신호(PU)를 입력받아 비트라인 프리차지 전압(VBLP)을 풀업구동하는 다수의 PMOS 트랜지스터(P48-P50)로 구성된 풀업구동부(47) 및 풀다운신호(PD)를 입력받아 비트라인 프리차지 전압(VBLP)을 풀다운구동하는 다수의 NMOS 트랜지스터(N48-N50)로 구성된 풀다운구동부(48)로 구성된다.
이와 같이 구성된 비트라인 프리차지 전압 생성회로의 동작을 설명하면 다음과 같다.
도 2 및 도 3을 참고하면 제1 전원생성부(1) 및 제2 전원생성부(2)는 각각 기준전압 생성전원(VDL)과 코어전원(VCORE)을 생성한다. 이때, 제1 전원생성부(1) 및 제2 전원생성부(2)는 동일한 구성이고, 동일한 레벨의 기준전압 생성전원(VDL)과 코어전원(VCORE)을 생성한다. 다만, 기준전압 생성전원(VDL) 및 코어전원(VCORE)이 필요로 하는 저장 캡(Reservoir cap)은 서로 다르므로, 파워업 구간에서 기준전압 생성전원(VDL) 및 코어전원(VCORE)이 소정 레벨까지 상승하는데 걸리는 시간에 차이가 발생한다. 즉, 파워업 구간에서 코어전원(VCORE)의 레벨업 속도가 기준전압 생성전원(VDL)의 레벨 상승 속도보다 느리다.
도 5를 참고하면 내부전압생성부(4)는 기준전압 생성전원(VDL)과 코어전원(VCORE)을 입력받아 비트라인 프리차지 전압(VBLP)을 구동한다. 비트라인 프리차 지 전압(VBLP)의 구동과정을 보다 구체적으로 살펴보면 다음과 같다.
비트라인 프리차지 전압(VBLP)의 구동을 위해 종료신호(OFF)가 로우레벨로 디스에이블되면 제1 비교부(42)는 제2 기준전압(VREF2)가 소정레벨 이상인 경우 제3 기준전압(VREF3)이 비트라인 프리차지 전압(VBLP) 보다 높은 레벨인 경우 로우레벨의 풀업신호(PU)를 생성한다. 로우레벨의 풀업신호(PU)에 의해 풀업구동부(47)의 PMOS 트랜지스터(P48-P50)가 턴온되어 비트라인 프리차지 전압(VBLP)은 풀업구동된다.
한편, 종료신호(OFF)가 로우레벨로 디스에이블되고, 제2 비교부(44)는 제2 기준전압(VREF2)가 소정레벨 이상인 경우 제1 기준전압(VREF1)이 비트라인 프리차지 전압(VBLP) 보다 낮은 레벨인 경우 하이레벨의 풀다운신호(PD)를 생성한다. 로우레벨의 풀다운신호(PD)에 의해 풀다운구동부(48)의 NMOS 트랜지스터(N48-N50)가 턴온되어 비트라인 프리차지 전압(VBLP)은 풀다운구동된다.
이와 같이, 제1 기준전압(VREF1), 제2 기준전압(VREF2) 및 제3 기준전압(VREF3)의 레벨에 따라 풀업신호(PU) 및 풀다운신호(PD)가 생성되고, 비트라인 프리차지 전압(VBLP)이 풀업 또는 풀다운 구동된다.
그런데, 파워업 구간에서는 기준전압 생성전원(VDL)보다 코어전원(VCORE)의 레벨업 속도가 느리므로, 코어전원(VCORE)의 레벨은 기준전압 생성전원(VDL)의 레벨보다 낮다. 상대적으로 낮은 레벨의 코어전원(VCORE)에 의해 PMOS 트랜지스터(47)는 비선형(Non linear) 영역에서 동작하게 되므로 노드(nd48)는 플로팅(floating) 상태가 된다. 이때, 플로팅 상태의 노드(nd48)의 레벨이 파워업 구간 에서 하이레벨인 경우 풀다운구동부(48)의 NMOS 트랜지스터(N48-N50)가 턴온된다. 파워업 구간에서는 비트라인 프리차지 전압(VBLP)의 구동을 위해 PMOS 트랜지스터(P48-P50) 또한 턴온된 상태이므로 NMOS 트랜지스터(N48-N50) 및 PMOS 트랜지스터(P48-P50)가 모두 턴온된 상태가 된다.
이와 같이, NMOS 트랜지스터(N48-N50) 및 PMOS 트랜지스터(P48-P50)가 모두 턴온되면 코어전원(VCORE)으로부터 접지전압(VSS)으로 누설전류가 발생하여 코어전원(VCORE)의 레벨이 더욱 낮아지게 된다.
본 실시예의 비트라인 프리차지 전압 생성회로는 도 4에 도시된 전압제어부(3)를 통해 앞서 살펴본 코어전원(VCORE) 레벨의 하강 현상, 즉 파워업 구간에서 누설전류에 의해 코어전원(VCORE)의 레벨이 낮아지는 현상을 방지한다. 이하, 전압제어부(3)의 동작을 구체적으로 살펴본다.
전원전압(VDD) 레벨이 기설정된 레벨보다 낮은 경우 노드(nd30)의 신호는 로우레벨이 되고, NMOS 트랜지스터(N31)는 턴오프된다. 따라서, 노드(nd31)에서 생성되는 제어신호(con)는 턴온된 PMOS 트랜지스터(P30)에 의해 하이레벨로 구동된다. 하이레벨의 제어신호(con)는 PMOS 트랜지스터(P32)를 턴온시키므로 기준전압 생성전원(VDL)과 코어전원(VCORE)은 단락(short)되어 레벨이 동일해진다. 이와 같이, 본 실시예의 비트라인 프리차지 전압 생성회로는 전압제어부(3)를 구비하여 전원전압(VDD) 레벨이 기설정된 레벨보다 낮은 경우, 즉 파워업 구간에서 기준전압 생성전원(VDL)과 코어전원(VCORE)을 동일한 레벨로 유지한다. 따라서, 본 실시예의 비트라인 프리차지 전압 생성회로를 사용하는 경우 파워업 구간에서 기준전압 생성전 원(VDL)과 코어전원(VCORE)의 레벨 상승 속도 차이에 의해 유발되는 누설전류에 의해 코어전원(VCORE)의 레벨이 낮아지는 현상을 방지할 수 있다.
한편, 전원전압(VDD) 레벨이 기설정된 레벨 이상인 경우 노드(nd30)의 신호는 하이레벨이 되고, NMOS 트랜지스터(N31)는 턴온되어, 제어신호(con)는 로우레벨로 구동된다. 로우레벨의 제어신호(con)는 PMOS 트랜지스터(P32)를 턴오프시키므로 기준전압 생성전원(VDL)과 코어전원(VCORE)은 각각 제1 전원생성부(1) 및 제2 전원생성부(2)로부터 생성된다.
이상을 정리하면, 본 실시예에 따른 비트라인 프리차지 전압 생성회로는 전압제어부(3)를 구비하여 파워업 구간에서 기준전압 생성전원(VDL)과 코어전원(VCORE)을 단락(short)시킴으로써, 기준전압 생성전원(VDL)과 코어전원(VCORE)의 레벨 상승 속도 차이에 의해 유발되는 코어전원(VCORE)의 레벨 하락을 방지할 수 있다.
도 1은 본 발명의 일실시예에 따른 비트라인 프리차지 전압 생성회로의 구성을 도시한 블럭도이다.
도 2는 도 1에 도시된 비트라인 프리차지 전압 생성회로에 포함된 제1 전원생성부의 회로도이다.
도 3은 도 1에 도시된 비트라인 프리차지 전압 생성회로에 포함된 제2 전원생성부의 회로도이다.
도 4는 도 1에 도시된 비트라인 프리차지 전압 생성회로에 포함된 전압제어부의 회로도이다.
도 5는 도 1에 도시된 비트라인 프리차지 전압 생성회로에 포함된 내부전압생성부의 회로도이다.
<도면의 주요부분에 대한 부호의 설명>
1: 제1 전원생성부 10: 제1 전압분배부
12: 제1 구동신호 생성부 14: 제1 구동소자
2: 제2 전원생성부 20: 제2 전압분배부
22: 제2 구동신호 생성부 24: 제2 구동소자
3: 전압제어부 30: 제3 전압분배부
32: 제어신호 생성부 34: 스위치부
4: 내부전압 생성부 40: 기준전압 생성부
41: 구동부 42: 제1 비교부
44: 제2 비교부 46: 구동부
47: 풀업구동부 48: 풀다운구동부

Claims (19)

  1. 제1 전원 및 제2 전원을 입력받아 비트라인을 프리차지하기 위한 내부전압을 생성하는 내부전압 생성부; 및
    전원전압을 전압분배하는 전압분배부와, 상기 전압분배부의 출력신호에 응답하여 제어신호를 생성하는 제어신호 생성부와, 상기 제어신호에 응답하여 상기 제1 전원과 상기 제2 전원을 단락시키는 스위치를 포함하여, 파워업 구간에서 상기 제1 전원 및 상기 제2 전원을 단락시키는 전압제어부를 포함하는 비트라인 프리차지 전압 생성회로.
  2. 제 1 항에 있어서, 상기 내부전압 생성부는
    상기 제1 전원을 전압분배하여 기준전압을 생성하는 기준전압 생성부; 및
    상기 기준전압에 응답하여 상기 제2 전원으로 상기 내부전압을 구동하는 내부전압 구동부를 포함하는 비트라인 프리차지 전압 생성회로.
  3. 제 2 항에 있어서, 상기 기준전압 생성부는 적어도 하나의 저항소자로 구성되어 제1 기준전압 및 제2 기준전압을 생성하는 비트라인 프리차지 전압 생성회로.
  4. 제 3 항에 있어서, 상기 내부전압 구동부는
    상기 제2 전원으로 구동되어, 상기 제1 기준전압 및 상기 내부전압을 비교하 여 풀업신호를 생성하는 제1 비교부;
    상기 제2 전원으로 구동되어, 상기 제2 기준전압 및 상기 내부전압을 비교하여 풀다운신호를 생성하는 제2 비교부; 및
    상기 풀업신호 및 상기 풀다운신호를 입력받아 상기 내부전압을 구동하는 구동부를 포함하는 비트라인 프리차지 전압 생성회로.
  5. 제 4 항에 있어서, 상기 구동부는
    상기 풀업신호를 입력받아 상기 내부전압을 풀업구동하는 풀업구동부; 및
    상기 풀다운신호를 입력받아 상기 내부전압을 풀다운구동하는 풀다운구동부를 포함하는 비트라인 프리차지 전압 생성회로.
  6. 삭제
  7. 제 1 항에 있어서, 상기 제어신호 생성부는
    전원전압과 출력노드 사이에 연결되어 상기 출력노드를 풀업구동하는 풀업소자; 및
    상기 출력노드와 접지전압 사이에 연결되어 상기 제어신호에 응답하여 상기 출력노드를 풀다운구동하는 풀다운소자를 포함하는 비트라인 프리차지 전압 생성회로.
  8. 제 7 항에 있어서, 상기 풀다운소자는 상기 파워업 구간에서 턴온되는 MOS 트랜지스터인 비트라인 프리차지 전압 생성회로.
  9. 제 1 항에 있어서, 상기 스위치는 상기 제1 전원과 상기 제2 전원 사이에 연결되어 상기 제어신호에 응답하여 턴온되는 MOS 트랜지스터인 비트라인 프리차지 전압 생성회로.
  10. 제1 전원을 전압분배하는 제1 전압분배부와, 상기 제1 전압분배부의 출력신호의 레벨에 따라 제1 구동신호를 생성하는 제1 구동신호 생성부와, 상기 제1 구동신호에 응답하여 상기 제1 전원을 구동하는 제1 구동소자를 포함하는 제1 전원 생성부;
    내부전압 구동을 위한 제2 전원을 생성하는 제2 전원생성부;
    상기 제1 전원을 전압분배하여 기준전압을 생성하는 기준전압 생성부;
    상기 기준전압에 응답하여 상기 제2 전원으로 상기 내부전압을 구동하는 내부전압 구동부; 및
    파워업 구간에서 상기 제1 전원 및 상기 제2 전원을 단락시키는 전압제어부를 포함하는 비트라인 프리차지 전압 생성회로.
  11. 삭제
  12. 제 10 항에 있어서, 상기 제2 전원 생성부는
    상기 제2 전원을 전압분배하는 제2 전압분배부;
    상기 제2 전압분배부의 출력신호의 레벨에 따라 제2 구동신호를 생성하는 제2 구동신호 생성부; 및
    상기 제2 구동신호에 응답하여 상기 제2 전원을 구동하는 제2 구동소자를 포함하는 비트라인 프리차지 전압 생성회로.
  13. 제 10 항에 있어서, 상기 기준전압 생성부는 적어도 하나의 저항소자로 구성되어 제1 기준전압 및 제2 기준전압을 생성하는 비트라인 프리차지 전압 생성회로.
  14. 제 13 항에 있어서, 상기 내부전압구동부는
    상기 제2 전원으로 구동되어, 상기 제1 기준전압 및 상기 내부전압을 비교하여 풀업신호를 생성하는 제1 비교부;
    상기 제2 전원으로 구동되어, 상기 제2 기준전압 및 상기 내부전압을 비교하여 풀다운신호를 생성하는 제2 비교부; 및
    상기 풀업신호 및 상기 풀다운신호를 입력받아, 상기 내부전압을 구동하는 구동부를 포함하는 비트라인 프리차지 전압 생성회로.
  15. 제 14 항에 있어서, 상기 구동부는
    상기 풀업신호를 입력받아 상기 내부전압을 풀업구동하는 풀업구동부; 및
    상기 풀다운신호를 입력받아 상기 내부전압을 풀다운구동하는 풀다운구동부를 포함하는 비트라인 프리차지 전압 생성회로.
  16. 제 10 항에 있어서, 상기 전압제어부는
    전원전압을 전압분배하는 제2 전압분배부;
    상기 제2 전압분배부의 출력신호에 응답하여 제어신호를 생성하는 제어신호 생성부; 및
    상기 제어신호에 응답하여 상기 제1 전원과 상기 제2 전원을 단락시키는 스위치를 포함하는 비트라인 프리차지 전압 생성회로.
  17. 제 16 항에 있어서, 상기 제어신호 생성부는
    전원전압과 출력노드 사이에 연결되어 상기 출력노드를 풀업구동하는 풀업소자; 및
    상기 출력노드와 접지전압 사이에 연결되어 상기 제어신호에 응답하여 상기 출력노드를 풀다운구동하는 풀다운소자를 포함하는 비트라인 프리차지 전압 생성회로.
  18. 제 17 항에 있어서, 상기 풀다운소자는 상기 파워업 구간에서 턴온되는 MOS 트랜지스터인 비트라인 프리차지 전압 생성회로.
  19. 제 16 항에 있어서, 상기 스위치는 상기 제1 전원과 상기 제2 전원 사이에 연결되어 상기 제어신호에 응답하여 턴온되는 MOS 트랜지스터인 비트라인 프리차지 전압 생성회로.
KR1020080026604A 2008-03-21 2008-03-21 비트라인 프리차지 전압 생성회로 KR100945932B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020080026604A KR100945932B1 (ko) 2008-03-21 2008-03-21 비트라인 프리차지 전압 생성회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080026604A KR100945932B1 (ko) 2008-03-21 2008-03-21 비트라인 프리차지 전압 생성회로

Publications (2)

Publication Number Publication Date
KR20090101012A KR20090101012A (ko) 2009-09-24
KR100945932B1 true KR100945932B1 (ko) 2010-03-05

Family

ID=41359122

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080026604A KR100945932B1 (ko) 2008-03-21 2008-03-21 비트라인 프리차지 전압 생성회로

Country Status (1)

Country Link
KR (1) KR100945932B1 (ko)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030091274A (ko) * 2002-05-27 2003-12-03 주식회사 하이닉스반도체 안티퓨즈 회로
KR20050070653A (ko) * 2003-12-30 2005-07-07 주식회사 하이닉스반도체 반도체 메모리 소자의 내부전원 초기화 회로 및 그의구동방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030091274A (ko) * 2002-05-27 2003-12-03 주식회사 하이닉스반도체 안티퓨즈 회로
KR20050070653A (ko) * 2003-12-30 2005-07-07 주식회사 하이닉스반도체 반도체 메모리 소자의 내부전원 초기화 회로 및 그의구동방법

Also Published As

Publication number Publication date
KR20090101012A (ko) 2009-09-24

Similar Documents

Publication Publication Date Title
US6885605B2 (en) Power-up signal generator for semiconductor memory devices
US6954103B2 (en) Semiconductor device having internal voltage generated stably
US7643357B2 (en) System and method for integrating dynamic leakage reduction with write-assisted SRAM architecture
US9330750B2 (en) Integrated circuit using method for setting level of reference voltage
US7852129B2 (en) Power up signal generation circuit and method for generating power up signal
US7982530B2 (en) Internal voltage generating apparatus and method for controlling the same
US6778460B1 (en) Semiconductor memory device and method for generation of core voltage
KR20040004813A (ko) 워드라인 구동 회로
JP2004134058A (ja) メモリ装置
US7567469B2 (en) Over driving pulse generator
JP4914232B2 (ja) 半導体装置
US7778100B2 (en) Internal voltage generation circuit of semiconductor memory device
KR100566302B1 (ko) 파워업 신호 발생 장치
US7969797B2 (en) Semiconductor memory device and method for operating the same
KR101848776B1 (ko) 내부전압 생성회로
KR0173934B1 (ko) 내부전원전압 공급장치
US7869291B2 (en) Precharge voltage supply circuit and semiconductor device using the same
KR20130072085A (ko) 반도체 집적회로의 기준전압 발생회로
US8437205B2 (en) Semiconductor memory apparatus
KR100945932B1 (ko) 비트라인 프리차지 전압 생성회로
US6522593B2 (en) Sense amplifier circuit for semiconductor device
KR20180047209A (ko) 레퍼런스 선택 회로
KR100941630B1 (ko) 내부전압 제어회로 및 방법
KR102471413B1 (ko) 반도체 장치
KR100842899B1 (ko) 전류 센스 앰프 회로

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee