JP2002271188A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【課題】 従来に比べて、一層の低消費電力化を実現す
ることができ、携帯情報端末器や携帯電話などの携帯機
器等に使用した場合の動作寿命をさらに長時間化するこ
とができ、市場からのより一層の低消費電力化への要望
を充分に満足することができる半導体集積回路装置を提
供する。 【解決手段】 Ｄ型フリップ・フロップ２のクロック入
力端子２ｂへの入力信号として、Ｄ型フリップ・フロッ
プ２の出力端子２ｃからの信号が組み合わせ回路１の出
力端子１ａからの信号と”１”，”０”が同じ場合に
は、クロック入力端子５からのクロックの”１”，”
０”に関わらず常に”０”を入力して、Ｄ型フリップ・
フロップ２を非動作状態とし、Ｄ型フリップ・フロップ
２の出力端子２ｃからの信号が組み合わせ回路１の出力
端子１ａからの信号と”１”，”０”が異なる場合に
は、クロック入力端子５からのクロックの”１”，”
０”を入力して、Ｄ型フリップ・フロップ２を動作状態
とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ロジック回路が主
にフリップ・フロップと組み合わせ回路とで構成された
半導体集積回路装置に関するものである。

【０００２】

【従来の技術】従来から、例えば携帯情報端末器や携帯
電話などの各種携帯型電子機器には、それらの使用状況
を考慮して低消費電力型の半導体集積回路装置が多く使
用されており、その中で、ロジック回路が主にフリップ
・フロップと組み合わせ回路とで構成された半導体集積
回路装置の低消費電力化技術について、日経ＢＰ社発行
の文献「低電力ＬＳＩの技術白書」（１９９４年）のＰ
ａｒｔ．３を参考にして、以下に説明する。

【０００３】以上のような半導体集積回路装置の低消費
電力化技術には、システム・レベル、アーキテクチャ・
レベル、回路レベル、レイアウト・レベルなどと、さま
ざまなレベルでの工夫がなされているが、ここでは、例
として回路レベルの工夫について述べる。

【０００４】半導体集積回路装置の回路レベルの低消費
電力化技術において、従来から広く用いられてきた手法
として、 （１）ゲーティド・クロック方式による回路構成 （２）グリッチの削減のための回路構成等が挙げられ
る。

【０００５】まず、ゲーティド・クロックについて述べ
る。現在のシステムＬＳＩには、そのチップ上に様々な
機能ブロックが搭載されている。チップの動作中のある
時間に着目すると、その時間においてすべての機能ブロ
ックが動作する必要があるとは限らない。このような場
合、動作する必要がない機能ブロックにクロックを供給
している当該クロック生成回路に対して、クロック制御
信号でゲートして、その動作を停止することにより、低
消費電力化を実現している。

【０００６】図５はゲーティド・クロックを用いた従来
の半導体集積回路装置（システムＬＳＩ）の内部構成を
示すブロック図である。図５において、４１は主クロッ
ク入力端子、４２は各種内部クロック生成回路部、４３
はクロック制御回路部、４４ａは機能ブロック（Ａ）、
４４ｂは機能ブロック（Ｂ）、４４ｃは機能ブロック
（Ｃ）、４５は主クロック入力端子４１から各種内部ク
ロック生成回路部４２への主クロック信号線、４６ａは
各種内部クロック生成回路部４２から機能ブロック
（Ａ）４４ａへのクロック信号線、４６ｂは各種内部ク
ロック生成回路部４２から機能ブロック（Ｂ）４４ｂへ
のクロック信号線、４６ｃは各種内部クロック生成回路
部４２から機能ブロック（Ｃ）４４ｃへのクロック信号
線、４７はクロック制御回路部４３から各種内部クロッ
ク生成回路部４２への制御信号線を表す。

【０００７】図６はゲーティド・クロックを用いた従来
の半導体集積回路装置における各機能ブロックへ供給さ
れるクロック信号を表す波形図である。図６（ａ）は主
クロック信号線４５のクロック信号（クロック信号４５
とする）を表し、図６（ｂ）はクロック信号線４６ａの
クロック信号（クロック信号４６ａとする）を表し、図
６（ｃ）はクロック信号線４６ｂのクロック信号（クロ
ック信号４６ｂとする）を表し、図６（ｄ）はクロック
信号線４６ｃのクロック信号（クロック信号４６ｃとす
る）を表している。

【０００８】以上のようなゲーティド・クロックを用い
た半導体集積回路装置では、消費電力を低減するため
に、半導体集積回路が動作する時間軸の中でも、すべて
の機能ブロックが同時に動作する必要がない場合には、
以下のような制御をしている。

【０００９】すなわち、従来の半導体集積回路装置で
は、クロック制御回路部４３から制御信号線４７を通じ
て、クロック信号線４６ａ、クロック信号線４６ｂ、ク
ロック信号線４６ｃにおいて、それぞれに対応する機能
ブロック（Ａ）４４ａ、機能ブロック（Ｂ）４４ｂ、機
能ブロック（Ｃ）４４ｃが動作する必要のない期間に、
各クロック動作を停止させるように、各種内部クロック
生成回路部４２により主クロック信号線４５を制御して
いる。

【００１０】なお、図６の波形図は、上記の制御によ
り、主クロック信号線４５のクロック動作に対して、ク
ロック信号線４６ａ、クロック信号線４６ｂ、クロック
信号線４６ｃにおける各クロック動作を、それぞれに対
応する機能ブロック（Ａ）４４ａ、機能ブロック（Ｂ）
４４ｂ、機能ブロック（Ｃ）４４ｃが動作する必要のな
い期間５ａ、５ｂ、５ｃに、それぞれ停止させている場
合を示している。

【００１１】次に、グリッチの削減について述べる。実
際の回路では、信号が入力してから出力するまでの信号
伝播中に当該回路に固有の遅延時間を生ずる。この信号
伝播遅延によって、論理回路が１つ状態遷移する間に、
出力が過渡的に何度も変化することをグリッチと呼ぶ。
グリッチによる出力変化は、消費電力の無駄であり、グ
リッチによる電流は、全消費電流の例えば１５％から２
０％にもなるとの報告もある。

【００１２】このようなグリッチを防ぐ方法は、各ゲー
トのすべての入力信号の到着時刻を揃えることである
が、多入力回路の入力は様々な経路を経て入力されるの
で、すべての入力信号の到着時刻を揃えるは、実際的な
観点からは非常に難しい。

【００１３】

【発明が解決しようとする課題】しかしながら上記のよ
うな従来の半導体集積回路装置においては、低消費電力
化技術としてゲーティド・クロックが非常に重要かつ有
用な技術であり、今後、携帯機器が市場でいっそう重要
になることが予想される現在、携帯機器の動作寿命の長
時間化のための低消費電力化技術のより一層の改善が望
まれているが、現時点では、まだまだ低消費電力化が不
充分で、市場からの要望を満足できていないという問題
点を有していた。

【００１４】本発明は、上記従来の問題点を解決するも
ので、回路構成としてＤ型フリップ・フロップまたはス
キャン型フリップ・フロップと組み合わせ回路とで構成
した場合の消費電力について、従来に比べて、一層の低
消費電力化を実現することができ、携帯情報端末器や携
帯電話などの携帯機器等に使用した場合の動作寿命をさ
らに長時間化することができ、市場からのより一層の低
消費電力化への要望を充分に満足することができる半導
体集積回路装置を提供する。

【００１５】

【課題を解決するための手段】上記の課題を解決するた
めに本発明の半導体集積回路装置は、ロジック回路が、
出力信号としてクロック周期の”１”の期間が”０”の
期間より短い波形となるように機能設定されたＤ型フリ
ップ・フロップと、組み合わせ回路とからなる半導体集
積回路装置において、前記Ｄ型フリップ・フロップのク
ロック入力端子への入力信号として、前記Ｄ型フリップ
・フロップの出力信号が前記組み合わせ回路の出力信号
と”１”，”０”が同じ場合には、クロックの”
１”，”０”に関わらず常に”０”を入力して、前記Ｄ
型フリップ・フロップを非動作状態とし、前記Ｄ型フリ
ップ・フロップの出力信号が前記組み合わせ回路の出力
信号と”１”，”０”が異なる場合には、前記クロック
の”１”，”０”を入力して、前記Ｄ型フリップ・フロ
ップを動作状態とする手段を設けた構成としたことを特
徴とする。

【００１６】以上により、従来のゲーティド・クロック
技術として、機能ブロックの機能停止期間での当該機能
ブロックへの供給用クロックの生成動作停止による低消
費電力化に加えて、機能ブロックの機能動作期間のフリ
ップ・フロップでの消費電力を低減することができる。

【００１７】

【発明の実施の形態】本発明の請求項１に記載の半導体
集積回路装置は、ロジック回路が、出力信号としてクロ
ック周期の”１”の期間が”０”の期間より短い波形と
なるように機能設定されたＤ型フリップ・フロップと、
組み合わせ回路とからなる半導体集積回路装置におい
て、前記Ｄ型フリップ・フロップのクロック入力端子へ
の入力信号として、前記Ｄ型フリップ・フロップの出力
信号が前記組み合わせ回路の出力信号と”１”，”０”
が同じ場合には、クロックの”１”，”０”に関わらず
常に”０”を入力して、前記Ｄ型フリップ・フロップを
非動作状態とし、前記Ｄ型フリップ・フロップの出力信
号が前記組み合わせ回路の出力信号と”１”，”０”が
異なる場合には、前記クロックの”１”，”０”を入力
して、前記Ｄ型フリップ・フロップを動作状態とする手
段を設けた構成とする。

【００１８】請求項２に記載の半導体集積回路装置は、
ロジック回路が、出力信号としてクロック周期の”１”
の期間が”０”の期間より短い波形となるように機能設
定されたＤ型フリップ・フロップと、組み合わせ回路と
からなる半導体集積回路装置において、前記Ｄ型フリッ
プ・フロップの入力端子に接続されている前記組み合わ
せ回路からの出力信号を２入力信号一致回路の第１の入
力端子に入力し、前記Ｄ型フリップ・フロップの出力端
子からの出力信号を前記２入力信号一致回路の第２の入
力端子に入力し、前記２入力信号一致回路の出力信号を
入力信号反転回路に入力し、前記入力信号反転回路の出
力信号を２入力ＡＮＤ回路の第１の入力端子に入力し、
クロック入力端子からのクロックを前記２入力ＡＮＤ回
路の第２の入力端子に入力し、前記２入力ＡＮＤ回路か
らの出力信号を前記Ｄ型フリップ・フロップのクロック
入力端子に入力するよう接続し、前記Ｄ型フリップ・フ
ロップのクロック入力端子への入力信号として、前記Ｄ
型フリップ・フロップの出力信号が前記組み合わせ回路
の出力信号と”１”，”０”が同じ場合には、前記クロ
ックの”１”，”０”に関わらず常に”０”を入力し
て、前記Ｄ型フリップ・フロップを非動作状態とし、前
記Ｄ型フリップ・フロップの出力信号が前記組み合わせ
回路の出力信号と”１”，”０”が異なる場合には、前
記クロックの”１”，”０”を入力して、前記Ｄ型フリ
ップ・フロップを動作状態とするよう構成する。

【００１９】請求項３に記載の半導体集積回路装置は、
ロジック回路が、出力信号としてクロック周期の”１”
の期間が”０”の期間より短い波形となるように機能設
定されたスキャン型フリップ・フロップと、組み合わせ
回路とからなる半導体集積回路装置において、前記スキ
ャン型フリップ・フロップの出力信号が前記組み合わせ
回路の出力信号と”１”，”０”が同じ場合には、クロ
ックの”１”，”０”に関わらず常に”０”を出力し、
前記スキャン型フリップ・フロップの出力信号が前記組
み合わせ回路の出力信号と”１”，”０”が異なる場合
には、前記クロックの”１”，”０”を出力する手段
と、前記スキャン型フリップ・フロップのクロック入力
端子への入力信号として、前記スキャン型フリップ・フ
ロップのスキャンモード設定制御信号に基づいて、前記
スキャン型フリップ・フロップの出力信号と前記組み合
わせ回路の出力信号との比較による信号と、前記クロッ
クとを切り換えて入力する手段とを設けた構成とする。

【００２０】請求項４に記載の半導体集積回路装置は、
ロジック回路が、出力信号としてクロック周期の”１”
の期間が”０”の期間より短い波形となるように機能設
定されたスキャン型フリップ・フロップと、組み合わせ
回路とからなる半導体集積回路装置において、前記スキ
ャン型フリップ・フロップの入力端子に接続されている
組み合わせ回路からの出力信号を２入力信号一致回路の
第１の入力端子に入力し、前記スキャン型フリップ・フ
ロップの出力端子からの出力信号を前記２入力信号一致
回路の第２の入力端子に入力し、前記２入力信号一致回
路の出力信号を入力信号反転回路に入力し、前記入力信
号反転回路の出力信号を２入力ＡＮＤ回路の第１の入力
端子に入力し、クロック入力端子からのクロックを前記
２入力ＡＮＤ回路の第２の入力端子に入力し、前記２入
力ＡＮＤ回路からの出力信号をセレクタ回路の第１の入
力端子に入力し、前記クロックを前記セレクタ回路の第
２の入力端子に入力し、スキャンモード設定制御信号を
前記セレクタ回路の出力信号選択端子と前記スキャン型
フリップ・フロップのスキャンモード設定入力端子に入
力し、前記セレクタ回路からの出力信号を前記スキャン
型フリップ・フロップのクロック入力端子に入力するよ
う接続し、前記２入力ＡＮＤ回路からの出力信号とし
て、前記スキャン型フリップ・フロップの出力信号が前
記組み合わせ回路の出力信号と”１”，”０”が同じ場
合には、クロックの”１”，”０”に関わらず常に”
０”を出力し、前記スキャン型フリップ・フロップの出
力信号が前記組み合わせ回路の出力信号と”１”，”
０”が異なる場合には、前記クロックの”１”，”０”
を出力するとともに、前記セレクタ回路から前記スキャ
ン型フリップ・フロップのクロック入力端子への入力信
号として、前記スキャン型フリップ・フロップのスキャ
ンモード設定制御信号に基づいて、前記２入力ＡＮＤ回
路からの出力信号と、前記クロックとを切り換えて入力
するよう構成する。

【００２１】これらの構成によると、従来のゲーティド
・クロック技術として、機能ブロックの機能停止期間で
の当該機能ブロックへの供給用クロックの生成動作停止
による低消費電力化に加えて、機能ブロックの機能動作
期間のフリップ・フロップでの消費電力の低減を可能と
する。

【００２２】以下、本発明の実施の形態を示す半導体集
積回路装置について、図面を参照しながら具体的に説明
する。 （実施の形態１）本発明の実施の形態１の半導体集積回
路装置を説明する。

【００２３】図１は本実施の形態１の半導体集積回路装
置の構成を示す回路ブロック図である。ここでは、ロジ
ック回路が、主にＤ型フリップ・フロップと組み合わせ
回路とで構成された半導体集積回路装置を例に挙げて説
明する。図１において、１は組み合わせ回路、１ａは組
み合わせ回路１の出力端子、２はＤ型フリップ・フロッ
プ、２ａはＤ型フリップ・フロップ２の入力端子、２ｂ
はＤ型フリップ・フロップ２のクロック入力端子、２ｃ
はＤ型フリップ・フロップ２の出力端子、３は一致回
路、３ａは一致回路３の第１の入力端子、３ｂは一致回
路３の第２の入力端子、３ｃは一致回路３の出力端子、
４は入力信号反転回路、４ａは入力信号反転回路４の入
力端子、４ｂは入力信号反転回路４の出力端子、５はク
ロック入力端子、６は２入力ＡＮＤ回路、６ａは２入力
ＡＮＤ回路６の第１の入力端子、６ｂは２入力ＡＮＤ回
路６の第２の入力端子、６ｃは２入力ＡＮＤ回路６の出
力端子、７はＤ型フリップ・フロップ２の出力端子２ｃ
から外部への出力端子である。

【００２４】図１において、組み合わせ回路１の出力端
子１ａからの信号はＤ型フリップ・フロップ２の入力端
子２ａに入力され、クロック入力端子５からのクロック
入力信号は２入力ＡＮＤ回路６の第２の入力端子６ｂに
入力される。２入力ＡＮＤ回路６の出力端子６ｃからの
出力信号は、Ｄ型フリップ・フロップ２の出力端子２ｃ
の信号が組み合わせ回路１の出力端子１ａからの信号
と”１”，”０”が同じ場合と異なる場合とで状態が相
違する。

【００２５】まず、Ｄ型フリップ・フロップ２の出力端
子２ｃの信号が組み合わせ回路１の出力端子１ａからの
信号と”１”，”０”が同じ場合には、一致回路３の第
１の入力端子３ａに入力される信号と、一致回路３の第
２の入力端子３ｂに入力される信号の”１”，”０”が
同じとなるため、一致回路３の出力端子３ｃからの出力
信号は”１”になり、これが入力信号反転回路４の入力
端子４ａに入り、ここで反転されて”０”となり、入力
信号反転回路４の出力端子４ｂから出力され、２入力Ａ
ＮＤ回路６の第１の入力端子６ａに入力される。

【００２６】従って、２入力ＡＮＤ回路６の出力端子６
ｃからの出力信号は、クロック入力端子５からのクロッ
ク入力信号の”１”，”０”に関わらず、常に”０”が
出力される。つまり、Ｄ型フリップ・フロップ２の出力
端子２ｃの信号が組み合わせ回路１の出力端子１ａから
の信号と”１”，”０”が同じ場合には、Ｄ型フリップ
・フロップ２のクロック入力端子２ｂに入力される入力
信号は”０”になり、Ｄ型フリップ・フロップ２は動作
しないので、Ｄ型フリップ・フロップ２は電力を消費し
ない。

【００２７】次に、Ｄ型フリップ・フロップ２の出力端
子２ｃの信号が前記組み合わせ回路１の出力端子１ａか
らの信号と”１”，”０”が異なる場合には、一致回路
３の第１の入力端子３ａに入力される信号と、一致回路
の第２の入力端子３ｂに入力される信号の”１”，”
０”が異なるため、一致回路３の出力端子３ｃからの出
力信号は”０”になり、これが入力信号反転回路４の入
力端子４ａに入り、前記入力信号反転回路４で反転され
て”１”となり前記入力信号反転回路４の出力端子４ｂ
から出力され、２入力ＡＮＤ回路の第１の入力端子６ａ
に入力される。

【００２８】従って、２入力ＡＮＤ回路６の出力端子６
ｃからの出力信号は、クロック入力端子５からのクロッ
ク入力信号と同じ波形の信号が出力される。つまり、Ｄ
型フリップ・フロップ２の出力端子２ｃの信号が組み合
わせ回路１の出力端子１ａからの信号と”１”，”０”
が異なる場合には、Ｄ型フリップ・フロップ２のクロッ
ク入力端子２ｂに入力される入力信号は”１”になり、
Ｄ型フリップ・フロップ２は動作するので、Ｄ型フリッ
プ・フロップ２は通常のように電力を消費する。

【００２９】図２は、図５に示す従来のゲーティド・ク
ロックを用いた半導体集積回路装置の機能ブロック
（Ｃ）４４ｃに対して、本実施の形態１を適用した場合
の各部の信号状態を示す波形図である。図２において、
波形４５’、４６ｃ’は、それぞれ図６の波形４５、４
６ｃと１クロック周期の”１”の期間と”０”の期間の
割合が異なる。また波形２６ｃ＿ｆｆは、図５に示す従
来のゲーティド・クロックを用いた半導体集積回路装置
に本実施の形態１を適用した場合の機能ブロック（Ｃ）
４４ｃ中のあるＤ型フリップ・フロップ２のクロック入
力端子２ｂへの入力波形を示している。

【００３０】また、２１はＤ型フリップ・フロップ２の
クロック入力端子２ｂへの入力波形２６ｃ＿ｆｆ上で、
Ｄ型フリップ・フロップ２の出力端子２ｃの信号が組み
合わせ回路１の出力端子１ａからの信号と”１”，”
０”が同じ場合に対応して”０”に固定されている部分
である。２２はＤ型フリップ・フロップ２のクロック入
力端子２ｂへの入力波形２６ｃ＿ｆｆ上で、Ｄ型フリッ
プ・フロップ２の出力端子２ｃの信号が組み合わせ回路
１の出力端子１ａからの信号と”１”，”０”が異なる
場合に対応してクロック波形のままとなっている部分で
ある。

【００３１】このように、Ｄ型フリップ・フロップ２の
出力端子２ｃの信号が組み合わせ回路１の出力端子１ａ
からの信号と”１”，”０”が同じ場合、図５に示す従
来のゲーティド・クロックを用いた半導体集積回路装置
に本実施の形態１を適用することにより、機能ブロック
（Ａ）４４ａ，（Ｂ）４４ｂ，（Ｃ）４４ｃの各機能ブ
ロック中のあらゆるＤ型フリップ・フロップ２のクロッ
ク入力端子２ｂへの入力波形は”０”に固定されるた
め、そのＤ型フリップ・フロップ２は動作しなくなるの
で低消費電力になる。

【００３２】図３は、図２の波形２６ｃ＿ｆｆ上で”
０”に固定されている部分２１、つまり、Ｄ型フリップ
・フロップ２の出力端子２ｃの信号（Ｎ番目の信号）が
組み合わせ回路１の出力端子１ａからの信号（Ｎ＋１番
目の信号）と”１”，”０”が同じ場合（図３（ｂ））
と、図２の波形２６ｃ＿ｆｆ上でクロック波形のままと
なっている部分２２、つまり、Ｄ型フリップ・フロップ
２の出力端子２ｃの信号（Ｎ番目の信号）が組み合わせ
回路１の出力端子１ａからの信号（Ｎ＋１番目の信号）
と”１”，”０”が異なる場合（図３（ｃ））とにおい
て、それぞれのＤ型フリップ・フロップ２の主要な端子
の信号状態を示す波形図である。

【００３３】図３において、２００はクロック入力端子
５へのクロック入力信号の波形を示しており、クロック
波形の１周期において、”１”の期間が”０”の期間と
比較して短く設定されている（図３（ａ））。このよう
にＤ型フリップ・フロップ２が正常なラッチ動作する範
囲で”１”の期間は、短く設定する。

【００３４】また、２０１、２０２、２０３は、それぞ
れ、Ｄ型フリップ・フロップ２の出力端子２ｃの信号
（Ｎ番目の出力信号）が組み合わせ回路１の出力端子１
ａからの信号（Ｎ＋１番目の入力信号）と”１”，”
０”が同じ場合において、Ｄ型フリップ・フロップ２の
出力端子２ｃの波形、Ｄ型フリップ・フロップ２の入力
端子２ａの波形、Ｄ型フリップ・フロップ２のクロック
入力端子２ｂの波形を示している。

【００３５】また、２０４、２０５、２０６は、それぞ
れ、Ｄ型フリップ・フロップ２の出力端子２ｃの信号
（Ｎ番目の出力信号）が組み合わせ回路１の出力端子１
ａからの信号（Ｎ＋１番目の入力信号）と”１”，”
０”が異なる場合において、Ｄ型フリップ・フロップ２
の出力端子２ｃの波形、Ｄ型フリップ・フロップ２の入
力端子２ａの波形、Ｄ型フリップ・フロップ２のクロッ
ク入力端子２ｂの波形を示している。

【００３６】図３（ｂ）に示すように、Ｄ型フリップ・
フロップ２の出力端子２ｃの信号（Ｎ番目の出力信号）
が組み合わせ回路１の出力端子１ａからの信号（Ｎ＋１
番目の入力信号）と”１”，”０”が同じ場合、Ｄ型フ
リップ・フロップ２のクロック入力端子２ｂへの信号波
形は１クロック周期の間”０”になっている。このため
この期間でのＤ型フリップ・フロップ２で消費電力は消
費されない。

【００３７】なお、上記の実施の形態においては、組み
合わせ回路１の出力端子１ａからの信号が入力されるフ
リップ・フロップとしてＤ型フリップ・フロップを例に
して述べたが、この場合のフリップ・フロップは、もち
ろんＤ型フリップ・フロップに限定されるものではな
い。 （実施の形態２）本発明の実施の形態２の半導体集積回
路装置を説明する。

【００３８】図４は本実施の形態２の半導体集積回路装
置の構成を示す回路ブロック図である。ここでは、ロジ
ック回路が、主にスキャン型フリップ・フロップと組み
合わせ回路とで構成された半導体集積回路装置を例に挙
げて説明する。図４において、３１は組み合わせ回路、
３１ａは組み合わせ回路３１の出力端子、３２はスキャ
ン型フリップ・フロップ、３２ａはスキャン型フリップ
・フロップ３２の入力端子、３２ｂはスキャン型フリッ
プ・フロップ３２のスキャンモード入力端子、３２ｃは
スキャン型フリップ・フロップ３２のクロック入力端
子、３２ｄはスキャン型フリップ・フロップ３２のスキ
ャンモード設定入力端子、３２ｅはスキャン型フリップ
・フロップ３２の出力端子、３３は一致回路、３３ａは
一致回路３３の第１の入力端子、３３ｂは一致回路３３
の第２の入力端子、３３ｃは一致回路３３の出力端子、
３４は入力信号反転回路、３４ａは入力信号反転回路３
４の入力端子、３４ｂは入力信号反転回路３４の出力端
子、３５はクロック入力端子、３６は２入力ＡＮＤ回
路、３６ａは２入力ＡＮＤ回路３６の第１の入力端子、
３６ｂは２入力ＡＮＤ回路３６の第２の入力端子、３６
ｃは２入力ＡＮＤ回路３６の出力端子、３７はスキャン
型フリップ・フロップ３２の出力端子３２ｅから外部へ
の出力端子、３８はセレクタ回路、３８ａはセレクタ回
路３８の第１の入力端子、３８ｂはセレクタ回路３８の
第２の入力端子、３８ｃはセレクタ回路３８の出力信号
選択端子、３８ｄはセレクタ回路３８の出力端子、３９
はスキャンモード設定制御信号、３０はスキャンモード
入力端子である。

【００３９】スキャン型フリップ・フロップ３２に対す
るスキャンモード設定制御信号３９が”０”の場合、つ
まり、ノーマルモードの場合について説明する。図４に
おいて、組み合わせ回路３１の出力端子３１ａからの信
号は、スキャン型フリップ・フロップ３２の入力端子３
２ａに入力され、クロック入力端子３５からのクロック
入力信号は２入力ＡＮＤ回路３６の第２の入力端子３６
ｂに入力される。２入力ＡＮＤ回路３６の出力端子３６
ｃからの出力信号は、スキャン型フリップ・フロップ３
２の出力端子３２ｅの信号が組み合わせ回路３１の出力
端子３１ａからの信号と”１”，”０”が同じ場合と違
う場合とで相違する。

【００４０】まず、スキャン型フリップ・フロップ３２
の出力端子３２ｅからの出力信号が組み合わせ回路３１
の出力端子３１ａからの信号と”１”，”０”が同じ場
合には、一致回路３３の第１の入力端子３３ａに入力さ
れる信号と、一致回路３３の第２の入力端子３３ｂに入
力される信号の”１”，”０”が同じとなるため、一致
回路３３の出力端子３３ｃからの出力信号は”１”にな
り、これが入力信号反転回路３４の入力端子３４ａに入
り、ここで反転されて”０”となり、入力信号反転回路
３４の出力端子３４ｂから出力され、２入力ＡＮＤ回路
３６の第１の入力端子３６ａに入力される。

【００４１】従って、２入力ＡＮＤ回路３６の出力端子
３６ｃからの出力信号は、クロック入力端子３５からの
クロック入力信号の”１”，”０”に関わらず、常に”
０”が出力される。

【００４２】スキャンモード設定制御信号３９が”０”
の場合、つまり、ノーマルモードの場合には、セレクタ
回路３８の出力信号選択端子３８ｃに”０”が入力さ
れ、この場合、セレクタ回路３８の出力端子３８ｄに
は、セレクタ回路３８の第１の入力端子３８ａの入力信
号が選択されて出力される。

【００４３】つまり、スキャン型フリップ・フロップ３
２の出力端子３２ｅからの出力信号が組み合わせ回路３
１の出力端子３１ａからの出力信号と”１”，”０”が
同じ場合には、スキャン型フリップ・フロップ３２のク
ロック入力端子３２ｃに入力される入力信号は”０”に
なるので、スキャン型フリップ・フロップ３２は動作せ
ず、この場合、スキャン型フリップ・フロップ３２は電
力を消費しない状態になる。

【００４４】次に、スキャン型フリップ・フロップ３２
の出力端子３２ｅからの出力信号が組み合わせ回路３１
の出力端子３１ａからの出力信号と”１”，”０”が異
なる場合には、一致回路３３の第１の入力端子３３ａに
入力される信号と、一致回路３３の第２の入力端子３３
ｂに入力される信号の”１”，”０”が異なるため、一
致回路３３の出力端子３３ｃからの出力信号は”０”に
なり、これが入力信号反転回路３４の入力端子３４ａに
入り、ここで反転されて”１”となり、入力信号反転回
路３４の出力端子３４ｂから出力され、２入力ＡＮＤ回
路３６の第１の入力端子３６ａに入力される。このた
め、２入力ＡＮＤ回路３６の出力端子３６ｃからの出力
信号は、クロック入力端子３５からのクロック入力信号
の”１”，”０”と同じ信号となる。

【００４５】また、スキャンモード設定制御信号３９
は、上記と同様に”０”であるので、セレクタ回路３８
の出力信号選択端子３８ｃに”０”が入力され、この場
合も、セレクタ回路３８の出力端子３８ｄには、セレク
タ回路３８の第１の入力端子３８ａの入力信号が選択さ
れて出力される。

【００４６】従って、セレクタ回路３８の出力端子３８
ｄの出力信号は、クロック入力端子３５からのクロック
入力信号と同じ波形の信号が出力される。つまり、スキ
ャン型フリップ・フロップ３２の出力端子３２ｅの信号
が組み合わせ回路３１の出力端子３１ａからの信号と”
１”，”０”が異なる場合には、スキャン型フリップ・
フロップ３２のクロック入力端子３２ｃに入力される入
力信号は、クロック入力端子３５からのクロック入力信
号と同じ波形の信号が出力されるので、スキャン型フリ
ップ・フロップ３２は動作状態となり、この場合は通常
のスキャン型フリップ・フロップと同様に電力を消費す
る。

【００４７】次に、スキャンモード設定制御信号３９
が”１”の場合、つまり、スキャンモードの場合につい
て説明する。スキャンモード設定制御信号３９が”１”
の場合には、セレクタ回路３８の出力信号選択端子３８
ｃに”１”が入力され、セレクタ回路３８からの出力端
子３８ｄには、セレクタ回路３８の第２の入力端子３８
ｂの入力信号が選択されて出力される。

【００４８】スキャンモードの場合には、常に、スキャ
ン型フリップ・フロップ３２のクロック入力端子３２ｃ
に、クロック入力端子３５からのクロック入力信号が入
力される。このとき、スキャン型フリップ・フロップ３
２のスキャンモード入力端子３０には、前段のスキャン
型フリップ・フロップの出力端子の信号が入力され、こ
の信号がスキャン型フリップ・フロップ３２の内部に、
スキャン型フリップ・フロップ３２のクロック入力端子
３２ｃに入力される入力信号に代わって入力される。

【００４９】スキャン型フリップ・フロップ３２のクロ
ック入力端子３２ｃに入力される入力信号は、クロック
入力端子３５からのクロック入力信号と同じ波形の信号
が入力されるので、スキャン型フリップ・フロップ３２
は、この場合は通常のスキャン型フリップ・フロップよ
うに電力を消費する。

【００５０】

【発明の効果】以上のように本発明によれば、従来のゲ
ーティド・クロック技術として、機能ブロックの機能停
止期間での当該機能ブロックへの供給用クロックの生成
動作停止による低消費電力化に加えて、機能ブロックの
機能動作期間のフリップ・フロップでの消費電力を低減
することができる。

【００５１】そのため、回路構成としてＤ型フリップ・
フロップまたはスキャン型フリップ・フロップと組み合
わせ回路とで構成した場合の消費電力について、従来に
比べて、一層の低消費電力化を実現することができ、携
帯情報端末器や携帯電話などの携帯機器等に使用した場
合の動作寿命をさらに長時間化することができ、市場か
らのより一層の低消費電力化への要望を充分に満足する
ことができる。

【図面の簡単な説明】

【図１】本発明の実施の形態１の半導体集積回路装置の
構成を示す回路ブロック図

【図２】同実施の形態１におけるＤ型フリップ・フロッ
プのクロック入力端子の波形図

【図３】同実施の形態１におけるＤ型フリップ・フロッ
プの主要端子の波形図

【図４】本発明の実施の形態２の半導体集積回路装置の
構成を示す回路ブロック図

【図５】従来の半導体集積回路装置の構成を示すブロッ
ク図

【図６】同従来例における各機能ブロックへのクロック
信号の波形図

【符号の説明】

１ 組み合わせ回路 ２ Ｄ型フリップ・フロップ ３ 一致回路 ４ 入力信号反転回路 ５ クロック入力端子 ６ ２入力ＡＮＤ回路 ７ 出力端子 ３０ スキャンモード入力端子 ３１ 組み合わせ回路 ３２ スキャン型フリップ・フロップ ３３ 一致回路 ３４ 入力信号反転回路 ３５ クロック入力端子 ３６ ２入力ＡＮＤ回路 ３７ 出力端子 ３８ セレクタ回路 ３９ スキャンモード設定制御信号

Claims (4)

【特許請求の範囲】
1. 【請求項１】 ロジック回路が、出力信号としてクロッ
   ク周期の”１”の期間が”０”の期間より短い波形とな
   るように機能設定されたＤ型フリップ・フロップと、組
   み合わせ回路とからなる半導体集積回路装置において、
   前記Ｄ型フリップ・フロップのクロック入力端子への入
   力信号として、前記Ｄ型フリップ・フロップの出力信号
   が前記組み合わせ回路の出力信号と”１”，”０”が同
   じ場合には、クロックの”１”，”０”に関わらず常
   に”０”を入力して、前記Ｄ型フリップ・フロップを非
   動作状態とし、前記Ｄ型フリップ・フロップの出力信号
   が前記組み合わせ回路の出力信号と”１”，”０”が異
   なる場合には、前記クロックの”１”，”０”を入力し
   て、前記Ｄ型フリップ・フロップを動作状態とする手段
   を設けた半導体集積回路装置。
2. 【請求項２】 ロジック回路が、出力信号としてクロッ
   ク周期の”１”の期間が”０”の期間より短い波形とな
   るように機能設定されたＤ型フリップ・フロップと、組
   み合わせ回路とからなる半導体集積回路装置において、
   前記Ｄ型フリップ・フロップの入力端子に接続されてい
   る前記組み合わせ回路からの出力信号を２入力信号一致
   回路の第１の入力端子に入力し、前記Ｄ型フリップ・フ
   ロップの出力端子からの出力信号を前記２入力信号一致
   回路の第２の入力端子に入力し、前記２入力信号一致回
   路の出力信号を入力信号反転回路に入力し、前記入力信
   号反転回路の出力信号を２入力ＡＮＤ回路の第１の入力
   端子に入力し、クロック入力端子からのクロックを前記
   ２入力ＡＮＤ回路の第２の入力端子に入力し、前記２入
   力ＡＮＤ回路からの出力信号を前記Ｄ型フリップ・フロ
   ップのクロック入力端子に入力するよう接続し、前記Ｄ
   型フリップ・フロップのクロック入力端子への入力信号
   として、前記Ｄ型フリップ・フロップの出力信号が前記
   組み合わせ回路の出力信号と”１”，”０”が同じ場合
   には、前記クロックの”１”，”０”に関わらず常に”
   ０”を入力して、前記Ｄ型フリップ・フロップを非動作
   状態とし、前記Ｄ型フリップ・フロップの出力信号が前
   記組み合わせ回路の出力信号と”１”，”０”が異なる
   場合には、前記クロックの”１”，”０”を入力して、
   前記Ｄ型フリップ・フロップを動作状態とするよう構成
   したことを特徴とする半導体集積回路装置。
3. 【請求項３】 ロジック回路が、出力信号としてクロッ
   ク周期の”１”の期間が”０”の期間より短い波形とな
   るように機能設定されたスキャン型フリップ・フロップ
   と、組み合わせ回路とからなる半導体集積回路装置にお
   いて、前記スキャン型フリップ・フロップの出力信号が
   前記組み合わせ回路の出力信号と”１”，”０”が同じ
   場合には、クロックの”１”，”０”に関わらず常に”
   ０”を出力し、前記スキャン型フリップ・フロップの出
   力信号が前記組み合わせ回路の出力信号と”１”，”
   ０”が異なる場合には、前記クロックの”１”，”０”
   を出力する手段と、前記スキャン型フリップ・フロップ
   のクロック入力端子への入力信号として、前記スキャン
   型フリップ・フロップのスキャンモード設定制御信号に
   基づいて、前記スキャン型フリップ・フロップの出力信
   号と前記組み合わせ回路の出力信号との比較による信号
   と、前記クロックとを切り換えて入力する手段とを設け
   た半導体集積回路装置。
4. 【請求項４】 ロジック回路が、出力信号としてクロッ
   ク周期の”１”の期間が”０”の期間より短い波形とな
   るように機能設定されたスキャン型フリップ・フロップ
   と、組み合わせ回路とからなる半導体集積回路装置にお
   いて、前記スキャン型フリップ・フロップの入力端子に
   接続されている組み合わせ回路からの出力信号を２入力
   信号一致回路の第１の入力端子に入力し、前記スキャン
   型フリップ・フロップの出力端子からの出力信号を前記
   ２入力信号一致回路の第２の入力端子に入力し、前記２
   入力信号一致回路の出力信号を入力信号反転回路に入力
   し、前記入力信号反転回路の出力信号を２入力ＡＮＤ回
   路の第１の入力端子に入力し、クロック入力端子からの
   クロックを前記２入力ＡＮＤ回路の第２の入力端子に入
   力し、前記２入力ＡＮＤ回路からの出力信号をセレクタ
   回路の第１の入力端子に入力し、前記クロックを前記セ
   レクタ回路の第２の入力端子に入力し、スキャンモード
   設定制御信号を前記セレクタ回路の出力信号選択端子と
   前記スキャン型フリップ・フロップのスキャンモード設
   定入力端子に入力し、前記セレクタ回路からの出力信号
   を前記スキャン型フリップ・フロップのクロック入力端
   子に入力するよう接続し、前記２入力ＡＮＤ回路からの
   出力信号として、前記スキャン型フリップ・フロップの
   出力信号が前記組み合わせ回路の出力信号と”１”，”
   ０”が同じ場合には、クロックの”１”，”０”に関わ
   らず常に”０”を出力し、前記スキャン型フリップ・フ
   ロップの出力信号が前記組み合わせ回路の出力信号と”
   １”，”０”が異なる場合には、前記クロックの”
   １”，”０”を出力するとともに、前記セレクタ回路か
   ら前記スキャン型フリップ・フロップのクロック入力端
   子への入力信号として、前記スキャン型フリップ・フロ
   ップのスキャンモード設定制御信号に基づいて、前記２
   入力ＡＮＤ回路からの出力信号と、前記クロックとを切
   り換えて入力するよう構成したことを特徴とする半導体
   集積回路装置。