JP2009130131A - 半導体集積回路 - Google Patents
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Abstract
【解決手段】入力端子及び出力端子を有し、複数の動作周波数で動作する半導体集積回路において、入力端子と出力端子との間に並列接続された第1の論理回路及び第2の論理回路と、第2の論理回路と出力端子との間に接続された第1の導通制御回路とを備え、第1の論理回路は常に第1の電源系統からの動作電圧を印加され、第2の論理回路は動作周波数に応じて第2の電源系統からの動作電圧又は接地電圧を印加され、第1の導通制御回路は第2の電源系統からの電圧に応じて導通し、第2の電源系統からの電圧により、第2の論理回路内の一部のトランジスタの動作状態及びリーク電流の制御を行うように構成する。
【選択図】図5
Description
(付記1)
入力端子及び出力端子を有し、複数の動作周波数で動作する半導体集積回路であって、
該入力端子と該出力端子との間に並列接続された第1の論理回路及び第2の論理回路と、
該第2の論理回路と該出力端子との間に接続された第1の導通制御回路とを備え、
該第1の論理回路は常に第1の電源系統からの動作電圧を印加され、
該第2の論理回路は該動作周波数に応じて第2の電源系統からの動作電圧又は接地電圧を印加され、
該第1の導通制御回路は該第2の電源系統からの電圧に応じて導通し、
該第2の電源系統からの電圧により、該第2の論理回路内の一部のトランジスタの動作状態及びリーク電流の制御を行うことを特徴とする、半導体集積回路。
(付記2)
該入力端子と該第2の論理回路との間に接続され、該第2の電源系統からの電圧に応じて導通する第2の導通制御回路を更に備え、
該第2の電源系統からの電圧により、該第2の論理回路内の他の一部のトランジスタの動作状態及びリーク電流の制御を行うことを特徴とする、付記1記載の半導体集積回路。
(付記3)
該入力端子は1つであり、該第1及び第2の論理回路はインバータ回路であり、該出力端子は1つであることを特徴とする、付記1又は2記載の半導体集積回路。
(付記4)
該入力端子は複数あり、該第1及び第2の論理回路はNAND回路であり、該出力端子は1つであることを特徴とする、付記1又は2記載の半導体集積回路。
(付記5)
該入力端子と該出力端子との間に、該第1及び第2の論理回路と並列接続された第3の論理回路と、
該第3の論理回路と該出力端子との間に接続された第2の導通制御回路とを備え、
該第3の論理回路は該動作周波数に応じて第3の電源系統からの動作電圧又は接地電圧を印加され、
該第2の導通制御回路は該第3の電源系統からの電圧に応じて導通し、
該第3の電源系統からの電圧により、該第3の論理回路内の一部のトランジスタの動作状態及びリーク電流の制御を行うことを特徴とする、付記1記載の半導体集積回路。
(付記6)
該入力端子と該第2の論理回路との間に接続され、該第2の電源系統からの電圧に応じて導通する第3の導通制御回路と、
該入力端子と該第3の論理回路との間に接続され、該第3の電源系統からの電圧に応じて導通する第4の導通制御回路とを更に備え、
該第2の電源系統からの電圧により、該第2の論理回路内の他の一部のトランジスタの動作状態及びリーク電流の制御を行い、
該第3の電源系統からの電圧により、該第3の論理回路内の他の一部のトランジスタの動作状態及びリーク電流の制御を行うことを特徴とする、付記5記載の半導体集積回路。
(付記7)
該入力端子と該第1の論理回路との間に設けられた第3の論理回路を更に備え、
該第3の論理回路は常に該第1の電源系統からの動作電圧を印加されることを特徴とする、付記1記載の半導体集積回路。
37,71,72,91,92 入力端子
38,73,93 出力端子
41,42,51,81,82 インバータ回路
43,53,63,83 導通制御回路
80 NAND及びインバータ回路
Claims (5)
- 入力端子及び出力端子を有し、複数の動作周波数で動作する半導体集積回路であって、
該入力端子と該出力端子との間に並列接続された第1の論理回路及び第2の論理回路と、
該第2の論理回路と該出力端子との間に接続された第1の導通制御回路とを備え、
該第1の論理回路は常に第1の電源系統からの動作電圧を印加され、
該第2の論理回路は該動作周波数に応じて第2の電源系統からの動作電圧又は接地電圧を印加され、
該第1の導通制御回路は該第2の電源系統からの電圧に応じて導通し、
該第2の電源系統からの電圧により、該第2の論理回路内の一部のトランジスタの動作状態及びリーク電流の制御を行うことを特徴とする、半導体集積回路。 - 該入力端子と該第2の論理回路との間に接続され、該第2の電源系統からの電圧に応じて導通する第2の導通制御回路を更に備え、
該第2の電源系統からの電圧により、該第2の論理回路内の他の一部のトランジスタの動作状態及びリーク電流の制御を行うことを特徴とする、請求項1記載の半導体集積回路。 - 該入力端子と該出力端子との間に、該第1及び第2の論理回路と並列接続された第3の論理回路と、
該第3の論理回路と該出力端子との間に接続された第2の導通制御回路とを備え、
該第3の論理回路は該動作周波数に応じて第3の電源系統からの動作電圧又は接地電圧を印加され、
該第2の導通制御回路は該第3の電源系統からの電圧に応じて導通し、
該第3の電源系統からの電圧により、該第3の論理回路内の一部のトランジスタの動作状態及びリーク電流の制御を行うことを特徴とする、請求項1記載の半導体集積回路。 - 該入力端子と該第2の論理回路との間に接続され、該第2の電源系統からの電圧に応じて導通する第3の導通制御回路と、
該入力端子と該第3の論理回路との間に接続され、該第3の電源系統からの電圧に応じて導通する第4の導通制御回路とを更に備え、
該第2の電源系統からの電圧により、該第2の論理回路内の他の一部のトランジスタの動作状態及びリーク電流の制御を行い、
該第3の電源系統からの電圧により、該第3の論理回路内の他の一部のトランジスタの動作状態及びリーク電流の制御を行うことを特徴とする、請求項3記載の半導体集積回路。 - 該入力端子と該第1の論理回路との間に設けられた第3の論理回路を更に備え、
該第3の論理回路は常に該第1の電源系統からの動作電圧を印加されることを特徴とする、請求項1記載の半導体集積回路。
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JP2011066129A (ja) * | 2009-09-16 | 2011-03-31 | Elpida Memory Inc | 半導体装置 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06232349A (ja) * | 1993-01-29 | 1994-08-19 | Mitsubishi Electric Corp | 半導体集積回路 |
JPH0991056A (ja) * | 1995-09-28 | 1997-04-04 | Nec Corp | クロックドライブ回路 |
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JPH06232349A (ja) * | 1993-01-29 | 1994-08-19 | Mitsubishi Electric Corp | 半導体集積回路 |
JPH0991056A (ja) * | 1995-09-28 | 1997-04-04 | Nec Corp | クロックドライブ回路 |
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Publication number | Priority date | Publication date | Assignee | Title |
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