JPH01105387A

JPH01105387A - 半導体記憶装置

Info

Publication number: JPH01105387A
Application number: JP62261597A
Authority: JP
Inventors: Akira Ito; 明伊藤
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1987-10-19
Filing date: 1987-10-19
Publication date: 1989-04-21

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、半導体記憶装置に関するもので、例えば、
マイクロコンピュータに内蔵されるスタティック型ＲＡ
Ｍ　（ランダム・アクセス・メモリ）等に利用して有効
な技術に関するものである。

〔従来の技術〕

スタティック型ＲＡＭ等の半導体記憶装置を内蔵するマ
イクロコンピュータがある。これらのマイクロコンピュ
ータにおいて、スタティック型ＲＡＭは、データ入力回
路及びデータ出力回路を含み、例えばリードライト信号
Ｒ／Ｗに従って、記憶データの書き込み動作又は読み出
し動作を選択的に実行する。

スタティック型ＲＡＭ等の半導体記憶装置を内蔵するマ
イクロコンピュータについては、例えば、１９８３年９
月、■日立製作所発行のｒ日立マイクロコンピュータデ
ータブック：８ビツト・１６ビツトマルチチツプＪ第４
３頁〜第７１頁に記載されている。

〔発明が解決しようとする問題点〕

上記のようなマイクロコンピュータ等に内蔵されるスタ
ティック型ＲＡＭでは、前述のように、書き込み動作又
は読み出し動作が選択的に実行される。このとき、スタ
ティック型ＲＡＭ内に設けられるデータ入力回路及びデ
ータ出力回路は、上記動作モードに従っていずれか一方
が選択的に動作状態とされる。したがって、あるアドレ
スの記憶データを同じスタティック型ＲＡＭ内の他のア
ドレスに移動したり複数のアドレスに複写することが必
要になった場合、そのつど処理装置を介さなくてはなら
ない。このため、スタティック型ＲＡＭ等を内蔵するマ
イクロコンピュータ等の処理能力が制限される。また、
これらのスタティック型ＲＡＭ等では、記憶データは、
必ずメモリアレイを介することで、データ入力回路及び
データ出力回路間を転送されるため、入力データのスル
ーバック等による効率的な試験・診断を実施することが
できない。このため、スタティック型ＲＡＭ等を内蔵す
るマイクロコンピュータ及びスタティック型ＲＡＭ等自
身の機能試験に要する工数が増大し、その低コスト化が
制限される。

この発明の目的は、新しい機能を有するスタティック型
ＲＡＭ等の半導体記憶装置を提供することにある。この
発明の他の目的は、半導体記憶装置を内蔵するマイクロ
コンピュータ等の処理能力を高め、多機能化を図るとと
もに、その機能試験に要する工数を削減することにある
。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述及び添付図面から明らかになるであろ
う。

〔問題点を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、マイクロコンピュータ等に内蔵されるスタテ
ィック型ＲＡＭ等のデータ入力回路及びデータ出力回路
に、入力データ及び出力データを保持するラッチをそれ
ぞれ設け、またこれらのラッチの間に、双方向のデータ
転送動作を行うデータ転送回路を設けるものである。

〔作　　用〕

上記した手段によれば、データ入力回路とデータ出力回
路との間で任意にデータ転送できることから、読み出し
データの一時退避や書き込みデータのスルーバック等が
可能となり、記憶データの転送や複写処理等の高速化な
らびに機能試験の簡略化など、スタティック型ＲＡＭ等
を内蔵するマイクロコンピュータの多機能化及び処理能
力向上を促進できるとともに、その機能試験に要する工
数を削減できる。

〔実施例〕

第２図には、この発明が適用されたスタティック型ＲＡ
Ｍ　（ＳＲＡＭ）の一実施例のブロック図が示されてい
る。この実施例のスタティック型ＲＡＭは、特に制限さ
れないが、１チツプ型のマイクロコンピュータに内蔵さ
れ、例えば演算データを一時的に格納するパンツアメモ
リや汎用レジスタ等に用いられる。同図の各回路ブロッ
クを構成する回路素子は、特に制限されないが、マイク
ロコンピュータの図示されない他のブロックを構成する
回路素子とともに、単結晶シリコンのような１個の半導
体基板上に形成される。

この実施例のスタティック型ＲＡＭは、特に制限されな
いが、アドレスバスＡＢ、データバスＤＢ及びコントロ
ールバスを介して、マイクロコンピュータのメモリ制御
ユニットＭＣＵに結合される。アドレスバスＡＢは、ｋ
＋１ビットのアドレス信号ＡＯ−Ａｋを伝達する。この
うち、上位のに−ｊビットはデバイスコードとして用い
られ、下位のｊ−ｌビット及びｉ＋１ビットはスタティ
ック型ＲＡＭのアドレスを指定するためのロウアドレス
信号及びカラムアドレス信号とされる。コントロールバ
スは、特に制限されないが、３ビツトの機能制御信号Ｆ
ＣＯ〜ＦＣ２とリードライト信号Ｒ／Ｗ及びイネーブル
信号１Ｋを含む。スタティック型ＲＡＭは、イネーブル
信号τＸがロウレベルとされ、デバイスコードが対応す
る所定の組み合わせとされることで、選択状態とされる
。

このとき、スタティック型ＲＡＭの動作モードは、機能
制御信号ＦＣＯ−ＦＣ２及びリードライト信号Ｒ／Ｗに
従って決定される。

この実施例のスタティック型ＲＡＭは、後述するように
、データ入力回路ＩＣ及びデータ出力回路ＯＣと、これ
らのデータ入力回路ＩＣとデータ出力回路ＯＣとの間に
設けられるデータ転送回路ＤＴＣとを含む。このうち、
データ入力回路ＩＣは、特に制限されないが、データバ
スＤＢを介して供給される８ビツトの記憶データを取り
込む入力ラッチと、これらのデータを選択されたメモリ
セルに書き込むための書き込み回路を含む。また、デー
タ出力回路ＯＣは、選択されたメモリセルから出力され
た読み出し信号を増幅するセンスアンプと、これらの読
み出しデータを保持する出力ランチ及び出力ラッチに保
持される読み出しデータをデータバスＤＢに送出する出
カバソファとを含む。データ転送回路ＤＴＣは、タイミ
ング発生回路ＴＧから供給される所定のタイミング信号
φｔｉ又はφｔＯに従って、上記人力ラッチから出力ラ
ッチへ又は上記出力ラッチから入力ラッチへのデータ転
送を行う。これらのデータ転送動作のタイミングや転送
方向及び書き込み動作及び読み出し動作との組み合わせ
は、上記機能制御信号ＦＣＯ−ＦＣ２及びリードライト
信号Ｒ／Ｗに従って決定される。これにより、この実施
例のスタティック型ＲＡＭでは、データ入力回路ＩＣ及
びデータ出力回路ＯＣのそれぞれがデータ保持機能を持
つとともに、これらのデータラッチ間で、メモリアレイ
を介することなく、入力データ及び出力データを直接転
送することができる。

第２図において、メモリ制御ユニットＭＣＵからアドレ
スバスＡＢを介して供給されるアドレス信号ＡＯ〜Ａｋ
は、スタティック型ＲＡＭのアドレスバッファＡＤＢに
入力される。

アドレスバッファＡＤＢは、特に制限されないが、ｋ＋
ｌビットのアドレスラッチを含み、上記アドレス信号Ａ
Ｏ〜Ａｋに従った内部アドレス信号ａＯ−ａｋを形成す
る。これらの内部アドレス信号は、特に制限されないが
、非反転信号及び反転信号からなるいわゆる相補内部ア
ドレス信号とされる。このうち、上位のに−ｊビットの
内部アドレス信号ａｊ＋１〜ａｋは、前述のように、デ
バイスコードとされ、デバイスコードデコーダＤＣＤに
供給される。下位のｊ−ｉビットの内部アドレス信号ａ
ｉ＋１〜ａｊは、カラムアドレス信号としてカラムアド
レスデコーダＣＤＣＲに供給され、１＋１ビツトの内部
アドレス信号ａＯ〜ａｉは、ロウアドレス信号としてロ
ウアドレスデコーダＲＤＣＲに供給される。

デバイスコードデコーダＤＣＤは、特に制限されないが
、スタティック型ＲＡＭに与えられたデバイスコードを
記憶するデバイスコードレジスタと、アドレス比較回路
を含む。デバイスコードデコーダＤＣＤは、このアドレ
ス比較回路により、デバイスコードレジスタに記憶され
るデバイスコードと、アドレスバスＡＢ及びアドレスバ
ッファＡＤＢを介して供給されるデバイスコードとをビ
ットごとに比較照合する。その結果、全ピントが一致す
ると、ハイレベルのチップ選択信号Ｃ３をタイミング発
生回路ＴＧに供給する。

タイミング発生回路ＴＧには、さらに上述のコントロー
ルバスを介して供給される機能制御信号ＦＣＯ〜ＦＣ２
とリードライト信号Ｒ／Ｗ及びイネーブル信号「Ｋが入
力される。

タイミング発生回路ＴＧは、上記チップ選択信号ｃｓと
機能制御信号ＦＣＯ〜ＦＣ２，リードライト信号Ｒ／Ｗ
及びイネーブル信号ＥＮをもとに、後述するタイミング
信号φｃｅ、　　φｉｅ、φｗ　ｅ　。

φｓａ、　　φｒ、φｏｅ、　φｔｉ及びφｔｏ等を形
成する。このうち、タイミング信号φＣｅはロウアドレ
スデコーダＲＤＣＲ及びカラムアドレスデコーダＣＤＣ
Ｒに供給され、タイミング信号φｉｅ及びφｗｅはデー
タ入力回路ＩＣに供給される。

また、タイミング信号φｓａ、　　φｒ及びφｏｅはデ
ータ出力回路ｏＣに供給され、タイミング信号φｔｉ及
びφｔｏはデータ転送回路ＤＴＣに供給される。

メモリアレイＭＡＲＹは、第２図の垂直方向に平行して
配置される複数のワード線と、水平方向に平行して配置
される複数の相補データ線及びこれらのワード線と相補
データ線の交点に格子状に配置される複数のスタティッ
ク型メモリセルとを含む。メモリアレイＭＡＲＹの同一
の行に配置されるメモリセルの側御端子は、対応するワ
ード線にそれぞれ共通結合される。また、メモリアレイ
ＭＡＲＹの同一の列に配置されるメモリセルの入出力ノ
ードは、対応する相補データ線にそれぞれ共通結合され
る。

メモリアレイＭＡＲＹを構成するワード線は、ロウアド
レスデコーダＲＤＣＲに結合され、このうちの１本が選
択的に選択状態とされる。

ロウアドレスデコーダＲＤＣＲは、上記タイミング信号
φｃｅがハイレベルとされることで、選択的に動作状態
とされる。この動作状態において、ロウアドレスデコー
ダＲＤＣＲは、上記内部アドレス信号ａＱ−ｗａｉをデ
コードし、メモリアレイＭＡＲＹの対応する１本のワー
ド線を択一的にハイレベルの選択状態とする。

一方、メモリアレイＭＡＲＹを構成する相補データ線は
、カラムスイッチＣ８Ｗに結合され、さらに８組ずつ選
択的に相補共通データ線ＣＤＯ〜ｃＤ７　（ここで、例
えば非反転信号線ＣＤＯと反転信号線ＣＤＯをあわせて
相補共通データ線ＣＤＯのように表す。以下同じ）に接
続される。

カラムスイッチＣ８Ｗは、メモリアレイＭＡＲＹの相補
データ線に対応して設けられる複数対のスイッチＭＯＳ
　Ｆ　ＥＴを含む。これらのＭＯＳＦＥＴの一方は、メ
モリアレイＭＡＲＹの対応する相補データ線に結合され
、その他方は、８組ずつ対応する上記相補共通データ線
ＣＤ０−ＣＤ７にそれぞれ順次共通結合される。各８対
のスイッチＭＯ３ＦＥＴのゲートはそれぞれ共通結合さ
れ、カラムアドレスデコーダＣＤＣＲから対応するデ−
タ線選択信号がそれぞれ供給される。これにより、カラ
ムスイッチＣ８Ｗの各８対のスイッチＭＯ３ＦＥＴは、
対応する上記データ線選択信号が択一的にハイレベルと
されることで一斉にオン状態となり、メモリアレイＭＡ
ＲＹの対応する８対の相補データ線と相補共通データ線
旦Ｄｏ−旦Ｄ７を選択的に接続する。

カラムアドレスデコーダＣＤＣＲは、上記タイミング信
号φｃｅがハイレベルとされることで、選択的に動作状
態とされる。この動作状態において、カラムアドレスデ
コーダＣＤＣＲは、上記内部アドレス信号ａｉ＋１〜ａ
ｊをデコードし、対応する上記データ線選択信号を択一
的にハイレベルとする。これらのデータ線選択信号は、
上記カラムスイッチＣ８Ｗの対応する８対のスイッチＭ
Ｏ３ＦＥＴのゲートに供給される。

相補共通データ線旦ＤＯ〜旦Ｄ７は、データ入力回路Ｉ
Ｃの対応する出力端子にそれぞれ結合されるとともに、
データ出力回路ＯＣの対応する入力端子にそれぞれ結合
される。データ入力回路■Ｃの入力端子は、データ出力
回路ＯＣの対応する出力端子にそれぞれ結合され、さら
に上記データバスＤＢの対応するビットＤｏ−０７にそ
れぞれ結合される。データ入力回路ＩＣ及びデータ出力
回路ＯＣは、データバスＤＢの各ビットに対応して設け
られる８個の入力ラッチ及び出力ラッチをそれぞれ含む
。これらの大力ラッチ及び出力ラッチの各ビットは、デ
ータ転送回路ＤＴＣを介して、それぞれ選択的に結合さ
れる。

第１図には、第２図のスタティック型ＲＡＭのデータ入
力回路ＩＣ，データ出力回路ＯＣ及びデータ転送回路Ｄ
ＴＣの一実施例の回路図が示されている。同図において
、チャンネル（バックゲート）部に矢印が付加されたＭ
ＯＳ　Ｆ　ＥＴはＰチャンネル型であり、矢印の付加さ
れないＮチャンネルＭＯ３ＦＥＴと区別される。

第１図において、データバスＤＢの各ビットＤＯ〜Ｄ７
は、データ入力画Ｆ＠ｌｃの対応する入力バッファＩＢ
Ｉ〜ＩＢ２の入力端子にそれぞれ結合されるとともに、
データ出力回路ＯＣの対応する出力バッファＯＢＩ〜Ｏ
Ｂ２の出力端子にそれぞれ結合される。

データ入力回路ＩＣの入カバソファＩＢＩ〜ＩＢ２は、
特に制限されないが、クロックドインバータ形態とされ
、その制御端子には、タイミング発生回路Ｔ”Ｇからタ
イミング信号φｉｅが共通に供給される。これらの大カ
バソファの出力端子は、データ入力回路ＩＣの対応する
入力ラッチＩＬＩ〜ＩＬ２の反転セット入力端子百にそ
れぞれ結合される。これにより、入力バッファＩＢＩ−
ＩＢ２は、上記タイミング信号φｉｅがハイレベルとさ
れることで、対応する入力データＤＯ〜Ｄ７を反転し対
応する入力ラッチＩＬＩ〜ＩＬ２の反転セット入力端子
Ｓに伝達する。

データ入力回路ＩＣの入力ラッチＩＬＩ〜ＩＬ２は、特
に制限されないが、その入力端子及び出力端子が互いに
交差接続される２個のインバータ回路によりそれぞれ構
成される。このうち、一方のインバータ回路の入力端子
は上記反転セット入力端子Ｓとされ、その出力端子は非
反転出力端子Ｑとされる。また、他方のインバータ回路
の入力端子は反転リセット入力端子百とされ、その出力
端子は反転出力信号頁とされる。これにより、入力ラッ
チＩＬＩ〜ＩＬ２は、タイミング信号φｉｅがハイレベ
ルとされるとき人カバソファＩＢＩ〜ＩＢ２を介して伝
達される入力データＤｏ−Ｄ７を取り込み、保持する機
能を持つ。

入力ラッチＩＬＩ〜ＩＬ２の非反転出力端子Ｑは、対応
するインバータ回路Ｎ１ないしＮ３と、ＰチャンネルＭ
Ｏ３ＦＥＴＮＱＩ及びＮチャンネルＭＯ３ＦＥＴＱＩ　
１ないしＰチャンネルＭＯ３ＦＥＴＱ３及びＮチャンネ
ルＭＯ３ＦＥＴＱＩ　３からなる相補伝送ゲートを介し
て、上記相補共通データ縁立ＤＯ〜ＣＤ７の反転信号線
ＣＤＯ〜ＣＤ７にそれぞれ結合される。同様に、入力ラ
ンチＩＬＩ〜ＩＬ２の反転出力端子Ｑは、対応するイン
バータ回路Ｎ２〜Ｎ４と、ＰチャンネルＭＯ３ＦＥＴＱ
２及びＮチャンネルＭＯ３ＦＥＴＱＩ　２ないしＰチャ
ンネルＭＯ３ＦＥＴＱ４及びＮチャンネルＭＯ３ＦＥＴ
Ｑ１４からなる相補伝送ゲートを介して、上記相補共通
データ線−ＣＤＯ〜−ＣＤ７の非反転信号線ＣＤＯ〜Ｃ
Ｄ７にそれぞれ結合される。ここで、インバータ回路Ｎ
１〜Ｎ４は、比較的大きな駆動能力を持つように設計さ
れ、ライトアンプとして機能する。

上記伝送ゲートを構成するＰチャンネルＭＯ３ＦＥＴＱ
Ｉ〜Ｑ４のゲートは共通結合され、タイミング発生回路
ＴＧからタイミング信号φｗｅのインバータ回路Ｎ５に
よる反転信号が供給される。

同様に、ＮチャンネルＭｏ５ＦＥＴＱ１１〜Ｑ１４のゲ
ートは共通結合され、上記タイミング信号φｗｅが供給
される。これらの伝送ゲートは、タイミング信号φｗｅ
がハイレベルとされることで、選択的にオン状態とされ
る。これにより、入力ラッチＩＬ１〜ＩＬ２に保持され
る入力データに従った書き込み電流が、対応する伝送ゲ
ートを介して、対応する相補共通データ線−ＣＤＯ〜−
ＣＤ７にそれぞれ伝達される。

ところで、入力ラッチＩＬＩ〜ＩＬ２の反転出力端子Ｑ
は、さらにデータ転送回路ＤＴＣの対応するクロックド
インバータ回路ＣＮ３〜ＣＮ４の入力端子に供給される
。これらのクロックドインバータ回路の反転出力信号は
、データ出力回路ＯＣの対応する出力ラッチＯＬＩ〜Ｏ
Ｌ２の反転リセット入力端子百にそれぞれ供給される。

また、これらのクロックドインバータ回路のクロック入
力端子には、タイミング発生回路ＴＧからタイミング信
号φｔＯが共通に供給される。これにより、入力ランチ
ＩＬＬ〜ＩＬ２に保持される８ビツトの入力データは、
タイミング信号φｔＯに従って、データ出力回路ｏＣの
対応する出力ランチＯＬＩ〜ＯＬ２にそれぞれ転送され
る。

一方、上記相補共通データ縁立ＤＯ〜−ＣＤ７は、さら
にデータ出力回路ＯＣの対応するセンスアンプＳＡＩ〜
ＳＡ２の入力端子にそれぞれ結合される。これらのセン
スアンプの制御端子には、タイミング発生回路ＴＧから
タイミング信号φｓａが共通に供給される。

センスアンプＳＡＩ〜ＳＡ２は、上記タイミング信号φ
ｓａがハイレベルとされることで、選択的に動作状態と
される。この動作状態において、センスアンプＳＡＩ〜
ＳＡ２は、メモリアレイＭＡＲＹの選択された８個のメ
モリセルから、相補共通データ線ＣＤＯ〜ＣＤ７を介し
て伝達される読み出し信号を増幅する。

センスアンプＳＡＩ〜ＳＡ２の反転出力端子は、Ｐチャ
ンネルＭＯ３ＦＥＴＱ５及びＮチャンネルＭＯ３ＦＥＴ
ＱＩ　５ないしＰチャンネルＭＯ３ＦＥＴＱ６ないしＮ
チャンネルＭＯ５ＦＥＴＱ１６からなる相補伝送ゲート
を介して、対応する出力ランチＯＬＩ〜ＯＬ２の反転セ
ット入力端子τにそれぞれ結合される。これらの相補伝
送ゲートを構成するＰチャンネルＭＯ３ＦＥＴＱ５〜Ｑ
６のゲートは共通結合され、タイミング発生回路ＴＧか
らタイミング信号φｒのインバータ回路Ｎ６による反転
信号が供給される。同様に、ＮチャンネルＭＯ３ＦＥＴ
ＱＩ　５〜Ｑ１６のゲートは共通結合され、上記タイミ
ング信号φｒが供給される。

これにより、これらの相補伝送ゲートは、タイミング信
号φｒがハイレベルとされることで選択的にオン状態と
なり、対応するセンスアンプＳＡＩ〜ＳＡ２の反転出力
信号を、対応する出力ラッチＯＬＩ〜ＯＬ２の反転ナン
ド入力端子宮にそれぞれ伝達する。

出力ラッチＯＬＩ〜ＯＬ２は、上記入力ラッチＩＬＩ〜
ＩＬ２と同様に、その入力端子及び出力端子が互いに交
差接続される２個のインバータ回路によりそれぞれ構成
される。このうち、一方のインバータ回路の入力端子は
対応する出力ラッチの反転セント入力端子宮とされ、そ
の出力端子は非反転出力端子Ｑとされる。また、他方の
インバータ回路の入力端子は対応する出力ランチの反転
リセット入力端子Ｒとされ、その出力端子は反転出力端
子Ｑとされる。これにより、出力ラッチＯＬ１〜ＯＬ２
は、タイミング信号φｒがハイレベルとされるときセン
スアンプＳ　Ａ　１〜ＳＡ２から出力される８ビツトの
読み出し信号を取り込み、保持する機能を持つ。

出力ラッチＯＬＩ〜ＯＬ２の反転出力端子Ｑは、対応す
る出カバソファＯＢＩ〜ＯＢ２の入力端子にそれぞれ供
給される。

出カバソファＯＢＩ〜ＯＢ２は、クロックドインバータ
回路形態とされ、その制御端子には、タイミング発止回
路ＴＧからタイミング信号φＯｅが共通に供給される。

これらの出力バッファの出力端子は、前述のように、デ
ータバスＤＢの対応するビットＤＯ〜Ｄ７にそれぞれ共
通結合される。

これにより、出カバソファＯＢＩ〜ＯＢ２は、上記タイ
ミング信号φＯｅがハイレベルとされるとき、対応する
出力ラッチＯＬＩ〜ＯＬ２に保持される出力データをデ
ータバスＤＢの対応するビットに送出する。タイミング
信号φＯｅがロウレベルとされるとき、出力パソフ１０
Ｂ１〜ＯＢ２の出力はハイインピーダンス状態とされる
。

ところで、出力ラッチＯＬＩ〜ＯＬ２の反転出力信号冴
は、さらにデータ転送回路ＤＴＣの対応するクロックド
インバータ回路ＣＮＩ〜ＣＮ２を介して、データ入力回
路ＩＣの対応する入力ラッチＩＬＩ−ＩＬ２の反転リセ
ット入力端子Ｒにそれぞれ供給される。これらのクロッ
クドインバー夕回路のクロック入力端子には、タイミン
グ発生回路ＴＧからタイミング信号φｔｉが共通に供給
される。これにより、クロックドインバータ回路ＣＮＩ
〜ＣＮ２は、タイミング信号φｔｉがハイレベルとされ
ることで選択的に転送状態とされ、出力ランチＯＬＩ〜
ＯＬ２に保持されるデータをデータ入力回路ＩＣの対応
する入力ラッチＩＬＩ〜ＩＬ２に転送する。

以上のように、この実施例のスタティック型ＲＡＭは、
データ入力回路ＩＣ及びデータ出力回路ＯＣを含み、こ
れらのデータ入力回路ＩＣ及びデータ出力回路ＯＣは、
入力データ及び出力データを保持する８個の入力ランチ
及び出力ラッチをそれぞれ含む。データ入力画１ｉ＠Ｉ
Ｃの各人力ラッチの反転出力端子Ｑは、データ転送回路
ＤＴＣの対応するクロックドインパーク回路ＣＮ３〜Ｃ
Ｎ４を介して、データ出力回路ＯＣの対応する出力ラッ
チの反転リセット入力端子Ｒにそれぞれ結合される。ま
た、データ出力回路ＯＣの各出力ラッチの反転出力端子
Ｑは、データ転送回路ＤＴＣの対応するクロックドイン
バータ回路ＣＮＩ〜ＣＮ２を介して、データ入力回路Ｉ
Ｃの対応する入力ランチの反転リセット入万端子宮にそ
れぞれ結合される。データ転送面１１ＤＴＣの上記クロ
ックドインバータ回路ＣＮ３〜ＣＮ４及びＣＮＩ　〜Ｃ
Ｎ２のクロック入力端子には、タイミング発生回路ＴＧ
からタイミング信号φｔｏ及びφｔｉがそれぞれ共通に
供給される。これにより、この実施例ノスタティック型
ＲＡＭでは、タイミング信号φｔＯ又はφ１１がハイレ
ベルとされることで、データ入力回路ＩＣの入力ランチ
に保持されるデータをデータ出力回路ＯＣの対応する出
力ラッチに転送し、また逆にデータ出力回路ｏｃの出力
ラッチに保持されるデータをデータ入力回路ＩＣの対応
する入力ラッチに転送することができる。したがって、
この実施例のマイクロコンピュータでは、従来のスタテ
ィック型ＲＡＭを内蔵するマイクロコンピュータに比較
して、次のような新しい機能を実現することができる。

（１）読み出し動作モードによって読み出されたデータ
を、出力ラッチから入力ラッチに転送した後、入力デー
タを入力せずに書き込み動作モードを実行することで、
読み出しデータをスタティック型ＲＡＭ内の他のアドレ
スに移動し、また複写することができる。このとき、マ
イクロコンピュータの処理装置は、読み出しデータを取
り込むことなく、スタティック型ＲＡＭの読み出し命令
と書き込み命令を連続して実行するのみでよい。言うま
でもなく、アドレスを変化させながら書き込み命令のみ
を繰り返すことで、読み出しデータを複数のアドレスに
複写することもできる。

（２）読み出し動作モードによって読み出されたデータ
を、出力ラッチから入力ラッチに転送した後、再度読み
出し動作を実行し、バスが空いた時点で入力ラッチ及び
出力ラッチに保持される２組の読み出しデータを連続し
て送出することができる。

これにより、マイクロコンピュータの処理装置は、スタ
ティック型ＲＡＭの動作が終了するのを待つことなく、
任意のタイミングで読み出しデータを取り込むことがで
きる。このとき、入カラッチ及び出力ラッチは、Ｌ　Ｉ
　Ｆ　Ｏ（Ｌａｓｔ−Ｉｎ　Ｆａｓｔ−Ｏｕｔ）方式の
データバッファとして機能する。上記のような動作は、
書き込み動作モードにおいても同様である。

（３）データバスＤＢを介して入力される入力データを
、まず入力ラッチに取り込み、これを出力ラッチに転送
した後、再度次の入力データを入力ラッチに取り込み、
保持させる。マイクロコンピュータの処理装置は、上記
出力ラッチ及び入力ラッチに保持される２組の入力デー
タを、任意のタイミングで順次読み出すことができる。

このとき、入力ラッチ及び出力ランチは、ＦＡＦＯ（Ｆ
ａｓｔ−Ｉ−ｎ　Ｆａｓｔ−Ｏｕｔ）方式のデータバッ
ファとして機能する。また、これらの一連の動作におい
て、メモリアレイの選択動作は実行されないため、マイ
クロコンピュータの処理装置は、入力ラッチ及び出力ラ
ッチを高速にアクセスできる。

（４）所定の試験・診断動作において、データバスＤＢ
を介して入力される入力データを、そのまま出力ラッチ
に転送しデータバスＤＢに送出するいわゆるスルーバッ
ク動作を実現することができる。

これにより、メモリアレイを介することなく、各バスと
スタティック型ＲＡＭのデータ入力回路ＩＣ及びデータ
出力回路ＯＣの正常性を確認することができるため、ス
タティック型ＲＡＭの機能試験に要する工数を削減でき
るとともに、より適格な故障診断を実施できる。

上記のような新しいいくつかの機能は、前述のように、
機能制御信号ＦＣＯ〜ＦＣ２及びリードライト信号Ｒ／
Ｗに従ってスタティック型ＲＡＭの動作モードを決定す
ることによって、選択的に実施できる。また、上記のよ
うな入力ラッチ及び出力ラッチ間のデータ転送動作と、
書き込み動作モード及び読み出し動作モードを適当に組
み合わせることで、他の各種の新しい機能を追加するこ
ともできる。

以上の本実施例に示されるように、この発明をマイクロ
コンピュータ等に内蔵されるスタティック型ＲＡＭ等の
半導体記憶装置に適用した場合、次のような効果が得ら
れる。すなわち、（１１スタティック型ＲＡＭ等に、入
力データ及び出力データを保持するラッチをそれぞれ設
け、またこれらのラッチの間に、双方向のデータ転送を
行うデータ転送回路を設けることで、読み出しデータの
一時退避や書き込みデータのスルーバック等を実現し、
スタティック型ＲＡＭ等を内蔵するマイクロコンピュー
タ等の多機能化を図ることができるという効果が得られ
る。

（２）上記（１１項により、スタティック型ＲＡＭ等を
内蔵するマイクロコンピュータ等のの機能試験に要する
工数を削減し、その低コスト化を図ることができるとと
もに、その診断性を向上させ、効率的かつ適格な故障診
断を実施できるという効果が得られる。

（３）上記（１１項により、入力ラッチ及び出力ラッチ
をＦＩＦＯ方式のレジスタとして積極的に活用すること
ができるため、ハードウェア量を増大させることなく、
マイクロコンピュータの高機能化を図ることができると
いう効果が得られる。

（４）上記（１）項〜（３）項により、スタティック型
ＲＡＭ等を内蔵するマイクロコンピュータ等の処理能力
を向上させ、その付加価値を高めることができるという
効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、この実施例で
は、データ入力回路ＩＣ及びデータ出力回路ＯＣにそれ
ぞれ１組の大力ラッチ及び出力ラッチを設けているが、
データ入力回路ＩＣ及びデータ出力回路ＯＣに、それぞ
れ複数の入力ラッチ及び出力ラッチを設けることもでき
る。第１図のデータ転送回路ＤＴＣは、クロックドイン
バータ回路の代わりに、相補伝送ゲートを用いるもので
あってもよい。この場合、相補伝送ゲートは、例えば入
力ラッチＩＬＬ〜ＩＬ２の反転出力端子層と対応する出
力ラッチＯＬＩ〜ＯＬ２の反転セント入力端子Ｓ、又は
入力ラッチＩＬＩ〜ＩＬ２の非反転出力端子Ｑと対応す
る出力ラッチＯＬＩ〜ＯＬ２の反転リセット入力端子π
との間に設ける必要がある。各入力ラッチ及び出力ラッ
チは、ダイナミック型のラッチであってもよいし、デー
タ入力回路ＩＣ，データ出力回路ＯＣ及びデータ転送回
路ＤＴＣの具体的な回路構成は、種々の実施形態を採る
ことができる。第２図のブロック図において、メモリア
レイＭＡＲＹは、複数のメモリマットにより構成される
ものであってもよいし、各アドレスデコーダは、複数の
メモリマットによって共有されることもよい。

デバイスコードデコーダＤＣＤは、メモリ制御ユニット
ＭＣＵに設けられることもよい。この場合、メモリ制御
ユニットＭＣＵからスタティック型ＲＡＭに対して、チ
ップ選択信号ｅｓを入力するためのコントロールバスを
設ける必要がある。データバスＤＢは、データ入力用の
バスとデータ出力用のバスを独立して設けてもよい。ま
た、機能制御信号ＦＣＯ〜ＦＣ２は、例えばスタティッ
ク型ＲＡＭ内に機能制御信号を保持するレジスタを設け
ることで、データバスＤＢを介して入力するようにして
もよい。さらに、第２図に示されるスタティック型ＲＡ
Ｍのブロック構成やアドレス信号及び制御信号の組み合
わせ等、種々の実施形態を採りうるちのである。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるマイクロコンピュー
タに内蔵されるスタティック型ＲＡＭに適用した場合に
ついて説明したが、それに限定されるものではなく、例
えば、単体で使用されるスタティック型ＲＡＭやダイナ
ミック型ＲＡＭ等の半導体記憶装置及びこのような半導
体記憶装置を内蔵する各種のディジタル処理装置等にも
適用できる。本発明は、少なくともデータ入力回路及び
データ出力回路を含む半導体記憶装置及びこのような半
導体記憶装置を内蔵するディジタル装置に広く適用でき
る。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。すなわち、マイクロコンピュータ等に内蔵されるス
タティック型ＲＡＭ等に、入力データ及び出力データを
保持するラッチをそれぞれ設け、またこれらのラッチの
間に、双方向のデータ転送を行うデータ転送回路を設け
ることで、スタティック型ＲＡＭ等に読み出しデータの
一時退避や書き込みデータのスルーパック等の新しい機
能を付加することができるため、スタティック型ＲＡＭ
等を内蔵するマイクロコンピュータ等を多機能化しその
処理能力を向上できるとともに、機能試験に要する工数
を削減しその低コスト化を図ることができるものである
。

【図面の簡単な説明】

第１図は、この発明が適用されたスタティック型ＲＡＭ
のデータ入力回路、データ出力回路及びデータ転送回路
の一実施例を示す回路図、第２図は、第１図のデータ入
力回路、データ出力回路及びデータ転送回路を含むスタ
ティック型ＲＡＭの一実施例を示すブロック図である。ＩＣ・・・データ入力回路、ＯＣ・・・データ出力回路
、ＤＴＣ・・・データ転送回路、ＩＢＩ〜ＩＢ２・・・
入カバソファ、ＩＬＩ〜ＩＬ２・・・入力ラッチ、ＳＡ
Ｉ〜ＳＡ２・・・センスアンプ、ＯＬＩ〜ＯＬ２・・・
出力ラッチ、ＯＢＩ〜ＯＢ２・・・出力バッファ、ＣＮ
１〜ＣＮ４・・・クロックドインバータ回ＩＩ、Ｎｌ　
〜Ｎ６　・−・インバータ回路、Ｑ１〜Ｑ６・・・Ｐチ
ャンネルＭＯ３ＦＥＴ、Ｑｌ　１〜Ｑ１６・・・Ｎチャ
ンネルＭＯ３ＦＥＴ。ＳＲＡＭ・・・スタティック型ＲＡＭＳＭＣＵ・・・メ
モリ制御ユニット、ＡＤＨ・・・アドレスバッファ、Ｄ
ＣＤ・・・デバイスコードデコーダ、ＴＧ・・・タイミ
ング発生回路、ＭＡＲＹ・・・メモリアレイ、ＲＤＣＲ
・・・ロウアドレスデコーダ、Ｃ８Ｗ・・・カラムスイ
ッチ、ＣＤＣ’Ｒ・・・カラムアドレスデコーダ。

Claims

【特許請求の範囲】１、データ入力回路からデータ出力回路へ及び／又はデ
ータ出力回路からデータ入力回路へ、メモリアレイを介
することなくデータを転送するデータ転送回路を具備す
ることを特徴とする半導体記憶装置。２、上記データ入力回路及びデータ出力回路は、データ
を保持する第１及び第２のラッチをそれぞれ含むことを
特徴とする特許請求の範囲第１項記載の半導体記憶装置
。３、上記データ転送回路は、上記第１のラッチの反転出
力端子と上記第２のラッチの反転リセット入力端子との
間に設けられ第１のタイミング信号に従って選択的に伝
達状態とされる第１のクロックドインバータ回路と、上
記第２のラッチの反転出力端子と上記第１のラッチの反
転入力端子との間に設けられ第２のタイミング信号に従
って選択的に伝達状態とされる第２のクロックドインバ
ータ回路とを含むことを特徴とする特許請求の範囲第１
項又は第２項記載の半導体記憶装置。４、上記半導体記憶装置は、マイクロコンピュータに内
蔵されるものであることを特徴とする特許請求の範囲第
１項、第２項又は第３項記載の半導体記憶装置。