JPH0652680A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH0652680A JPH0652680A JP4201684A JP20168492A JPH0652680A JP H0652680 A JPH0652680 A JP H0652680A JP 4201684 A JP4201684 A JP 4201684A JP 20168492 A JP20168492 A JP 20168492A JP H0652680 A JPH0652680 A JP H0652680A
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- JP
- Japan
- Prior art keywords
- cell array
- memory cell
- sense amplifiers
- array blocks
- normal mode
- Prior art date
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
- G11C7/1018—Serial bit line access mode, e.g. using bit line address shift registers, bit line address counters, bit line burst counters
- G11C7/1021—Page serial bit line access mode, i.e. using an enabled row address stroke pulse with its associated word line address and a sequence of enabled column address stroke pulses each with its associated bit line address
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/14—Dummy cell management; Sense reference voltage generators
Abstract
(57)【要約】
【目的】ページモード時必要な複数のセンス増幅器を、
ノーマルモード時には必要最少限のセンス増幅器のみを
活性化し消費電力の無駄をはぶく。 【構成】メモリトランジスタＱ８の書込み，非書込みに
よってページモード，ノーマルモードと対応するレベル
の切換信号を発生し、ページモード時には全センス増幅
器ＳＡ１〜ＳＡ４を活性化してこれらに対応するメモリ
セルアレイブロック１１からのデータを伝達し、ノーマ
ルモード時には１つのセンス増幅器ＳＡ１のみを活性化
してこれに４つのメモリセルアレイブロック１１からの
データを順次伝達する切換回路８を設ける。
ノーマルモード時には必要最少限のセンス増幅器のみを
活性化し消費電力の無駄をはぶく。 【構成】メモリトランジスタＱ８の書込み，非書込みに
よってページモード，ノーマルモードと対応するレベル
の切換信号を発生し、ページモード時には全センス増幅
器ＳＡ１〜ＳＡ４を活性化してこれらに対応するメモリ
セルアレイブロック１１からのデータを伝達し、ノーマ
ルモード時には１つのセンス増幅器ＳＡ１のみを活性化
してこれに４つのメモリセルアレイブロック１１からの
データを順次伝達する切換回路８を設ける。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関し、
特にページ・リードモードを有する半導体記憶装置に関
する。
特にページ・リードモードを有する半導体記憶装置に関
する。
【０００２】
【従来の技術】従来、この種の半導体記憶装置は、一例
として図２に示すように、行デコーダ２，列デコーダ３
及び列セレクタ４により、行アドレス信号ＡＤｒ，列ア
ドレス信号ＡＤｃ（第１のアドレス信号）で指定するア
ドレスからそれぞれデータを読出す複数（この例では
４）のメモリセルアレイブロック１１を備えたメモリセ
ルアレイ部１と、複数のメモリセルアレイブロック１１
と対応して設けられセンス活性化信号ＳＡＥにより活性
状態となり対応するメモリセルアレイブロック１１から
のデータを基準メモリセル５のデータと比較しそのレベ
ルを検出して出力する複数のセンス増幅器ＳＡ１〜ＳＡ
４と、アドレス信号の下位２ビットから成る第２のアド
レス信号ＡＤｓに従って複数のセンス増幅器ＳＡ１〜Ｓ
Ａ４の出力データのうちの１つの選択して出力する出力
デーコーダ６ａ及び出力回路７ａとを有する構成となっ
ている。
として図２に示すように、行デコーダ２，列デコーダ３
及び列セレクタ４により、行アドレス信号ＡＤｒ，列ア
ドレス信号ＡＤｃ（第１のアドレス信号）で指定するア
ドレスからそれぞれデータを読出す複数（この例では
４）のメモリセルアレイブロック１１を備えたメモリセ
ルアレイ部１と、複数のメモリセルアレイブロック１１
と対応して設けられセンス活性化信号ＳＡＥにより活性
状態となり対応するメモリセルアレイブロック１１から
のデータを基準メモリセル５のデータと比較しそのレベ
ルを検出して出力する複数のセンス増幅器ＳＡ１〜ＳＡ
４と、アドレス信号の下位２ビットから成る第２のアド
レス信号ＡＤｓに従って複数のセンス増幅器ＳＡ１〜Ｓ
Ａ４の出力データのうちの１つの選択して出力する出力
デーコーダ６ａ及び出力回路７ａとを有する構成となっ
ている。
【０００３】ノーマルモードにおいては、１アドレスご
とに行アドレス信号ＡＤｒ，列アドレス信号ＡＤｃ及び
第２のアドレス信号ＡＤｓが更新されるが、ページモー
ドにおいては、図３に示すように、１対の行アドレス信
号ＡＤｒ，列アドレス信号ＡＤｃに対して第２のアドレ
ス信号ＡＤｓは、指定可能なアドレスを順次指定する。
例えば、第２のアドレス信号ＡＤｓが前述したようにア
ドレス信号の下位２ビット（Ａ０，Ａ１）とすると、４
アドレスの信号を順次出力する。この結果、ノーマルモ
ード時より高速読出しが可能となる。
とに行アドレス信号ＡＤｒ，列アドレス信号ＡＤｃ及び
第２のアドレス信号ＡＤｓが更新されるが、ページモー
ドにおいては、図３に示すように、１対の行アドレス信
号ＡＤｒ，列アドレス信号ＡＤｃに対して第２のアドレ
ス信号ＡＤｓは、指定可能なアドレスを順次指定する。
例えば、第２のアドレス信号ＡＤｓが前述したようにア
ドレス信号の下位２ビット（Ａ０，Ａ１）とすると、４
アドレスの信号を順次出力する。この結果、ノーマルモ
ード時より高速読出しが可能となる。
【０００４】
【発明が解決しようとする課題】この従来の半導体記憶
装置では、ノーマルモード時、１アクセスにおける有効
なデータは１つのセンス増幅器の出力のみであるにもか
かわらず全てのセンス増幅器が活性状態になり、無駄な
電力が消費されるという欠点があった。
装置では、ノーマルモード時、１アクセスにおける有効
なデータは１つのセンス増幅器の出力のみであるにもか
かわらず全てのセンス増幅器が活性状態になり、無駄な
電力が消費されるという欠点があった。
【０００５】本発明の目的は、消費電力の無駄をはぶく
ことができる半導体記憶装置を提供することにある。
ことができる半導体記憶装置を提供することにある。
【０００６】
【課題を解決するための手段】本発明の半導体記憶装置
は、第１のアドレス信号により指定されたアドレスから
それぞれデータを読出す複数のメモリセルアレイブロッ
クを備えたメモリセルアレイ部と、前記複数のメモリセ
ルアレイブロックとそれぞれ対応して設けられ活性状態
のとき伝達されたデータのレベルを検出し出力する複数
のセンス増幅器と、ノーマルモードのときは前記複数の
センス増幅器のうちの１つを活性状態にすると共に前記
複数のメモリセルアレイブロックから読出されたデータ
を第２のアドレス信号に従って順次前記１つの活性状態
のセンス増幅器に伝達しページモードのときは前記複数
のセンス増幅器を全て活性状態にすると共に前記複数の
メモリセルアレイブロクから読出されたデータをそれぞ
れ対応するセンス増幅器に伝達する切換回路と、前記ノ
ーマルモードのときは前記１つの活性状態のセンス増幅
器からのデータを出力し前記ページモードのときは前記
複数のセンス増幅器からのデータを前記第２のアドレス
信号に従って順次出力する出力回路とを有している。
は、第１のアドレス信号により指定されたアドレスから
それぞれデータを読出す複数のメモリセルアレイブロッ
クを備えたメモリセルアレイ部と、前記複数のメモリセ
ルアレイブロックとそれぞれ対応して設けられ活性状態
のとき伝達されたデータのレベルを検出し出力する複数
のセンス増幅器と、ノーマルモードのときは前記複数の
センス増幅器のうちの１つを活性状態にすると共に前記
複数のメモリセルアレイブロックから読出されたデータ
を第２のアドレス信号に従って順次前記１つの活性状態
のセンス増幅器に伝達しページモードのときは前記複数
のセンス増幅器を全て活性状態にすると共に前記複数の
メモリセルアレイブロクから読出されたデータをそれぞ
れ対応するセンス増幅器に伝達する切換回路と、前記ノ
ーマルモードのときは前記１つの活性状態のセンス増幅
器からのデータを出力し前記ページモードのときは前記
複数のセンス増幅器からのデータを前記第２のアドレス
信号に従って順次出力する出力回路とを有している。
【０００７】また、切換回路が、メモリトランジスタを
含みこのメモリトランジスタの書込み状態，非書込み状
態に応答してノーマルモード，ページモードと対応する
レベルの第１の切換信号を発生する切換信号発生回路
と、前記第１の切換信号がノーマルモードのレベルのと
きは第２のアドレス信号に従って複数のメモリセルアレ
イブロックと対応する第２の切換信号を順次アクティブ
レベルとするデコーダと、前記第１及び第２の切換信号
に従って前記複数のメモリセルアレイブロックと複数の
センス増幅器との間の接続の切換え制御、前記複数のセ
ンス増幅器の活性，非活性制御を行う切換制御部とを備
えて構成される。
含みこのメモリトランジスタの書込み状態，非書込み状
態に応答してノーマルモード，ページモードと対応する
レベルの第１の切換信号を発生する切換信号発生回路
と、前記第１の切換信号がノーマルモードのレベルのと
きは第２のアドレス信号に従って複数のメモリセルアレ
イブロックと対応する第２の切換信号を順次アクティブ
レベルとするデコーダと、前記第１及び第２の切換信号
に従って前記複数のメモリセルアレイブロックと複数の
センス増幅器との間の接続の切換え制御、前記複数のセ
ンス増幅器の活性，非活性制御を行う切換制御部とを備
えて構成される。
【０００８】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【０００９】図１は本発明の一実施例を示す回路図であ
る。
る。
【００１０】この実施例が図２に示された従来の半導体
記憶装置と相違する点は、列セレクタ４とセンス増幅器
ＳＡ１〜ＳＡ４との間に、メモリトランジスタＱ８を含
みこのメモリトランジスタＱ８の書込み状態，非書込み
状態に応答してノーマルモード，ページモードと対応す
るレベルの第１の切換信号ＳＷを発生する切換信号発生
回路８１と、第１の切換信号ＳＷ１がノーマルモードの
レベルのときは第２のアドレス信号ＡＤｓに従って複数
のメモリセルアレイブロックと対応する第２の切換信号
ＳＷ２を順次アクティブレベルとするデコーダ８２と、
第１及び第２の切換信号ＳＷ１，ＳＷ２並びにセンス活
性化信号ＳＡＥに従って複数のメモリセルアレイブロッ
ク１１と複数のセンス増幅器ＳＡ１〜ＳＡ４との間の接
続をノーマルモードのときは複数のセンス増幅器ＳＡ１
〜ＳＡ４のうちの１つ（ＳＡ１）を活性状態（図１では
ＳＡ１は常時活性状態としている）にすると共に複数の
メモリセルアレイブロック１１から読出されたデータを
第２のアドレス信号ＡＤｓに従って順次１つの活性状態
のセンス増幅器ＳＡ１に伝達しページモードのときは複
数のセンス増幅器ＳＡ１〜ＳＡ４を全て活性状態にする
と共に複数のメモリセルアレイでロック１１から読出さ
れたデータをそれぞれ対応するセンス増幅器に伝達する
ように制御する切換制御部のトランジスタＱ１〜Ｑ７，
インバータＩＶ１〜ＩＶ３，ＮＯＲゲートＧ１〜Ｇ３と
を備えた切換回路８を設け、出力デコーダ６及び出力回
路７を、ノーマルモードのときは１つの活性状態のセン
ス増幅器ＳＡ１からのデータを出力しページモードのと
きは複数のセンス増幅器ＳＡ１〜ＳＡ４からのデータを
第２のアドレス信号ＡＤｓに従って順次出力する回路と
した点にある。
記憶装置と相違する点は、列セレクタ４とセンス増幅器
ＳＡ１〜ＳＡ４との間に、メモリトランジスタＱ８を含
みこのメモリトランジスタＱ８の書込み状態，非書込み
状態に応答してノーマルモード，ページモードと対応す
るレベルの第１の切換信号ＳＷを発生する切換信号発生
回路８１と、第１の切換信号ＳＷ１がノーマルモードの
レベルのときは第２のアドレス信号ＡＤｓに従って複数
のメモリセルアレイブロックと対応する第２の切換信号
ＳＷ２を順次アクティブレベルとするデコーダ８２と、
第１及び第２の切換信号ＳＷ１，ＳＷ２並びにセンス活
性化信号ＳＡＥに従って複数のメモリセルアレイブロッ
ク１１と複数のセンス増幅器ＳＡ１〜ＳＡ４との間の接
続をノーマルモードのときは複数のセンス増幅器ＳＡ１
〜ＳＡ４のうちの１つ（ＳＡ１）を活性状態（図１では
ＳＡ１は常時活性状態としている）にすると共に複数の
メモリセルアレイブロック１１から読出されたデータを
第２のアドレス信号ＡＤｓに従って順次１つの活性状態
のセンス増幅器ＳＡ１に伝達しページモードのときは複
数のセンス増幅器ＳＡ１〜ＳＡ４を全て活性状態にする
と共に複数のメモリセルアレイでロック１１から読出さ
れたデータをそれぞれ対応するセンス増幅器に伝達する
ように制御する切換制御部のトランジスタＱ１〜Ｑ７，
インバータＩＶ１〜ＩＶ３，ＮＯＲゲートＧ１〜Ｇ３と
を備えた切換回路８を設け、出力デコーダ６及び出力回
路７を、ノーマルモードのときは１つの活性状態のセン
ス増幅器ＳＡ１からのデータを出力しページモードのと
きは複数のセンス増幅器ＳＡ１〜ＳＡ４からのデータを
第２のアドレス信号ＡＤｓに従って順次出力する回路と
した点にある。
【００１１】なお、メモリトランジスタＱ８は、１回の
み書込み可能としてもよいし、複数回書込み消去可能と
してもよい。
み書込み可能としてもよいし、複数回書込み消去可能と
してもよい。
【００１２】このような構成とすることにより、ノーマ
ルモード時に活性状態にあるセンス増幅器は必要最少限
のＳＡ１のみとなるので、消費電力の無駄をはぶくこと
ができる。
ルモード時に活性状態にあるセンス増幅器は必要最少限
のＳＡ１のみとなるので、消費電力の無駄をはぶくこと
ができる。
【００１３】
【発明の効果】以上説明したように本発明は、ノーマル
モード時には必要最少限のセンス増幅器のみを活性状態
とする構成としたので、消費電力の無駄をはぶくことが
できる効果がある。
モード時には必要最少限のセンス増幅器のみを活性状態
とする構成としたので、消費電力の無駄をはぶくことが
できる効果がある。
【図１】本発明の一実施例を示す回路図である。
【図２】従来の半導体記憶装置の一例を示すブロック図
である。
である。
【図３】図２に示された半導体記憶装置のページモード
動作を説明するための信号波形図である。
動作を説明するための信号波形図である。
１ メモリセルアレイ部 ２ 行デコーダ ３ 列デコーダ ４ 列セレクタ ５ 基準デコーダ ６，６ａ 出力デコーダ ７，７ａ 出力回路 ８ 切換回路 １１ メモリセルアレイブロック ８１ 切換信号発生回路 ８２ デコーダ Ｇ１〜Ｇ３ ＮＯＲゲート ＩＶ１〜ＩＶ３ インバータ Ｑ１〜Ｑ７ トランジスタ Ｑ８ メモリトランジスタ
Claims (3)
- 【請求項１】 第１のアドレス信号により指定されたア
ドレスからそれぞれデータを読出す複数のメモリセルア
レイブロックを備えたメモリセルアレイ部と、前記複数
のメモリセルアレイブロックとそれぞれ対応して設けら
れ活性状態のとき伝達されたデータのレベルを検出し出
力する複数のセンス増幅器と、ノーマルモードのときは
前記複数のセンス増幅器のうちの１つを活性状態にする
と共に前記複数のメモリセルアレイブロックから読出さ
れたデータを第２のアドレス信号に従って順次前記１つ
の活性状態のセンス増幅器に伝達しページモードのとき
は前記複数のセンス増幅器を全て活性状態にすると共に
前記複数のメモリセルアレイブロクから読出されたデー
タをそれぞれ対応するセンス増幅器に伝達する切換回路
と、前記ノーマルモードのときは前記１つの活性状態の
センス増幅器からのデータを出力し前記ページモードの
ときは前記複数のセンス増幅器からのデータを前記第２
のアドレス信号に従って順次出力する出力回路とを有す
ることを特徴とする半導体記憶装置。 - 【請求項２】 切換回路が、メモリトランジスタを含み
このメモリトランジスタの書込み状態，非書込み状態に
応答してノーマルモード，ページモードと対応するレベ
ルの第１の切換信号を発生する切換信号発生回路と、前
記第１の切換信号がノーマルモードのレベルのときは第
２のアドレス信号に従って複数のメモリセルアレイブロ
ックと対応する第２の切換信号を順次アクティブレベル
とするデコーダと、前記第１及び第２の切換信号に従っ
て前記複数のメモリセルアレイブロックと複数のセンス
増幅器との間の接続の切換え制御、前記複数のセンス増
幅器の活性，非活性制御を行う切換制御部とを備えて構
成された請求項１記載の半導体記憶装置。 - 【請求項３】 メモリトランジスタの書込み状態，非書
込み状態を外部から制御できるようにした請求項２記載
の半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4201684A JP2814846B2 (ja) | 1992-07-29 | 1992-07-29 | 半導体記憶装置 |
| US08/095,195 US5293332A (en) | 1992-07-29 | 1993-07-23 | Semiconductor memory device with switchable sense amps |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4201684A JP2814846B2 (ja) | 1992-07-29 | 1992-07-29 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0652680A true JPH0652680A (ja) | 1994-02-25 |
| JP2814846B2 JP2814846B2 (ja) | 1998-10-27 |
Family
ID=16445194
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4201684A Expired - Lifetime JP2814846B2 (ja) | 1992-07-29 | 1992-07-29 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5293332A (ja) |
| JP (1) | JP2814846B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5870574A (en) * | 1993-04-12 | 1999-02-09 | Silicon Graphics, Inc. | System and method for fetching multiple groups of instructions from an instruction cache in a RISC processor system for execution during separate cycles |
| US5568442A (en) * | 1993-05-17 | 1996-10-22 | Silicon Graphics, Inc. | RISC processor having improved instruction fetching capability and utilizing address bit predecoding for a segmented cache memory |
| JP3176228B2 (ja) * | 1994-08-23 | 2001-06-11 | シャープ株式会社 | 半導体記憶装置 |
| JP3531891B2 (ja) * | 1996-01-26 | 2004-05-31 | シャープ株式会社 | 半導体記憶装置 |
| JPH1145594A (ja) * | 1997-07-30 | 1999-02-16 | Nec Ic Microcomput Syst Ltd | 半導体記憶装置 |
| DE19900802C1 (de) * | 1999-01-12 | 2000-03-23 | Siemens Ag | Integrierter Speicher |
| JP2003308698A (ja) * | 2002-04-12 | 2003-10-31 | Toshiba Corp | 不揮発性半導体メモリ装置 |
| CN100583771C (zh) * | 2006-10-11 | 2010-01-20 | 鸿富锦精密工业（深圳）有限公司 | 网络状态指示电路 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6325894A (ja) * | 1986-07-18 | 1988-02-03 | Hitachi Ltd | 半導体記憶装置 |
| JPH01130240A (ja) * | 1987-11-16 | 1989-05-23 | Yokogawa Hewlett Packard Ltd | データ列発生装置 |
| JPS63200391A (ja) * | 1987-02-16 | 1988-08-18 | Toshiba Corp | スタテイツク型半導体メモリ |
| US5220518A (en) * | 1990-06-07 | 1993-06-15 | Vlsi Technology, Inc. | Integrated circuit memory with non-binary array configuration |
| JPH04186593A (ja) * | 1990-11-21 | 1992-07-03 | Mitsubishi Electric Corp | 半導体記憶装置 |
-
1992
- 1992-07-29 JP JP4201684A patent/JP2814846B2/ja not_active Expired - Lifetime
-
1993
- 1993-07-23 US US08/095,195 patent/US5293332A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2814846B2 (ja) | 1998-10-27 |
| US5293332A (en) | 1994-03-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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