(54) УСТРОЙСТВО дл ИЗВЛЕЧЕНИЯ КВАДРАТНОГО
КОРНЯ
Изобретение относитс к вычнслитепьной TexHjtKe и может быть испольаоваио в споцкализированных и универсальных быстродействующих ци45эовых вычислител ных машинах. Известно устройство дл извлечени квадратного корн , содержащее входной и вьц:одной регистры, блок возведени в квадрат, схему сравнени и блок подбора цифр результата ЗOnHaiio это устройство не обеспечивает высокого быстродействи , так как вы числэни осуществл ютс методом после .пзательных итераций. Накболее близким к изобретению вл етс устройство дл извлечени квадратного корн , содержащее блок умножени , блок делени , первый блок пам ти п регистр результата 21, Недостаток такого устройства заключаетс в его сложности, обусловленный необходимостью использовани пам ти большой емкости, что св зано с приминенаем метода линейной интерпол - дии дл вычислени значений фун-кцни между опорными точками, Так дл указанного устройства, имеющего длину равр дной сетки входного и выходного слова, равную (n+l), включа знаковый разр д, требуетс запоминающее устройство емкостью ( Зр (n + j .2 Бит. Цель изобретени - сокращение оборудовани . Поставленна цель достигаетс тем, что устройство дл извлечени квадратного корн , содержащее первый блок пам ти, регистр результата, сумматор, блок умножени , блок делени , содержит регистр старших разр дов аргумента, регистр младших разр дов аргумента, второй блок пам ти, блок сдвига, первый и второй коммутаторы, причем вь1ход регистра старших разр дов аргумента подключен к первому входу блока сдвига и к адресным входам первого и второго блоков пам ти, выходы которых подключены к первому к второму входам первого комму татора, выход которого подключен к первому входу сумматора, выход регистра младших разр дов аргумента подключен к первому входу блока умножени и. вто- рому входу блока сдвига, выход которого подключен к первому входу блока делени второй вход которого соединен с выходом первого блока пам ти, выход блока деле- нц л.одключен к первому входу второго KOMMjoSTOpa, Второй вход которого соединен с выходом опока умножени , выход второго коммутатора соединен с вторым входом сумматора, выход которого подключен к второму входу блока умножени н X входу регистра результата. На чертеже показана структурна схе ма устройства. Устройство содержит регистр 1 старших разр дов аргумента, блок 2 сдвига, первый и второй блоки 3 к 4 пам ти первый коммутатор 5, сумматор 6, регистр 7 результата, блок 8 укпюжекн , Второй коммутатор 9, регистр 10 младших разр дов аргумента, блок i 1 дачени , ВыТ-Ксление значени функции V : Ух производитс на основе следующего приб jitDVieHKcro состНошенк ; fo Т/ Т-Ч / V ( . Г-л нормалкзойанных значений аргумента лежз1ц0л: в интервале 1/4 X -f , norpeuuiccTb R которого, как показывают рйсчеть, оцениваетс Выражением R : ,й X i, гфлчем X XQ -1- дХ где XQ чиспо, образованное К старшими разр да Я|Н tpr-jKieiJTa; йХ i .число, образован .;€- 1,- К ,у ладшчмь1 разр дами аргумента ,; (1 - число разр дов дл представлени аргумента X. Устройство работает следуюш,им обра згАь Зкачениа аргумента X хранитс на p::i--v.c-i:pax 1 И 10 и младших р3: ркдо& аргуй ента соответстве1шо. Б первом тшсте работы устройства с;-аШ5-;ие X с вььхода регистра 1 старши разр дсй аргумента поступает на адрес: ,:,1й вход бпока 3 пам ти и на первый зкоц блока 2 сдвига, на второй вход которого поступает значение X с выхода гл5гксггра .1C младших разр дов аргумента ... С БЬхода первого б.лока 3 пам ти с маетс значенве YXj и .передаетс на вход делимого блока 11 делени . 1, .Блок 2 сдвига преобразует поступившие него а.начен гЯ в сумму 4Хо + + 2 дХ Путем смещени влево ходов Хд и дХна2н1 разр д соответстве но , занос при этом значение О в дополнительный разр д, расположенный между кодами 4Хд и 2 л X. Блок сдвига 2 может быть реализован как группа элементов ИЛИ. Сформированна сумма 4Xj3 + 2 д X поступает на вход делител блока 11 делени , на выходе которого образуетс первый промежуточный результат -К/(о)Во втором такте код XQ с выхода регистра 1 старших разр дов аргумента передаетс на адресный вход второго блока 4 пам ти, с выхода которого сни- маетс значение 1/4 УХ , передаваемое через первый вход первого коммутатора 5 на вход сумматора .6, на другой вход которого поступает через первый вход второго коммутатора 9 значение Р. На Выходе сумматсра 6 получаетс Второй щэомежуточный результат Р 1/4УКо +Р,. В третьем такте происходит умножение значени Рл на код и X, и образуетс третий промежуточный результат РЗ РХ В четвертом такте вьтолн етс сложение Рд, поступившего на суммат э 6 через второй вход второго коммутатора 9, и значени УЛ , переданного на дру1 ой вход сумматора 6 через второй вход первого коммутатора 5. На, выходе сумматора 6 формируетс значение результа та р , запоминаемое на регистре 7 результата. Расчеты показывают, что суммарна емкость Э. блоков пам ти 3 и 4 определ етс по формуле: Q 2(nм)2. Г(п..)/41. Функци (Х - Х представл ет собой наименьшее целое число не меньшее X. Дл , например, получаем )., (5м;-2Г- 1.. Сокрашение объема оборудовани в этом случае составл ет T | -----.