SU744601A1 - Процессор дл коррел ционного анализа - Google Patents

Description

I .

Изобретение относитс  к вычислительной технике, предназначено дл  вычислени  оценок коррел ционных фуйкций и может быть использовано в системах обработки информации коррел ционного приема сигналов и статистических анализаторах и др.

Известны цифровые устройства выполн ющие вычисление оцено к коррел ционных функций на основе пр мых методов. Они имеют низкую производительность при большом числе значений аргумента задержки, так как количество умножений, которые необходимЬ выполнить, растет пропорционально квадрату количества значений аргумента.

Известно цифровое устройство, выполн ющее вычисление, оценок коррел ционных функций, обладающее при большом числе значений аргумента задержки высокой производительностью И .

Однако это устройство содержит аналого-цифровые преобразователи (АЦП), блок умнох ени , сумматор,вычитатель , триггеры, реверсивный счет чик, регистры, устройства, использующие преобразование Фурье, и не обеспечивает высокой точности коррел ционного анализа, так как имеетс 

с алгоритмическа  ошибка, вызванна  конечностью числа базисных функций, и внос тс  инструментальные погрешности , св занные с с  ибками округлени  и приближенным представлением

10 коэффициентов Фурье. Кроме того,они требуют сложного оборудовани  дл  выполнени  операций с комплексными числами.

Устройства, использующие преобtf разование Уолша, дл  обеспечени  такой же величины общей ошибки требуют существенно болыиего числа баз скак функций, что оказывает отрицательное вли ниена производительность таких устройств.

20

Наиболее близким к изобретению  вл етс  устройство, в состав которого вход т два входных АЦП,входы которых  вл ютс  соответственно первым и вторым входами процессора,

25 а выходы соединены соответственно с первым и вторым входами первого блока оперативной пам ти, выход которого соединен с первым входом сдви ,л гающего регистра, второй вход которого подключен к выходу счетчика сдвигов, а первый выхэд соединен с первым входом первого и второго на капливакндих сумматоров, первые в::олы которых подключены соответственно к первому и второму входам второго бло ка оперативной пам ти,, третий вход которого соединен с выходом регистра адреса 2 ., , Вычисление коррел ционных функций в устройстве осуществл етс  на основе быстрого преобразовани  Уолша,дл  выполнени  которого в сумматорах производитс  сложение или вычитание чисел,поступающих из циклических сдв говых регистров. Недостатком указанного устройства  вл етс  больша  алгоритмическа  оши ка вычислений, вызванна  тем, что функции Уолша, по которым производилс  р1а ложение входных процессов, дают большую ошибку представлени  этих процессов при ограниченном числа членов р да.Снижение алгоритми ческой ошибки в устройстве достигает использованием большого числа базисных функций УОЛША, но при этом устройство характеризуетс  большим количеством элементарных операций (умножение на 1 1 и сложение), выполн емых сумматорами, и, следовательно , низким быстродействием. Устройство характеризуетс  также бол шой инструментальной ошибкой, вызванной необходимостью округлени  результатов при масштабировании во избежание переполнени  разр дной сетки из-за конечной разр дности сумматоров и ОЗУ. Цель изобретени  - повышение точности коррел ционного анализа и быстрЬдействи  устройства. Поставленна  цель достигаетс  тем что в процессоре используетс  тесзретико-числовое преобразование Рейдер при котором все вычислени  выполн ю с  в кольце Целых чисел с помощью Простых операций сдвига и сложени , дл  чего в устройство введены два блока инверсии циклического перенос блок задани  коэффициентов, блок ум но;хени  по модулю целого числа и ин вертор, вход и выход которого соединены соответственно со вторым выходом и третьим вх дом сдвигающего регистра, входы и выходы блоков инверсии циклического переноса подключены соответ ственно ко вторым выходам и,вторым входам соответствующих накапливающи сумматоров, вход и выход блока умно жени  по модулю целого, числа подключены соответственно к первому выходу-и четвертому входу второго блока оперативной пам ти, второй вы ХОД которого соединен с четвертым входом сдвигающего регистра, вход и выход блока задани  коэффициентов подключены соответственно к выходу регистра адреса и ко входу счетчика сдвигов. Кроме того второй блок оперативной пам ти содержит основной и буферный блоки оперативной пам ти, причем первый, второй, третий входы и первый выход основного блока оперативной пам ти  вл ютс  соответственно первым, вторым и третьим входами и вторым выходом второго блока оперативной пам ти/а четвертый вход и второй выход основного блока пам ти подключены соответственно к первому выходу и первому входу буфернЬго блока оперативной пам ти, второй выход и второй вход которого  вл ютс  соответственно первым выходом и четвёртым входом второго блока оперативной пам ти. На чертеже изображена структурна  схема предлагаемого устройства (пример конкретного выполнени ). На каждом из двух входов устройство содержит АЦП 1 и 2, соединенные выходами с первым блоком 3 оперативной пам ти (БОП), который подключен к первому информационному входу циклического сдвигового регистра 4, состо щего из сдвигового регистра 5 и инвертора б, включенного в цепь обратной св зи, идущей с выхода старшего разр да сдвигового регистра 5 на вход его младшего разр да.Управл ющий вход регистра 4 соединен с выходом счетчика 7 сдвигов, а вход последнего - с выходом блока 8 задани  коэффициентов. Выход регистра 4 соединен со входами накапливаюгдих сумматоров 9 и 10, выходы переноса которых соединены со входами соответствующих блоков 11 и 12 инверсии циклического переноса. Выходы блоков 11 и 12 соединены соответственно с входами младших разр дов сумматоров 9 и 10. Второй БОП 13 состоит из соединенных между собой двухсторонней св зью основного БОП 14 и буферного БОП 15, дополнительные выход и вход которого соединены с входом и выходом блока16 умножени  по модулю целого числа. Выходы сумматоров 9 и 10 соединены с информа ционными входами БОП 14, выход которого в свою очередь подключен ко второму входу регистра 4. Выход регистра 17 адреса соединен с адресным входом блока 13 и входом блока 8. Устройство вычисл ет оценки коррел ционной Функции с помощью пр мых и обратных числовых преобразователей . Вычисление коррел ционных функций с Использованием ортогональных преобразователей производитс  по формуле .у .j где г - вектор-столбец, состо щий из результатов вычислени  оценки коррел ционной функции; N - длина преобразуемой после довательности; Т - матрица обратного преобразовани ; Т - матрица пр мого преобразо вани ; X - вектор-столбец N чисел, поступающих по первому ухо ду , ® - операци  поэлементного пер множени  векторов; Y - вектор-столбец из М чисел, поступивших по второму каналу , дополненных N-M нул ми . Дл  числового преобразовани  Рей дера матрица преобразований имеет вид о ;;; Матрица Т имеет ту же структуру только показатели основани  2 отрицательные . Все вычислени  ведутс  в кольце целых чисел по модулю числ Ферма F 2 + 1 (t - целое). Структура матриц Т и Т такова,что преобразование может производитьс  по быстрому алгоритму с использованием методов, примен емых дл  быстрого преобразовани  Фурье, например прореживани  по времени. При этом преобразование последовательности и N чисел проводитс  за Еод N ите раций , а в каждой итерации вычисN л етс  у величин вида А + 2 (mod Ft ) , А + 2. (mod F ) .. Поэлементное перемножение резуль татов пр мых преобразований и обратное преобразование производ тс  также по модулю числа F . Выбор величины F определ ет длину преобразуемой последовательности N и разр дность операционного устройств примен емого дл  преобразовани . Устройство работает следующим образом, АЦП 1,2 преобразуют входные аналоговые сигналы в последовательност чисел, которые запоминаютс  в БОИ 3 Из БОП 3 числа попарно передаютс через циклический сдвиговый регистр 4 и в накапливак дие сумматоры 9 и 1 Причем,первое из чисел А передаетс  без сдвига, второе число в регист ре 4 сдвигаетс  на к разр дов в сто рону старших разр дов, что эквивалентно умножению на 2, а затем поступает в накапливающие сумматоры. /x-/vСумматор 9 осуществл ет сложение, а сумматор 10 вычитание. Таким образом, над числами А и В производ тс  операции (2). Результаты записываютс  в БОП 13. Благодар  наличию блоков 11 и 12 и инвертора б, вычислени  ; производ тс  по модулю числа F .Разр дность регистра и сумматоров равна t. В состав блоков инверсии циклического переноса вход т схемы, предотвращающие возникновение режима генерации при наличии единиц во всех разр дах. Блок 8 задани  коэффициентов обеспечивает последовательное коэффициентов к, необходимых дл  вычислени  преобразовани  .по быстрому aлгopит y, и представл ет собой цифровой автомат. Управление сдвигами в регистре 4 осуществл етс  счетчиком 7, в который предварительно записываетс  нужное число сдвигов из блока 8. В БОП 14 записываютс  и -считываютс  результаты промежуточных вычислений. Промежуточные результаты, записанные в него, снова подаютс  в циклический сдвиговый регистр 4. Операци  (2) повтор етс  многократно до полного завершени  преобразовани . Окончательный результат преобразовани  поступает в БОП 15. В течение времени пока БОП 14 участвует в следующем преобразовании , БОП 15 осуществл ет обмен 6 блоком умножени  16, в котором происходит поэлементное перемножение результатов пр мых преобразований в соответствии с выражением (1). Над полученным произведением, переписанным в БОП 14, выполн етс  обратное преобразование таким же образом, как и пр мое, за исключением того,что коэффициенты мен ют знак показател  на обратный и станов тс  2. N-М вычисленных значений, соответствующие апериодической части результата обратного преобразовани ,  вл ютс  точными Значени ми оценки коррел ционной функции исходных входных процессов. В блоках оперативной пам ти хран тс  результаты пр мьрс преобразований , полученных в предыдущих циклах вычислений. Под циклом вычислений понимаетс  выполнение необходимых преобразований, завершающеес  обратным преобразованием. Наличие БОП 15 позвол ет использовать одно и то же пр мое преобразование в нескольких циклах вычислений дл  тех случаев, когда требуетс  реализовать максимальный диапазон аргумента задержки, имекхций величину, большую длительности отрезка входной реализации , участвующего в одном преобразовании . Кроме того, наличие ОЗУ Дает возможность использовать один и тот же результат пр мого преобра

Claims (1)

1. Формула' изобретения

   1. Процессор для корреляционного анализа, содержащий два аналого-циф'ровых преобразователя, входы которых являются соответственно первым и вторым входами процессора, а выходы соединены соответственно с первым и вторым входами первого блока оперативной памяти, выход которого соединен с первым входом сдвигающего регистра, второй вход которого подключен к выходу счетчика сдвигов,а первый выход соединен с первым входом первого и второго накапливающих сумматоров, первые выходы которых подключены соответственно к первому и второму входам второго блока оперативной памяти, третий вход которого соединен с выходом регистра' адреса, отличающийся тем, что, с целью повышения точности и быстродействия, в процессор введены два блока инверсии циклического переноса, блок задания коэффициентов, блок умножения по модулю целого числа и инвертор, вход и выход которого соединены соответственно со вторым выходом и с третьим входом сдвигающего регистра, входы и выходы; блоков инверсии ’циклического переноса подключены соответственно ко вторым выходам и вторым входам соответствующих накапливающих сумматоров, - вход и выход блока умножения по мо³ дулю целого числа, подключены соответственно к первому выходу и четвертому входу второго блока оперативной памяти, второй выход которого соединен с четвертым входом ¹⁰ сдвигающего регистра, вход и выход блока задания; коэффициентов подключены соответственно к выходу регистра адреса ико входу счетчика сдвигов. »

   15 2. Процессор по п.1, о т л ич а ю щ и й с я тем, что второй блок оперативной памяти содержит основной и буферный блоки оперативной памяти, причем первый, второй, тре20 тий входы й первый выход основного блока оперативной памяти являются соответственно первым, вторым и третьим входами и вторым выходом второго блока оперативной памяти, а четвертый вход и второй выход основного блока памяти подключены соответственно к первому выходу и первому входу буферного блока оперативной памяти^ второй выход и второй вход которого^ являются соответственно первым выходом и четвертым входом второго блока оперативной памяти.