SU849206A2 - Арифметическое устройство - Google Patents

Description

(54) АРИФМЕТИЧЕСКОЕ УСТРОЙСТВО

Изобретение относитс  к вычислительной технике и может быть использовано дл  выполнени  операций умножени , делени  и извлечени  квадратного корн - с плавающей зап той. По основному авт.св. № 703804 известно арифметическое устройство, содержащее п последовательно соедине ных однотипных блоков, причем каждый блок содержит два регистра, комбинационный сумматор и триггер, выходы первого регистра каждого блока соеди нены с первой группой входов комбинационного сумматора того ж блока, выход i-ro разр да (,....,п-1) комбинационного сумматора {К-1)-го блока (К«2;...,п) соединен с входом (i+l)-ro разр да первого регистра К-го блока, выход i-ro разр да второ го регистра (К-1)-го блока подключен к входу i-го разр да второго регистра К-го блока, входы первого и. второго регистров первого блока соединены с первой и второй группами входов устройства. ( Каждый блок, устройства содержит третий регистр, узел анализа переполнени  комбинационного сумматора, первый и второй коммутаторы, входы узла анализа переполнени  комбинационного сумматора каждого блока соединены с выходами знакового разр да комбинационного сумматора, а выход подключен к входу триггера и первому входу первого коммутатора, выход триггера подключен к входу п-го разр да третьего регистра и первому входу каждого разр да второго коммутатора, второй вход которого соединен с выходом первого разр да третьего регистра, третий и четвертый входы соединены с пр мым и инверсным выходами соответствующего разр да второго регистра, выходы второго коммутатора соединены с второй групТ1ОЙ входов комбинационного сумматора, второй вход первого коммутатора К-го блока соединен с выходом К-го разр да второго регистра (К-1)-го блока, второй вход первого коммутатора первого блока соединен с входом устройства, первый, второй и третий управл ющие входы первого коммутатора соединены соответственно с управл ющей шиной умножени  и делени , управл ющей шиной извлечени  корн  и тактовой ишной устройства, выход г-го разр да третьего регистра (,....,n) (К-1 )-Го блока .соединен с входом (I -1)-го разр да третьего регистра К-го блока.

входы третьего реристра первого блока соединены с третьей группой входов устройства,первый, второй и третий управл ющие входы второго коммутатора соединены соответственно с yпpaвл ющи lИ шинами умножени , делени  и извлечени  корн  устройства, выход первого коммутатора т-го блока

(,п) соединен с входом т-го

разр да второго регистра того же блока; первый.коммутатор каждого блока устройства содержит элемент И-ИЛИ, перва  группа входов которого соединена с вторым и первым управл ющим входами коммутатора, а втора  группа входов - с первым и вторым и третьим управл ющими входами коммутатора , второй коммутатор каждого К-го (К-1......,п) блока устройства

содержит п элементов И-ИЛИ (по одному .в каждом разр де), причем перва  группа входов каждого элемента И-ИЛИ соединена с первым управл ющим , вторым и третьим входами ком .мутатора, втора  группа входов соединена с вторым управл ющим, первым и четвертым входами коммутатора, первый и второй входы третьей группы входов первого - п-го элементов И-ИЛИ соединены с третьим управл ющим и первым входами коммутатора, третий вход третьей группы входов (К-1)-го элемента И-ИЛИ соединен с четвертым входом коммутатора, а третьи входы третьей группы входов .остальных элементов И-ИЛИ соединены с третьими входами коммутатора ClJ ,

Однако известное арифметическое устройство предназначено только дл  обработки операндов в коде с фиксированной зап той и не может выполн ть операции в коде с плавающей зап той .

Цель изобрет ени  - расширение функциональных возможностей основного изобретени  за счет обработки массивов чисел, представленных в коде с плавающей зап той.

Поставленна  цель достигаетс  тем, что устройство дополнительно содержит блок предварительной обработки , блок Обработки пор дков, блок пам ти, коммутатор и блок нормализации , причем входы блока предварительной обработки  вл ютс  входами .устройства, первый, второй и третий выходы блока предварительной обработки подключены к входам соответственно первого, второго и третьего регистров первого блока устройства, четвертый и п тый выходы блока предварительной обработки подключены соответственно к первому и второму входам блока обработки пор дков, выход которого подключен к входу блока пам ти, выходы сумматора, второго и третьего регистров.последнего блока устройства соединены с информационными входами коммутатора, управл ющие.

входы которого соединены с управл ющими шинами, умножени , извлечени  корн  и делени  устройства, выходы блока пам ти и коммутатора соединены соответственно с первым и вторым входами нормализации.

Кроме того, блок предварительной обработки содержит первый преобразователь пр мого кода в обратный и первый регистр, соединенные последовательно , второй регистр, второй преЬбразователь пр мого кода в обратный

третий регистр, узел определени  четности пор дка, элемент ИЛИ, сумматор , узел анёьлиза переполнени , сдвиговый регистр, коммутатор, входы блока соединены с входами первого преобразовател  пр мого кода в обратный , второго регистра, второго преобразовател  пр мого кода в обраный и сдвигового регистра соответственно , выход второго преобразовател  пр мого кода в обратный подключён к входу третьего регистра, выходы знакового разр да и п-го информационного , разр дов которого подключены к входам узла определени  четности пор дка , управл ющий вход которого соединен с управл кщей шиной извлечени  корн  устройства, а выход подключен к первому входу элемента ИЛИ, второй вход которого соедине с управл ющей шиной делени  устройства, входы разр дов сумматора соединены с выходами разр дов третьего регистра , выход элемента ИЛИ соединен с вторым входом младшего разр да сумматора и управл ющим входом сдвиговог регистра, выход которого соединен с входом коммутатора, первый выход коммутатора, выход второго регистра, выход сумматора и выход первого регистра подключены к выходам блока, выходы знаковых разр дов сумматора .

подключены к входу узла анализа переполнени , управл ющие входы коммутатора соединены с управл ющими шинами делени , извлечени  корн  и умножени  устройства..

При этом блок обработки пор дков содержит первый регистр, кс 1мутатор, второй регистр, сумматор, .узел анализа переполнени , узел сдвига, преобразователь пр мого ..кода в обратный причем входы блока .соединены с входами второго и первого регистров соответственно , пр мой и инверсный выходы первого регистра соединены с информационными входами коммутатора, управл к дие входы которого подключены . к управл ющим шинам умножени  и

.делени , устройства, выходы коммутатора и второго регистра соединены с

входами сумматора, выход которого. соединен с входом узла сдвига, выход которого подключен к входу преобраг зовател  п|  мога кода в обратный, выход которого  вл етс  выходом блок выходы знаковых разр дов сумматора

подключены к входам узла анализа переполнени , управл ющие входы узла сдвига соединены с управл ющими шинг1ми делени , умножени  и извлечени  корн  устройства.

Кроме того, блок нормализации содержит регистр, сдвиговый регистр, дешифратор и сумматор, выход которог соединен с входом регистра, выход сдвигового регистра соединен с входом дешифратора, причем первые входы сумматора и сдвигового регистра соединены с входами блока, вторые их входы соединены с выходом дешифратора , выходы регистров  вл ютс  выходами блока.

На фиг. 1 представлена структурна схема арифметического устройства;на фиг.2 - схеца блока.предварительной обработки на фиг. 3 - схема лока обработки пор дков; на фиг. 4 - схема блока нормсшизации; на фиг. 5 схема выполнени  и соединени  однотиных блоков (ступеней).

Арифметическое устройство содержи п последовательно соединенных однотипных блоков (ступеней) 1, которые в совокупности осуществл ют обработк мантисс, аналогично тому, как это делаетс  в известном устройстве, блок 2 предварительной обработки операндов , блок 3 обработки пор дков, блок 4 нормализации, входы 5-8 устройства ,выходы 9-13 блока 2, выход 14 блока 3, блок 15 Пс1м ти, имеющий выход 16, коммутатор 17 с выходом 18, входы 19-21 первого блока 1 и выходы 22-.24 п-го (последнего) блока 1. Управл ющие входы коммутатора 17 соединены с управл ющими шинами 25-27 умножени , делени  и извлечени  корн  устройства.

Блок 2 предварительной обработки поепнаэначен пл  сдвига мантиссы на один разр д вправо при выполнении операции делени  и при извлечении квадратного корн , если пор док операнда нечетный. Он содержит преобразователи 28 и 29 пр мого кода в обратный, регистры 30-32, сдвиговый регистр 33, узел 34 определени  четности пор дка, элемент 35 ИЛИ, сумматор 36, узел 37 анализа переполнени  и коммутатор 38.

Сдвиговый регистр 33 предназначен дл .сдвига мантиссы перед началом операций делени  на один разр д вправо дл  избавлени  от возможного переполнени  в случае, когда делимое больше делител . При .извлечении квадратного корн  в регистре 33 производитс  один сдвиг вправо мантиссы подкоренного вьфажени , если пор док операнда нечетный. Узел-34 определени  нечетности предназначен дл  выработки сигнала, служащего дл  сдвига мантиссы на разр д вправо и увеличени  пор дка на единицу при выполнении операции извлечени  квадратного

корн  в случае нечетного пор дка оив ранда. Элемент 35 ИЛИ формирует сигнал дл  сдвига мантиссы на разр д вправо на регистре 33 и увеличени  пор дка на единицу на сумматоре 36.

Блок 3 обработки пор дков содержи первый регистр 39, коммутатор 40, регистр 41, сумматор 42, узел 43 анализа переполнени , узел 44 сдвига на один разр д вправо при выполнении операции извлечени  корн  и преобразователь 45 пр мого кода в обратный . Блок 4 нормализации содержит (сумматор 46, служащий дл  вычитани  из пор дка числа единицы при нормализации , регистр 47, сдвиговый регистр 48 дл  сдвига влево при нормализации мантисс результатов и дешифратор 49, служащий дл  сдвига мантиссы на один разр д влево и уменьшени  пор дка на единицу.

Каждый блок (ступень) 1 содержит регистры 50-52, комбинационный сумматор 53, узел 54 анализа переполнени  комбинационного сумматора, триггер 55, коммутатор 56, выполненный на элементе И-ИЛИ и коммутатор 57, содержащий п элементов 58 И-ИЛИ (по числу разр дов регистра 51).

Устройство работает следующим образом.

Произведение двух чисел и -представленных в формате с плавающей зап той, определ етс 

.В МД-MlP -P где Мд и MB - мантиссы чисел; Р и рв - пор дки чисел.

Мантисса первого множимого поступает по входу 6 в регистр 31 блока 2 предварительной обработки.операндов , а затем через выход 10 в регистр 51 первогоблока 1, а пор док по входу 5 в регистр 30 через преобразователь 28, а затем через выход 13 в регистр 39 блока 3 обработки пор дков. Если пор док множимого отрицательный, он в преобразователе 28 преобразуетс  в обратный код.

Мантисса множител  заноситс  по входу 7 в регистр 33 блока 2, а зате через коммутатор 38 невыход 11 в регистр 52 первого - блока 1, а пор док по входу 7 в регистр 32 блока 2 чере преобразователь 29, а,затем через сумматор 36 поступает в блок 3. Если пор док множител  отрицательный, он в преобразователе 29 преобразуетс  в обратный код.

Обработка мантиссы производ итс  в блоках 1, как при обработкеоперандов с фиксированной зап той.

Claims (4)

1. Обработка пор дков производите в блоке 3 следующим образом. Пор док множител  из регистра 39 через коммутатор 40 и поЕ(ЗДок множимого из регистра 41 подаютс  на 42. При обнаружении переполнени  в сумматоре 42 узел 43 анализа переполнени  вьвдает сигнал сбо . Образовав-; шийс  на сумматоре 42 пор док произ ведени  передаетс  через узел сдвига 44 и преобразователь 45 по выходу 14 на регистры 59 блокаХЗ пам ти. В блоке 15, содержащем п последовательно соединенных регистров 59, значени  пор дков-переписываютс  из регистра в регистр синхронно обработке мантисс в блоках 1. В случае отрицательного знака по р док представлен в обратном коде ив преобразователе 45 инвертируетс образу  пр мой код. Из блока 15 пор док произведени  передаетс  по вы ходу 16 в блок 4 нормализации. Если нужно произвести нормализацию мантиссы в регистре 48, дешифратор нормализации 49 выдает сигнал, служа щий дл  сдвига мантиссы на один разр д влево. Также это.т сигнал поступает на сумматор 46, в котором произ водитс  вычитание единицы из пор дка произведени . Полученный пор док пос тупает на выход через регистр 47. Знак произведени  образуетс  пода чей знака мантиссы множимого из реги стра 31 и знака мантиссы множител  из регистра 33 блока 2 предварительной обработки на элемент сложени  по модулю два (не показан). Знак произведени  последовательно передаетс  по регистрам и сумматорам блоков 1. Деление выполн етс  следующим образом С - - В М Мантисса первого дел.ител  заноситс  по входу 6 в регистр 31 блока 2, а пор док - по входу 5 в регистр 30через преобразователь 28. Через выход 10 мантисса первого делител  передаетс  в первый блок 1. Мантисса первого делимого по входу 8 заноситс  в регистр 33, а по р док - по входу 7 в регистр 33 через преобразователь 29. Элемент 35 ИЛИ вырабатывает управл ющий сигнал с помощью которого в регистре 33 осу ществл етс  предварительный сдвиг мантиссы делимого вправо дл  предотвращени  возможности переполнени . Этот же сигнал поступает на сумматор 36, в котором производитс  корректировка пор дка. С сумматора 36 скорректированный пор док поступает по выходу 12 в регистр 41 блока 3, а мантисса с регистра 33 через коммутатор 38 по выходу 9 поступает в регистр 50 первого блока 1. Пор док делимого из регистра 41, а пор док делител  из регистра 39 через комму татор 40 подаютс  на сумматор 42 блока 3. Дальше пор док образуетс  так же, как и-при. умножении. Знак частного образуетс  подачей знака мантиссы делимого из perjjcTpa 31и делител  из регистра 33 блока 2 на элемент сложени  по модулю два. Знак частного последовательно передаетс  по регистра и сумматорам блоков 1. Извлечение квадратного корн  выполн етс  следующим образом: С 7 2 Перед началом операции провер етс  знак подкоренного выражени  и, если он отрицательный, формируетс  сигнал сбо .. . Мантисса подкоренного выражени  поступает по входу 8 на регистр 33 блока 2, а пор док - по входу 7 на регистр 32 через преобразователь 29. Узел 34 анализирует знаковый млад- щий разр д пор дка и в случае нечетного пор дка вьщает управл ющий сиг- нал, котор|Ый проходит через элемент 35 ИЛИи поступает на регистр-33, сдвига  подкоренное выражение на один разр д вправо, а также поступает на сумматор 36, в котором производитс  дрбавление единицы к пор дку.. Дальше с регистра 33 подкоренное выражение через коммутатор 38 по выходу 9 поступает на регистр 50 первого блока, а пор док - с сумматора 36 по выходу 12 в регистр 32 блока 3. Деление по р дка на два производитс ;в узле 44 сдвига, который производит сдвиг на один разр д, вправо. Изобретение позвол .ет расширить функциональные возможности устройства и использовать его при обработке больших массивов многоразр дных чисел в коде с плавающей зап той. Формула изобретени  1. Арифметическое устройство по авт.св. № 703804, отличающеес  тем, что, с целью расширени  функциональных возможностей устройства за счет возмож ности обработки массивов чисел с плавающей зап той, оно дополнительно содержит блок предварительной обработки, блок обработки пор дков,.блок пам ти, коммутатор и блок нормализации, причем входы блока предварительной обработки  вл ютс  входами устройства, первый, второй и третий выходы блока предварительной обработки подключены входам соответственно первого, второго и третьего р регистров первого блока устройства, четвертый и п тый выходы блока предварительной обработки-подключены соответственно к первому и второму уходам блока обработки пор дков, выход которого подключен -к входу блока пам ти, выходы сумматора, второго и третьего регистров последнего блока устройства соединены с информационными входами коммутатора, управл квдие входы которого соединены

   с управл ющими шинами умножени , извлечени  корн  и делени  устройства, выходы блока пам ти и коммутатора соединены соответственно с первым и вторым входами блока нормализации.
2. 2. Устройство по п.1, о т л ичающеес   тем, что блок предварительной обработки содержит первый преобразователь пр мого кода в обратный и первый регистр, соединенные последовательно, второй регистр, второй преобразователь пр мого кода в обратный, третий регистр, узел рпре-, делени  четности пор дка,элемент ИЛИ сумматор, узел анализа переполнени ,сдвиговый регистр, коммутатор, входы блока соединены с входами первого пре образовател  пр мого кода в обратный второго регистра, второго преобразовател  пр мого, кода в обратный и сдвиговогорегистра соответственно, выход второго преобразовател  пр мого кода в обратный подключен к входу третьего регистра, выходы знакового разр да и-п-го информационного разр дов которого подключены к входам узла определени  четности пор дка, управл ющий вход которого соединен с управл ющей шиной извлечени  корн  устройства, а выход подключен к первому входу элемента ИЛИ, второй вход которого соединен с управл ющей шиной делени  устройства, входы разр дов сумматора соединены с выходами разр дов третьего регистра , выход элемента ИЛИ соединен с вторым входом младшего разр да сумматора и управл ющим входом сдвигового регистра, выход которого соединен с входом коммутатора, первый выход коммутатора, выход второго регистра, второй выход коммутатора, выход сумматора и выход первого регистра подключены к выходам блока, управл ющие входы коммутатора соединены с управл ющими шинами делени , извлечени  корн  и умножени  устройства, выходы

   знаковых разр дов сумматора подключены ко входу узла анализа переполнени .
3. 3.Устройство по п.1, о т л ичающеес  тем, что блок обработки пор дков содержит первый регистр , коммутатор, второй регистр, сумматор, узел ангшиза переполнени , узел сдвига, преобразователь пр мого кода в обратный, причем входы блока соединены с входами, второго и перo гистров соответственно, пр мой и инверсный выходы первого регистра .гоединены с информационными , вховодш коммутатора,управл ющие входы которого подключены к управл ющим ши5 нам умножени  и делени ; устройства, выходы коммутатора и второго регистра соединены с входами сумматора, выход которого соединен с входом узла сдвига , выход которого подключен к входу, преобразовател  пр мого кода в обрат0 ный, выход которого  вл етс  выходом блока, выходы знаковых разр дов сумматора подключены к входам узла анализа переполнени , управл ющие входы узла сдвига соединены с управл ющими

   5 шинами делени , умножени  и извлечени  корн  устройства.
4. 4.Устройство по П.1, о т л ичающеес  тем, что блок норма|лизации содержит регистр, сдвиговый

   0 регистр, дешифратор и сумматор, выход которого соединен с входом регистра , выход сдвигового регистра соединен с входом дешифратора,причем первые входы сумматора и сдвигового

   5 регистра соединены с входами блока, вторые их входы соединены с выход 1ми дешифратора, выходы регистров  вл ютс  выходс1ми блока.

   0

   Источники информации, прин тые во внимание при экспертизе

   . 1. Авторское свидетельство СССР I 7038t)4, кд. G 06 F 7/38, 1976 (прототип).

   JS

   00 IT

   22

   ТТ

   4r Фw. J

   //

   w

   /2

   /3

   .-

   .

   t

   23

   2lt

   26 27 t25

   J/ V .

   J7

   i

   -ng

   rz

   w г I

   1 33 I

   171 I I

   ..Jzqp-qzrU

   g ФГГ

   1Z

   фи9.3

   22

   23