SU1578708A1

SU1578708A1 - Арифметическое устройство

Info

Publication number: SU1578708A1
Application number: SU884605939A
Authority: SU
Inventors: Владимир Прокофьевич Кожемяко; Татьяна Борисовна Мартынюк; Геннадий Леонидович Лысенко; Ирина Витальевна Ищенко; Степан Николаевич Белан
Original assignee: Винницкий политехнический институт
Priority date: 1988-09-07
Filing date: 1988-09-07
Publication date: 1990-07-15

Abstract

Изобретение относитс к вычислительной технике и может быть использовано в устройствах, выполн ющих операции над дес тичными числами. Целью изобретени вл етс расширение функциональных возможностей устройства за счет выполнени операции сложени чисел с плавающей зап той. Дл достижени поставленной цели в устройство, содержащее регистр первого операнда, сумматор, блок управлени , K счетчиков, блок накоплени кратных множимого, содержащий K (K - разр дность операндов) сумматоров, блок определени очередности цифр, содержащий два элемента И и K разр дных чеек, кажда из которых содержит триггер, три элемента И, элемент ИЛИ, элемент НЕ и элемент задержки, введены регистр второго операнда, коммутатор, в блок определени очередности цифр введен узел обработки пор дков слагаемых, содержащий регистр пор дка первого слагаемого, регистр пор дка второго слагаемого, блок элементов НЕ, сумматор, дешифратор, блок элементов И, четыре элемента И, в каждую разр дную чейку блока определени очередности цифр введены два элемента ИЛИ с соответствующими св з ми. 4 ил., 1 табл.

Description

Изобретение относитс к вычислительной технике и может быть использовано в устройствах, выполн ющих операции над дес тичными числами.

Цель изобретени - расширение функциональных возможностей устройства за счет выполнени операции сложени чисел с плавающей зап той.

На фиг.1 представлена структурна схема устройства; на фиг.2 - функциональна схема блока определени очередности цифр; на фиг.З - функциональна схема коммутатора; на фиг.4 - алгоритм работы устройства.

Арифметическое устройство (фиг,О содержит блок 1 накоплени кратных множимого, содержащий К сумматоров , регистр первого операнда 3, 2К-разр дный сумматор 4, блок 5 определени очередности цифр, К счетчиков 6,-6К.регистр второго операнда 7, коммутатор 8, блок 9 управлени . Выход 10 блока 5 вл етс выходом завершени формировани кра гных в блоел j

00

о

00

ке 1t выходы признаков нулевого содержимого счетчиков 6 ,-6 к соединены с информационным входом 11 блока 5, выход 12 которого подключен к входам управлени суммированием сумматоров 2,|-2к блока 1, а выход 13 - к входам управлени считыванием сумматоров 2 ,(-2 к блока 1. Выходы 14 сумматоров 24-2k блока 1 соединены с входами сумматора 4 таким образом, что входы разр дов сумматора 4 с 1-го по (К+1)соединены с выходами 14 сумматора входы разр дов сумматора 4 со 2-го по (К+2)-й соединены с выходами 14 сумматора 2г и т.д., а входы разр дов сумматора 4 с К-го по 2К-й - с выходами 14 сумматора 2 . Вход управлени считыванием регистра 3, регистра 7 и второй управл ющий вход блока 5 подключены к входу 15, а счетные входы счетчиков подключены к входу 16 блока 9 управлени .

I

Информационный вход 17 регистра 3,

вл етс входом первого операнда устройства , информационный вход 18 регистра 7 и информационный вход 19 счетчиков вл ютс входами второго операнда устройства. Выход 20 сумматора 4 вл етс выходом устрой- ства. Выход 21 блока 5 вл етс выходом завершени формировани сигна лов разрешени считывани . Информационный выход 22 коммутатора 8 соединен с информационным входом каждого сумматора 2« блока 1, установочный вход блока 5 подключен к установочному выходу 23 блока 9 управлени . Информационные выходы регистров 3 и 7 соединены с информационными входами 24 и 25 коммутатора 8 соответственно, информационный выход 26 которого подключен к входу сумматора 4. Управл ющий выход блока 5 соединен с управл ющим входом 27 коммутатора 8, а ин- формационные входы 28 и 29 блока 5 подключены к шинам пор дков первого и второго операндов устройства соответственно . Управл ющий выход 30 блока 9 управлени соединен с входом блока 5, вход 31 которого вл етс входом кода операции (.КОП) устройства

Блок 5 определени очередности цифр (фиг.2) состоит из К разр дных чеек 32 ,(-32 к, кажда из которых со- держит - триггер 33, элемент 34 задержки , элементы И 35, 36, 37, элемент НЕ 38, элемент ИЛИ 39. Кроме того все чейки содержат

. Q О

5

0 5 0 45 JQ

,,

элемент 2И-ИЛИ 40, элемент И 41, элементы ИЛИ 42 и 43, элементы И 44 и 45, узел 46 анализа пор дков операндов , который состоит из двух регистров 47 и 48, группы инверторов , сумматора 50 элементов И 51, 52, 53, группы элементов И 54,-54к, дешифратора 55.

Коммутатор 8 (фиг.З) содержит два мультиплексора 56 и 57, причем перва группа входов мультиплексора 57 и втора группа входов мультиплексора 56 соединены с группой входов 24 коммутатора 8, а втора группа входов мультиплексора 56 и перва группа входов мультиплексора 57 соединены с группой входов 25 коммутатора 8. Выходы мультиплексора 56 вл ютс выходами 22 коммутатора 85 выходы мультиплексора 57- выходами 26 коммутатора 8, вход 27 которого подключен к адресному входу мультиплексоров 56 и 57.

Арифметическое устройство работает следующим образом.

При выполнении операции сложени слагаемые А В записываютс в регистры 3 и 7 по входам 17 и 18 соответ- ственно, а их пор дки РА и РВ - в блок 5 по входам 28 и 29 соответственно . Сумматор 4 и сумматоры блока 1 обнулены.

Блоком 5 определ етс разность пор дков |РА-РВ| и значение сигнала переноса РП, которое свидетельствует

0соотношении величин РА и РВ: , если и , если . Если , то коммутатор 8 разрешает запись в сумматора содержимого регистра 3, в противном случае в сумматоры ц блока 1 записываетс через коммутатор 8 содержимое регистра 7. Одновременно с записью одного из слагаемых в сумматоры 2ц-2к блока

1в сумматор 4 записываетс второе слагаемое через коммутатор 8. В следующий такт работы устройства по управл ющему сигналу на выходе 13 блока 5 выполн етс считывание содержимого одного из сумматоров к

блока 1 в сумматор 4, причем номер задействованного сумматора

блока 1 определ етс величиной

.

((РА-РВ|+1), поскольку номер первого сумматора 2 соответствует величине IPA-PB 0. С учетом св зей между сумматорами блока 1 и сумматором 4 в последний будет переписана информаци с соответствующим сдвигом на величину JPA-PBJ в сторону старших разр дов . Таким образом, в сумматоре 4 будет выполнена операци сложени двух слагаемых с учетом выравнивани их пор дков.

При выполнении операции умножени множимое Л записываетс в регистр 3 по шине 17, множитель В записываетс в сметчики 6,-6 к по шине 1У такиг-f образон, что i- дес тична цифра К-разр дного множител В записываетс в i-й дес тичный счетчик 6. Все RS- триггеры 33 блока 5 устанавливаютс в единичное состо ние по сигналу У , поступающему с выхода 23 блока 9 управлени на управл ющий вход блока 5. Сумматоры 2,|-2к блока 1 и сумматор 4 обнулены. Блоком 5 выполн етс анализ цифр множител с учетом сигналов нулевого содержимого всех дес тичных счетчиков (., поступающих на вход 11 блока 5, и при наличии сигнала опроса У, поступающего с выхода 15 блока 9 управлени .

В случае, если присутствует сигнал нулевого содержимого в счетчике , происходит формирование сигнала разрешени считывани информации из 1-го сумматора 2 блока 1, поступающего с выхода 13 блока 5 на вход управлени считыванием соответствующего 1-го сумматора 2. А поскольку в данном случае информаци во всех сумматорах

10

в данном цикле% Этот процесс повтор етс до тех пор, пока не по витс сигнал признака нул на входе 21 бло ка 9 управлени .

Считывание информации из регистра 3 и анализ информации блоком 5 выпол н етс по управл ющему сигналу на выходе 15 блока 9 управлени , а умен шение на единицу содержимого всех счетчиков по управл ющему сигналу, поступающему с выхода 16 блока 9 управлени на счетные входы всех счетчиков 6,,-бк. Таким образом, результа 15 находитс в сумматоре 4, в регистре 3 сохран етс множимое А, а все сумматоры 2ц-2% блока 1 и счетчики обнулены,.поскольку считывание инфор мации из сумматоров 2 f-2« происходит с обнулением.

Блок 5 определени очередности цифр (фиг.2) работает следующим обра зом.

При выполнении операции умножени на входе 31 блока 5 отсутствует единичный сигнал. Первоначально по сигналу У|. поступающему с выхода 23 блока 9 управлени , происходит установка в единичное состо ние RS-триг- геров 33 с учетом сигналов нулевого содержимого на входах 11 всех разр д ных чеек . В случае наличи сигнала нулевого содержимого в соответствующих разр дных чейках блока по вл етс единичный сигнал на выхо20

25

30

к блока 1 равна нулю, то соответ- Де элемента И 37, который через элествующие разр ды сумматора 4 останутс в нулевом состо нии. Одновременно со считыванием информации из определенного сумматора выполн етс суммирование содержимого соответствующих сумматоров к с множимым А, поступающим с выхода 22 коммутатора 8, по сигналам управлени с выхода 12 блока 5.

Затем происходит уменьшение на единицу содержимого всех счетчиков 6|-6({. В следующем цикле работы уст- ройства снова анализируетс содержимое счетчиков блоком 5 и выполн етс считывание кратного множимого из определенного сумматора 21, соответствующего счетчику 61, содержимое которого обнул лось, и выполн етс формирование кратных множимого путем суммировани с содержимым регистра 3 в сумматорах , соответствующих счетчикам , в которых информаци не равна нулю и уменьшитс на единицу

40

мент ИЛИ 39 поступает на R-вход RS- триггера 33 и устанавливает его в нулевое состо ние, что соответствует формированию сигнала завершени считывани информации из соответствующих сумматоров блока 1. В случае отсутстви сигнала нулевого содержимого в соответствующих разр дных чей -5 ках нулевой сигнал на выходе элемента И 37 через элемент НЕ 38 поступает на S-вход RS-триггера 33 и устанавливает его в единичное состо ние. Это означает,, что соответствующие разр дные чейки готовы к формированию управл ющих сигналов суммировани и чтени в процессе работы устройства.

55 Основна задача блока 5 заключает7 с в выделении дес тичного разр да множител , в котором информаци равна нулю в данный такт работы устройства. При этом просмотр разр дов выгголн ет50

0

в данном цикле% Этот процесс повтор етс до тех пор, пока не по витс сигнал признака нул на входе 21 блока 9 управлени .

Считывание информации из регистра 3 и анализ информации блоком 5 выполн етс по управл ющему сигналу на выходе 15 блока 9 управлени , а уменьшение на единицу содержимого всех счетчиков по управл ющему сигналу, поступающему с выхода 16 блока 9 управлени на счетные входы всех счетчиков 6,,-бк. Таким образом, результат 5 находитс в сумматоре 4, в регистре 3 сохран етс множимое А, а все сумматоры 2ц-2% блока 1 и счетчики % обнулены,.поскольку считывание информации из сумматоров 2 f-2« происходит с обнулением.

Блок 5 определени очередности цифр (фиг.2) работает следующим образом .

При выполнении операции умножени на входе 31 блока 5 отсутствует единичный сигнал. Первоначально по сигналу У|. поступающему с выхода 23 блока 9 управлени , происходит установка в единичное состо ние RS-триг- геров 33 с учетом сигналов нулевого содержимого на входах 11 всех разр дных чеек . В случае наличи сигнала нулевого содержимого в соответствующих разр дных чейках блока 5 по вл етс единичный сигнал на выхо0

5

0

Де элемента И 37, который через Де элемента И 37, который через эле0

мент ИЛИ 39 поступает на R-вход RS- триггера 33 и устанавливает его в нулевое состо ние, что соответствует формированию сигнала завершени считывани информации из соответствующих сумматоров блока 1. В случае отсутстви сигнала нулевого содержимого в соответствующих разр дных чей- 5 ках нулевой сигнал на выходе элемента И 37 через элемент НЕ 38 поступает на S-вход RS-триггера 33 и устанавливает его в единичное состо ние . Это означает,, что соответствующие разр дные чейки готовы к формированию управл ющих сигналов суммировани и чтени в процессе работы устройства.

5 Основна задача блока 5 заключает7 с в выделении дес тичного разр да множител , в котором информаци равна нулю в данный такт работы устройства. При этом просмотр разр дов выгголн ет0

с , начина с младшего разр да множител , т.е. с младшего счетчика 6. Если сигнал нулевого содержимого поступает , например, с выхода первого счетчика 6, то при наличии сигнала опроса на выходе элемента И 41, на который поступают сигналы со входа 31 блока 5 и выхода 15 блока 9 управлени , по вл етс единичный сигнал на выходе элемента И 35 первой разр дной чейки блока 5, который поступает на элемент ИЛИ 43. Единичный сигнал с выхода элемента ИЛИ 43 поступает чере выход 13 блока 5 на вход управлени считыванием первого сумматора 2 блока 1. Одновременно с этим происходит по вление нулевого сигнала на выходе элемента И 36, который поступает на вход элемента ИЛИ 42. С выхода эле- мента ИЛИ 42 сигнал через выход 12 блока 5 поступает на вход управлени суммированием первого сумматора 2. Во всех остальных разр дных чейках к блока 5 в св зи с тем, что отсутствуют сигналы нулевого содержимого в соответствующих счетчиках 6г-6к, по вл етс единичный сигнал на выходе элемента И 36 и отсутствует сигнал на выходе элемента И 35. Таким образом, сигналы на выходах 12 и 13 блока 5 вызывают считывание информации из первого сумматора 2 блока 1 и запись ее в соответствующие разр ды сумматора 4 и одновременно суммирование содержимого всех остальных сумматоров 2g-2 к блока 1 с содержимым регистра 3. Элемент 34 задержки во всех разр дных чейках 32,,-32K служит дл того, чтобы преп тствовать прохождению единичного сигнала с выхода элемента И 35 н R-вход RS-триг- гера 33 во врем считывани информации из соответствующего сумматора 2 блока 1. Возможен случай, когда одно- временно в двух или более разр дных чейках 32,,-32 блока 5 по вились сигналы нулевого содержимого, например , в разр дной чейке 32 и 322. В этом случае по вление единичного сигнала на выходе элемента И 35 первой разр дной чейки 32 совпадает с блокировкой, котора через элемент 2И-ИЛИ 40 запрещает срабатывание элементов И 35 всех следующих разр дных чеек 322-32. Таким образом, считывание в каждом такте работы устройства выполн етс только из одного соответствующего первого сумматора 2

0 п с

5

0

5

блока 1. Одновременно с этим во вто-/ рой разр дной чейке 32 отсутствует единичный сигнал как на выходе эле- мент.1 И 35, вызывающий считывание из второго сумматора 2 блока 1, так и на выходе элемента И 36, вызывающий суммирование содержимого второго сумматора 2 блока 1 с содержимым регистра 3, поскольку необходимое кратное в данном втором сумматоре 2 к этому моменту сформировано.

Блокировка сигнала на выходе эл#- мента И .35 в разр дных чейках 322- 32 к снимаетс в том случае, если в предыдущей младшей разр дной чейке в данный момент не формируетс сигнал завершени чтени , т.е. в ней отсутствует сигнал на соответствующем входе 11 блока 5 и RS-триггер 33 находитс в единичном состо нии, либо в общем случае, когда в некоторых из предыдутих младших разр дных чеек 32/( сигнал разрешени чтени к этому моменту уже был сформирован, т.е. в них присутствует сигнал нулевого содержимого на соответствующем входе 11 блока 5, но RS-триггер 33 находитс в нулевом состо нии.

Процесс считывани и накоплени соответствующих кратных множимого в сумматорах 2 4-2 к блока 1 выполн етс до тех пор, пока не по витс единичный сигнал на входе 21 блока 9 управлени , свидетельствующий о завершении формировани сигналов разрешени чтени во всех разр дных чейках блока 5.

Блок 46 анализа пор дков блока 5 при выполнении опзрации сложени работает следующим образом.

Пор дки слагаемых РА и РВ записываютс в регистры 47 и 48, поступа соответственно на входы 28 и 29 блока 5. С выходов регистра 48 через группу инверторов и с выходов регистра 47 информаци поступает на входы сумматора 50, который на выходе формирует разность пор дков |РА-РВ | и сигнал переноса Рп. Дешифратор 55 преобразует код |РА-РВ|, поступающий с выходов сумматора 50 в сигнал разрешени считывани информации из соответствующего сумматора 2, который поступает на управл ющие входы сумматоров 2,|-2к при наличии единичного сигнала на выходе элемента И 52, т.е. при единичном сигнале на входе 31 Jxnoica 5 и при сигнале У на выходе 30

блока 9 управлени . На выходе элемента И 53 формируетс единичный сигнал, который разрешает запись информации в сумматтгн 2(-2« блока 1 в момент прихода сигнала У2 с выхода 15 блока 9 управлени .

Коммутатор 8 (фиг.З) работает сле- дукшим образом.

При условии, что -О, коммутатор 8 через мультиплексор -Ъ разрешает запись информации из регистра 3 в сумматоры 2t-2k блока I и через мультиплексор 57 из регистра 7 в сумматор 4. При выполнении услови коммутатор 8 через мультиплексор 56 разрешает запись информации из регистра 7 в сумматоры 2 ц-2% блока 1 и через мультиплексор 57 из регистра 3 в сумма/ор 4. При выполнении операции умножени вгргда выголп еро условие Р (}, которое вызывает соответствующие действи коммутатора 8.

Алгоритм сложени дес тичных чисел с плавающей зап той () (фиг.4), реализуемый предлагаемым устройством,, состоит в следующем,

Выполн етс считывание информации из регистров 3 и 7 и запись их в группу сумматоров к 1, сумматор 4 в соответствии с условием, определ емым Р, по управл ющему сигналу УЈ.

Выполн етс суммирование содержимого соответствующего сумматора 2 блока 1, определ емого блокЪм 5, с содержимым сумматора 4 по управл ющем сигналу У4 .Операци сложени завершена.

Предлагаемое устройство также реализует следующий алгоритм,умножени дес тичных чисел ().

1.Устанавливаетс в начальное состо ние блок 5,-т.е. RS-триггера 33 всех его разр дных чеек ,, устанавливаютс в единичное состо ние по управл ющему сигналу У,,.

2. Выполн етс считывание информации из регистра 3 и суммирование ее с содержимым определенней сумматоров блока 1, определ емых блоком 5, и считывание информации из соответствующего сумматора 2 блока 1, также определ емого блоком 5, в сумматор 4 по управл ющему сигналу У„.

3. Провер етс условие нулевого содержимого счетчиков . Если отсутствует сигнал нулевого содержимого счетчиков 6(-6 к (), то умень

8708Ю

шаетс н единицу содержимое счетчиков Ь(-6К и выполн етс переход к п.2.

4. Если присутствует сигнал нулевого содержимого счетчиков (х.1), то провер етс условие завершени операции умножени . Если отсутствует сигнал завершени операции (), то выполн етс п.2, иначе п.5.

10

5. Операци умножени завершена. В таблице приведен набор управл ющих и логических сигналов, необходи- мых дл реализации алгоритмов работы устройства (фиг.4).

Формула, из об ре те ни

20

5

0

Арифметическое устройство, содер- жащее регистр первого операнда, сумматор , К счетчиков, блок накоплени кратных множимого, содержащий К (К - разр дность операндов) сумматоров, блок управлени , блок определени очередности цифр, содержащий два элемента И и К разр дных чеек, кажда из которых содержит триггер, три элемента И, элемент ИЛИ, элемент НЕ, элемент задержки, кроме того, кажда разр дна чейка, кроме последней, содержит элемент И-ИЛИ, выход i-ro сумматора (,...,К) блока накоплени кратных множимого со сдвигом на i разр дов в сторону старших разр дов соединен с входами сумматора устрой- ства, первый и второй выходы блока определени очередности цифр соединены с входами управлени накоплением и чтением сумматоров блока накоплени кратных множимого, информационный вход блока определени очередности цифр поразр дно соединен с выходами признака равенства нулю К счетчиков, 5 информационные входы регистра первого операнда и информационные входы К счетчиков поразр дно соединены с шинами первого и второго операндов устройства , вход управлени считыванием 0 блока определени очередности цифр соединен с выходом управлени считыванием блока управлени и входом управлени считыванием регистра первого операнда, выход сумматора соединен 5 с шиной результата устройства, вычи-, тающие входы К счетчиков подключены к выходу управлени уменьшением значений разр дов множител блока управлени , информационные входы суммато5

0

1115

ров блока накоплени кратных множимого соединены с информационным входом блока накоплени кратных множимого, первые входы первых элементов И разр дных чеек блока определени очередности цифр поразр дно соединены с информационным входом блока определени очередности ЦИФР, з. вторые входы - с установочным входом блока определени очередности цифр, который подключен к установочному выходу блока управлени , в каждой разр дной чейке блока определени очередности цифр выход первого элемента И через элемент НЕ подключен к S-входу триггера , которого соединен с выходом первого элемента ИЛИ, первый вход которого соединен с выходом первого элемента И, первый вход которого соединен с первым входом второго элемента И и с первым входом (инверсным) третьего элемента И, а во всех разр дных чейках, кроме последней, соеди

708

5

0

12

элементов И вл ютс третьим и четвертым выходами блока определени очередности цифр, которые подключены к входам завершени формировани кратных и завершени формировани сигналов разрешени считывани блока управлени , отличающеес тем, что, с целью расширени функциональных возможностей устройства за счет выполнени операции сложени чисел с плавающей зап той, в устройство введены регистр второго операнда, и коммутатор, в блок определени очередности цифр введен узел обработки пор дков слагаемых, содержащий регистр пор дка первого слагаемого, регистр пор дка второго слагаемого, группу элементов НЕ, сумматор, дешифратор , группу элементов И, первый, второй, третий и четвертый элементы И, в каждую разр дною чейку блока определени очередкссти цифр введены второй и третий элекенты ИЛИ. при

нен также с первым входом первой груп-25 этом выход регистра первого операнда

пы входов элемента И-ИЛИ и первым входом (инверсным) второй группы входов элемента И-ИЛИ, второй вход третьего элемента И соединен с вторым входом второго элемента И и входом управлени считыванием блока определени очередности цифр, в каждой разр дной чейке блока определени очередности цифр пр мой выход триггера соединен с третьим входом второго элемента И, а во всех разр дных чейках, кроме последней, соединен также с вторым входом второй группы входов элемента И-ИЛИ, второй вход первой группы входов элемента И-ИЛИ каждой разр дной чейки, кроме последней, соединен с инверсным выходом триггера, четвертый вход второго элемента И подключен к выходу элемента И-ИЛИ предыдущей разр дной чейки блока определени очередности цифр, а во всех разр дных чейках, кроме последней, соединен также с третьими входами первой и второй групп входов элемента И-ИЛИ, выход второго элемента И через элемент задержки подключен к второму входу первого элемента ИЛИ, входы первого элемента И блока определени очередности цифр соединены с первыми входами первых элементов И разр дных чеек, инверсные выходы триггеров которых соединены с входами второго элемента И блока определени очередности цифр, выходы первого и второго

0

соединен с первым информационным входом коммутатора, вход управлени считыванием регистра первого операнда соединен с входом управлени считыванием регистра второго операнда, информационный вход которого соединен с шиной второго операнда, информационный выход регистра второго операнда соединен с вторым информационным входом коммутатора, первый информацион- 5 ный выход которого соединен с соответствующим входом сумматора, второй информационный выход коммутатора соединен с информационным входом блока накоплени кратных множимого, шина пор дка первого операнда соединена с информационным входом регистра пор дка первого операнда, выход которого пор зр дно соединен с первым входом сумматора узла обработки пор дков , шина пор дка второго операнда соединена с информационным входом регистра пор дка второго операнда, выход которого поразр дно через группу элементов НЕ соединен с вторым входом сумматора узла обработки пор дков , выход суммы которого соединен с входом дешифратора узла, выход которого поразр дно соединен с первым входом элементов И группы, выход которого поразр дно соединен с первым входом второго элемента ИЛИ каждой разр дной чейки блока определени очередности цифр, первый (инверсный)

5

0

5

вход первого элемента И узла, первый вход второго, третьего, четвертого элемента И узла соединены с шиной кода операции -устройства, второй вход первого и четвертого элемента И узла соединен с входом управлени считыванием блока определени очередности цифр, выход переноса сумматора узла соединен с вторым входом второго элемента И узла, выход которого соединен с управл ющим входом коммутатора устройства , управл ющий вход узла обработки пор дков соединен с управл ющим выходом блока управлени и с вторым входом третьего элемента И узла, выход которого соединен с вторым входом элементов И группы, выход четвертого элемента И узла соединен с вторыми входами третьих элементов ИЛИ разр д-

16 У-j Управл ющий сигнал

Управл ющий сигнал

Сигнал завершени формировани кратных в блоке 1

Сигнал завершени операции умножени

Код операции

(КОП)

0

5

ных чеек блока определени очередности цифр, выход первого элемента И узла соединен с вторым входом третьего элемента И каждой разр дной чейки блока определени очередности цифр, в каждой разр дной чейке выход второго и третьего элемента И соединен с первым входом соответственно второго и третьего элементов ИЛИ, выходы вторых элементов ИЛИ разр дных чеек блока определени очередности цифр поразр дно соединены с вторым выходом блока определени очередности, цифр, выходы третьих элементов ИЛИ разр дных чеек блока определени очередности цифр поразр дно соединены с первым выходом блока определени очередности цифр.

информации из регистров 3 и 7 и синхронизирует работу блока 5. Разрешает уменьшение на единицу содержимого счетчиков . Синхронизирует работу блока 5.

При - разрешение формировани кратных множимого в блоке 1. При х 1 - завершение выполнени операции умножени .

При - инициируетс выполнение операции умножени , при х 1 - операции сложени .

и и

25 21}

( На vaАО 3

С Конец j

Фиа.Ь

Составитель Ю.Варакин Редактор И.Сегл ник Техред м.Дидык Корректор Т.Палий

Заказ 1917

Тираж 567

ВНИИПИ Государственного комитета по изобретени м и открыти м при ГКНТ СССР 113035, Москва, Ж-35, Раушска наб., д. 4/5

Производственно-издательский комбинат Патент, г. Ужгород, ул. Гагарина, 101

П 26

Подписное

Claims

Формула- изобретения разрядов устройблока соединеАрифметическое устройство, содержащее регистр первого операнда, сумматор, К счетчиков, блок накопления кратных множимого, содержащий К (К разрядность операндов) сумматоров, блок управления, блок определения очередности цифр, содержащий два элемента И и К разрядных ячеек, каждая из которых содержит триггер, три элемента И, элемент ИЛИ, элемент НЕ, элемент задержки, кроме того, каждая разрядная ячейка, кроме последней, содержит элемент И-ИЛИ, выход i-ro сумматора (ί=Ί,,..,Κ) блока накопления кратных множимого со сдвигом на ’ i разрядов в сторону старших соединен с входами сумматора ства, первый и второй выходы определения очередности цифр ны с входами управления накоплением и чтением сумматоров блока накопления кратных множимого, информационный вход блока определения очередности цифр поразрядно соединен с выходами признака равенства нулю К счетчиков, информационные входы регистра первого операнда и информационные входы К счетчиков поразрядно соединены с шинами первого и второго операндов устройства, вход управления считыванием блока определения очередности цифр соединен с выходом управления считыванием блока управления и входом управления считыванием регистра первого операнда, выход сумматора соединен с шиной результата устройства, вычитающие входы К счетчиков подключены к выходу управления уменьшением значений разрядов множителя блока управления, информационные входы суммато—

1 1

15787U8 ров блока накопления кратных множимого соединены с информационным входом блока накопления кратных множимого, первые входы первых элементов И разрядных ячеек блока определения очередности цифр поразрядно соединены с информационным входом блока определения очередности цифр, а вторые входы - с установочным входом блока определения очередности цифр, который подключен к установочному выходу блока управления, в каждой разрядной ячейке блока определения очередности цифр выход первого элемента И через элемент НЕ подключен к S-входу триггера, R-вход которого соединен с выходом первого элемента ИЛИ, первый вход которого соединен с выходом первого элемента И, первый вход которого соединен с первым входом второго элемента И и с первым входом (инверсным) третьего элемента И, а во вс&х разрядных ячейках, кроме последней, соединен также с первым входом первой группы входов элемента И-ИЛИ и первым входом (инверсным) второй группы входов- элемента И-ИПИ, второй вход третьего элемента И соединен с вторым входом второго элемента И и входом .управления считыванием блока определения очередности цифр, в каждой разрядной ячейке блока определения очередности цифр прямой выход триггера соединен с третьим входом второго элемента И, а во всех разрядных ячейках, кроме последней, соединен также с вторым входом второй группы входов элемента И-ИЛИ, второй вход первой группы входов элемента И-ИЛИ каждой разрядной ячейки, кроме последней, соединен с инверсным выходом триггера, четвертый вход второго элемента И подключен к выходу элемента И-ИЛИ предыдущей разрядной ячейки блока определения очередности цифр, а во всех разрядных ячейках, кроме последней, соединен также с третьими входами первой и второй групп входов элемента И-ИЛИ, выход второго элемента И через элемент задержки подключен к второму входу первого элемента ИЛИ, входы первого элемента И блока определения очередности цифр соединены с первыми входами первых элементов И разрядных ячеек, инверсные выходы триггеров которых соединены с входами второго элемента И блока определения очередности цифр, выходы первого и второго элементов И являются третьим и четвертым выходами блока определения очередности цифр, которые подключены к входам завершения формирования кратных

5 и завершения формирования сигналов разрешения считывания блока управления, отличающееся тем, что, с целью расширения функционально ных возможностей устройства за счет выполнения операции сложения чисел с плавающей запятой, в устройство введены регистр второго операнда, . и коммутатор, в блок определения очеэд редности цифр введен узел, обработки порядков слагаемых, содержащий регистр порядка первого слагаемого, регистр порядка второго слагаемого, группу элементов НЕ, сумматор, дешиф20 Ратор, группу элементов И, первый, второй, третий и четвертый элементы И, в каждую разрядную ячейку блока определения очередности цифр введены второй и третий элементы ИЛИ, при ' 25 этом выход регистра первого операнда соединен с первым информационным входом коммутатора, вход управления считыванием регистра первого операнда соединен с входом управления считывало нием регистра второго операнда, информационный вход которого соединен с шиной второго операнда, информационный выход регистра второго операнда соединен с вторым информационным входом коммутатора, первый информацион35 ный выход которого соединен с соответствующим входом сумматора, второй информационный выход коммутатора соединен с информационным входом блока накопления кратных множимого, шина порядка первого операнда соединена . с информационным входом регистра порядка первого’ операнда, выход которого порязрядно соединен с первым входом сумматора узла обработки поряд-. ков, шина порядка второго операнда соединена с информационным входом регистра порядка второго операнда, выход которого поразрядно через группу элементов НЕ соединен с вторым еходом сумматора узла обработки порядков, выход суммы которого соединен с входом дешифратора узла, выход которого поразрядно соединен с первым входом элементов И группы, выход которого поразрядно соединен с первым входом второго элемента ИЛИ каждой разрядной ячейки блока определения очередности цифр, первый (инверсный)

1573708 вход первого элемента И узла, первый ’ вход второго, третьего, четвертого элемента И узла соединены с шиной кода операции устройства, второй вход первого и четвертого элемента И узла соединен с входом управления считыванием блока определения очередности цифр, выход переноса сумматора узла соединен с вторым входом второго эле- эд мента И узла, , выход которого соединен с управляющим входом коммутатора устройства, управляющий вход узла обработки порядков соединен с управляющим выходом блока управления и с вторым входом третьего элемента И узла, выход которого соединен с вторым входом элементов И группы, выход четвертого элемента И узла соединен с вторыми входами третьих элементов ИЛИ разряд- 20 ных ячеек блока определения очередности цифр, выход первого элемента И узла соединен с вторым входом третьего элемента И каждой разрядной ячейки блока определения очередности цифр, в каждой разрядной ячейке выход второго и третьего элемента И соединен с первым.входом соответственно второго и третьего элементов ИЛИ, выходы вторых элементов ИЛИ разрядных ячеек блока определения очередности цифр поразрядно соединены с вторым выходом блока определения очередности цифр, выходы третьих элементов ИЛИ разрядных ячеек блока определения очередности цифр поразрядно соединены с первым выходом блока определения очередности цифр.

Номер Обозна- Название сигнала Примечание связи чение связи . —__________

23 'В Установочный сигнал Устанавливает блок 5 в начальное состояние. 15 Управляющий сигнал Разрешает считывание информации из регистров 3 и 7 и синхронизирует работу блока 5. 16 Управляющий сигнал Разрешает уменьшение на единицу содержимого счетчиков 6^-6^. 30 Управляющий сигнал Синхронизирует работу блока 5. 10 ^х< Сигнал завершения При х,(=0 - разрешение формирования крат- формирования кратных ных в блоке 1 множимого в блоке 1. 21 ’ ^хг Сигнал завершения При Xg⁼1 ^_ .завершение операции умножения выполнения операции умножения. 31 х₃ Код операции При х^=0 - инициируется (КОП) выполнение операции

умножения, при х =1 операции сложения.

Фие.2

25 2tf

Составитель Ю.Варакин Редактор И.Сегляник Техред М.Дидык Корректор Т.Палий · Заказ 1917 Тираж 567 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР 113035, Москва, Ж-35, Раушская наб., д. 4/5 __

Производственно-издательский комбинат ’’Патент, г. Ужгород, ул. Гагарина, 101