KR100377958B1 - 성능 개선 및 전력 소모를 줄인 곱셈기 - Google Patents

Abstract

본 발명은 별도의 딜레이 소자를 사용하지 않고 합신호 및 캐리출력신호의 출력딜레이를 맞출수 있도록 전가산기 셀을 어레이하여 불필요한 천이로 인한 전력 소모를 줄이고, 연산 속도도 개선할 수 있는 곱셈기를 제공하기 위한 것으로, 이를 위해 본 발명은 다수의 전가산기들로 어레이된 곱셈기에 있어서, 임의의 열 라인 N, 행 라인 M에 위치한 상기 전가산기는, 행 라인 M-2의 열라인 N에 위치한 상기 전가산기로부터 출력되는 합신호를 입력받고, 행 라인 M-1의 열라인 N-1에 위치한 상기 전가산기로부터 출력되는 캐리신호를 입력받아 가산 동작한 후, 가산된 결과의 합신호는 행 라인 M+2의 열라인 N에 위치한 상기 전가산기로 출력하고, 가산된 결과의 캐리신호는 행 라인 M+1의 열라인 N+1에 위치한 상기 전가산기로 출력하는 경로로 이루어진다.

Description

성능 개선 및 전력 소모를 줄인 곱셈기{MULTIPLIER FOR IMPROVING PERFORMANCE AND REDUCING POWER CONSUMPTION}

본 발명은 연산 장치에 관한 것으로, 특히 스퓨리어스 천이(spurioustransition)로 인한 전력 소모를 줄여 성능을 개선한 곱셈기에 관한 것이다.

곱셈기(multiplier)는 프로세서(processor)의 처리 속도가 증가하고 멀티미디어(multimedia) 데이터 처리에 관한 사용자의 요구가 늘어남에 따라 디지털 신호 처리 프로세서(Digital Signal Processor), 고성능 마이크로프로세서(microprocessor) 및 마이크로컨트롤러(microcontroller) 등에 다양하게 사용되어지고 있다. 따라서, 처리하고자하는 데이터의 비트(bit) 수가 증가하고, 다양한 알고리듬(algorithm)의 처리에 있어 빠른 속도의 곱셈 동작은 시스템의 전체 성능에 중요한 지표가 되고 있다.

이러한 곱셈기는 전가산기의 규칙적인 배열로 이루어진 어레이 구조로 많이 설계된다. 그러나, 이러한 어레이 구조의 곱셈기는 스퓨리어스 천이로 인한 전력 소모가 큰 문제가 있다. 이는 각각의 신호들이 흐르는 경로의 딜레이가 서로 다름으로 인하여 최종값이 결정되기까지 내부 노드에서 여러번의 천이가 일어나기 때문이며, 이러한 여러번의 천이가 불필요한 전력소모를 유발하게 된다.

도 1 및 도 2를 참조하여, 종래의 어레이 곱셈기에 대해 좀 더 구체적으로 살펴본다.

도 1은 일반적인 전가산기의 내부 회로도이고, 도 2는 종래의 어레이 곱셈기를 설명하기 위하여 상기 도 1의 전가산기가 단위셀들로 어레이된 5 ×5 어레이 곱셈기를 간략히 도시한 도면으로서, 상기 도 2에서의 블록은 전가산기를 나타낸다.

도 1의 전가산기 회로는 가산하고자 입력되는 2개의 입력신호(A, B)를 입력받아 배타적논리합하는 배타적논리합게이트(10)와, 상기 배타적논리합게이트(10)의출력신호와 캐리입력신호(Cin)를 배타적논리합하여 합신호(Sout)를 출력하는 배타적논리합게이트(12)와, 상기 배타적논리합게이트(10)의 출력신호에 응답하여 입력신호(B) 또는 캐리입력신호(Cin)를 선택하여 캐리출력신호(Cout)로 출력하는 멀티플렉서(14)로 이루어진다.

상기한 바와 같이 구성된 도 1의 전가산기 회로에서 합신호(Sout)를 출력하는 경로와 캐리출력신호(Cout)를 출력하는 경로 사이에 딜레이차가 존재하는 것을 알 수 있다. 즉, 캐리출력신호(Cout)는 캐리발생경로(멀티플렉서(14))를 따라 먼저 발생되고, 합신호(Sout)는 합발생경로(2개의 배타적논리합게이트(10, 12))를 따라 캐리출력신호(Cout)가 발생된 이후에 출력된다. 이에 따라, 도착지점(출력단)에서는 천이가 두번이상 일어나 불필요한 전력을 소모하게 되며, 연산 속도의 측면에서도 성능이 떨어지게 된다.

이러한 전가산기 회로가 다수개 어레이되어 구성된 도 2의 종래의 어레이 곱셈기를 살펴보면, 캐리신호는 도면에 도시된 점선과 같이 사선으로 흐르고, 합신호는 실선과 같이 직각으로 흐름을 알 수 있다. 여기서, 합신호(Sout)의 출력까지 걸리는 딜레이를 ta라 가정하면, 캐리출력신호(Cout)와 합신호(Sout)는 m행에서 m+1행으로 한 행씩 이동하기 때문에 5행까지 도착하는 데에는 5ta의 시간이 소요된다. 따라서, n비트 어레이 곱셈기의 경우 n ×ta의 딜레이가 소요된다.

본 발명은 상기 문제점을 해결하기 위하여 안출된 것으로써, 별도의 딜레이소자를 사용하지 않고 합신호 및 캐리출력신호의 출력딜레이를 맞출수 있도록 전가산기 셀을 어레이하여 불필요한 천이로 인한 전력 소모를 줄이고, 연산 속도도 개선할 수 있는 곱셈기를 제공하는데 그 목적이 있다.

도 1은 일반적인 전가산기의 내부 회로도.

도 2는 종래의 어레이 곱셈기를 설명하기 위하여 상기 도 1의 전가산기가 단위셀들로 어레이된 5 ×5 어레이 곱셈기를 간략히 도시한 도면.

도 3은 본 발명의 일실시예에 따른 5 ×5 어레이 곱셈기를 간략히 도시한 도면.

* 도면의 주요 부분에 대한 설명

10, 12 : 배타적논리합게이트

14 : 멀티플렉서

상기 목적을 달성하기 위한 본 발명은, 다수의 전가산기들로 어레이된 곱셈기에 있어서, 임의의 열 라인 N, 행 라인 M에 위치한 상기 전가산기는, 행 라인 M-2의 열라인 N에 위치한 상기 전가산기로부터 출력되는 합신호를 입력받고, 행 라인 M-1의 열라인 N-1에 위치한 상기 전가산기로부터 출력되는 캐리신호를 입력받아 가산 동작한 후, 가산된 결과의 합신호는 행 라인 M+2의 열라인 N에 위치한 상기 전가산기로 출력하고, 가산된 결과의 캐리신호는 행 라인 M+1의 열라인 N+1에 위치한 상기 전가산기로 출력하는 경로로 이루어진다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

먼저, 본 발명은 어레이되는 전가산기의 캐리출력신호의 출력딜레이가 합신호의 출력딜레이의 1/2이라 가정한다.전술한 전가산기는 통상적인 전가산기로 도1에 개시된 전가산기를 이용하는데, 가산하고자 입력되는 제1 및 제2 입력신호(A,B)를 입력받아 배타적논리합하는 제1 배타적논리합 게이트(10)와, 제1 배타적논리합 게이트(10)의 출력신호와 캐리신호(Cin)를 입력받아 배타적논리합하여 상기 가산된 결과의 합신호를 출력하는 제2 배타적논리합 게이트(12)와, 제1 배타적논리합 게이트(10)의 출력신호에 응답하여 제2 입력신호(B) 또는 캐리신호(Cin)를 선택하여 가산된 결과의 캐리신호(Cout)로 출력하는 선택부(14)로 구성된다.여기서 전술한 전가산기에서 합신호(Sout)의 출력까지 걸리는 딜레이가 ta일 때, 캐리출력신호의 출력까지 걸리는 딜레이는 ta/2가 되도록 전가산기를 설계하는 것이다.이러한 가정 하에서 본 발명의 곱셈기는 2번의 캐리신호를 발생할 때 1번의 합신호를 발생할 수 있도록 구성되어 전체적인 딜레이를 맞추고, 동시에 연산 딜레이를 절반으로 줄인다.

도 3은 본 발명의 일실시예에 따른 5 ×5 어레이 곱셈기를 간략히 도시한 도면으로서, 상기 도 3에서의 블록은 전가산기를 나타낸다.

먼저, 캐리발생경로를 생각해 보면, 앞서 가정한 바와 같이 하나의 전가산기를 통해 캐리입력신호(Cin)로부터 캐리출력신호(Cout)가 발생되기까지 ta/2가 소요되어, 캐리발생을 위한 딜레이가 5 ×5 어레이 곱셈기에서 총 2.5ta가 소요된다. 이러한 캐리발생은 종래와 동일하게 이루어진다.

다음으로, 13번 전가산기 셀을 포함하고 있는 열의 합발생경로를 통해 소요되는 딜레이를 일예로 들어 살펴본다. 일단 완전한 곱셈 연산을 위해서는 13번 전가산기 셀을 포함하고 있는 열에 대한 합신호는 21번 전가산기 셀의 합발생경로를 포함하여 모두 수행되어야하므로, 해당 열의 중간에서 일어나는 합신호발생을 위한 덧셈의 순서는 바뀌어져도 관계없다.

구체적으로 설명하자면, 13번 전가산기의 입력단으로 들어오는 신호의 흐름은 1번 내지 5번 전가산기의 출력 신호 흐름과 동시에 일어난다. 그러나, 13번 전가산기 셀과 동일한 열에 속하는 전가산기 셀은 5번 전가산기 셀뿐이므로 5번 전가산기 셀의 출력만이 13번 전가산기 셀의 입력으로 들어간다. 즉, 도 3에서 신호 x와 m이 동시에 각각 5번 전가산기 셀과 3번 전가산기 셀로 입력된다고 할 때, 5번 전가산기 셀로부터 출력되는 합신호는 바로 다음 행의 9번 전가산기 셀을 생략하고 13번 전가산기 셀의 입력 y로 들어가고, 3번 전가산기 셀의 캐리 출력은 바로 다음 행의 8번 전가산기 셀을 거쳐 13번 전가산기 셀의 입력캐리 n으로 들어간다. 이때,점선을 따라온 신호 y와 실선을 따라온 신호 n은 동시에, 즉 ta만큼의 시간만을 소요한 채 13번 전가산기 셀에 도달하게 된다.

이와 동일한 방식으로 13번 전가산기 셀의 합신호가 21번 전가산기 셀의 입력으로 인가되는 시간과 21번 전가산기 셀의 다른 하나의 입력, 즉 캐리입력이 11번, 16번 전가산기 셀을 거쳐 도달하는 시간이 같게 된다.

결국 완전한 곱셈이 이루어지는 21번 전가산기 셀까지의 덧셈 시간은 2.5ta로, 도 2에 도시된 종래의 어레이 곱셈기에서 소요되는 5ta에 비해 딜레이가 절반으로 줄어든다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

상기와 같이 이루어지는 본 발명은, 상대적으로 긴 딜레이를 갖는 합 연산을 1번 생략하고, 2번의 캐리 연산과 같은 딜레이를 갖도록 어레이를 구성함으로써 합신호발생과 캐리신호발생의 딜레이차로 인한 불필요한 천이를 제거하여 전력 소모를 줄이고, 동시에 연산 속도를 개선할 수 있다.

Claims (3)

1. 다수의 전가산기들로 어레이된 곱셈기에 있어서,

   임의의 열 라인 N, 행 라인 M에 위치한 상기 전가산기는,

   행 라인 M-2의 열라인 N에 위치한 상기 전가산기로부터 출력되는 합신호를 입력받고, 행 라인 M-1의 열라인 N-1에 위치한 상기 전가산기로부터 출력되는 캐리신호를 입력받아 가산 동작한 후, 가산된 결과의 합신호는 행 라인 M+2의 열라인 N에 위치한 상기 전가산기로 출력하고, 가산된 결과의 캐리신호는 행 라인 M+1의 열라인 N+1에 위치한 상기 전가산기로 출력하는 경로로 이루어지는 것을 특징으로 하는 곱셈기.
2. 삭제
3. 제 1 항에 있어서,

   상기 다수의 전가산기는 각각,

   가산하고자 입력되는 제1 및 제2 입력신호를 입력받아 배타적논리합하는 제1 배타적논리합수단;

   상기 제1 배타적논리합수단의 출력신호와 상기 캐리신호를 입력받아 배타적논리합하여 상기 가산된 결과의 합신호를 출력하는 제2 배타적논리합수단; 및

   상기 제1 배타적논리합수단의 출력신호에 응답하여 상기 제2 입력신호 또는 상기 캐리신호를 선택하여 상기 가산된 결과의 캐리신호로 출력하는 선택 수단를 구비하여,

   상기 가산된 결과의 캐리신호를 출력하기 위한 출력딜레이가 상기 제1 및 제2 배타적논리수단이 가지는 출력딜레이의 1/2이 되도록 구성되는 것을 특징으로 하는 곱셈기.