SU1612296A1

SU1612296A1 - Устройство дл формировани остатка по произвольному модулю от числа

Info

Publication number: SU1612296A1
Application number: SU894651564A
Authority: SU
Inventors: Виктор Иосифович Язневич
Original assignee: Предприятие П/Я В-2129
Priority date: 1989-02-15
Filing date: 1989-02-15
Publication date: 1990-12-07

Abstract

Изобретение относитс к вычислительной технике и может быть использовано в специализированных цифровых вычислительных устройствах, а также в устройствах контрол выполнени операций умножени и делени , в сигнатурных анализаторах. Целью изобретени вл етс расширение функциональных возможностей за счет обеспечени получени результатов делени двоичных чисел и полиномов. Дл достижени цели в устройство, содержащее регистр 1 делимого, регистр 2 делител , первую и вторую схемы сравнени 6-6, вычитатель 7, триггер 11 и три элемента И 13-15, дополнительно введены регистр 3 частного, регистр 4 сдвига, сумматор 8 по модулю два, два коммутатора 9-10, элемент или 17, элемент И 16 и триггер 12 задани режима работы устройства. В зависимости от состо ни триггера режима устройство осуществл ет деление двоичных чисел или двоичных полиномов. Частное формируетс в регистре частного, остаток от делени - в регистре делимого. 1 ил.

Description

Изобретение относится к вычислительной технике и может быть использовано в сИециализированных вычислительных машинах, в устройствах контроля правильности выполнения операций умножения и деления, в сигнатурных анализаторах.

Целью изобретения является расширение функциональных возможностей за счет офеспечения получения деления двоичных чйсел и полиномов.

На чертеже представлена структурная схема устройства.

Устройство содержит регистр 1 делимого, регистр 2 делителя, регистр 3 частного, регистр 4 сдвига, первую 5 и вторую 6 схемы сравнения, вычитатель 7, сумматор 8 по модулю два, первый 9 и второй 10 коммутатору, триггер 11, триггер 12 режима, первый 13, второй 14, третий 15 и четвертый 16 элементы элемент ИЛ И 17, вход 18 установки режи!Э работы устройства, вход 19 делимого, вход 20 делителя, вход 21 запуска, тактовый вход 22 устройства, выход 23 окончания работы устройства, выход 24 частного и выход 2$ остатка устройства.

В устройстве при делении полиномов используется их представление в виде двоичного числа (последовательности двоичных цифр, задающие коэффициент при слагаемых полинома). Например, для деления полинома X⁵ + X + 1 на полином X³ + X в качестве делимого задается двоичное числр 100011, в качестве делителя 1010. При э1ом вычисление полинома остатка С от деления полинома-делителя А на полином делитель В основывается на рекуррентной формуле

Ci+i = с, о в · 21'°д2С|/в) (1) где®- суммирование по модулю два.

При делении двоичных чисел вычисление остатка С от деления делимого А на делитель В основывается на рекуррентной формуле

Ci+1 = Ci - В · 2 (^lo<32^c<^/BJ (2)

В обоих случаях вычисление частного D отделения А на В основывается на рекуррентной формуле

Di+i = Di + 2 [^|од2С|/в] где 1 = 0, 1,2.....η - 1;

Со ⁼ А;

D_o = 0;

η выбирается таким, что Сп < В < C_n-i;

(3)

С = Cn:

D = D_n.

Устройство работает следующим образом.

С входа 18 в триггер 12 записывается состояние, задающее режим работы устройства: 0 - для деления двоичных чисел, 1 - для деления двоичных полиномов. С входа 19 в регистр 1 делимого записывается число А. По сигналу с входа 21 запуска осуществляется сброс триггера 11 в нулевое состояние, запись числа В с входа 20 устройства в регистр 2 делителя, сброс регистра 3 частного в нулевое состояние, установка в единичное состояние младшего разряда и в нулевое состояние остальных разрядов регистра 4 сдвига. После этого тактовые сигналы с входа 22 через элемент И 13 поступают на входы регистров 2 и 4 и осуществляют сдвиг влево их разрядов до тех пор, пока в крайнем слева (старшем) разряде регистра 2 не появится единичный уровень, который с выхода регистра 2 поступает на вход триггера 11 и осуществляет установку его в единичное состояние, которое запрещает поступление сигналов через элемент И 13 на вход сдвига влево регистров 2 и 4. Коммутаторы 9 и 10 работают так, что при делении полиномов (единичное состояние триггера 12) на их выходы передается информация с выхода сумматора 8 по модулю два, осуществляющего поразрядное суммирование поступающих на его информационные входы чисел, а при делении чисел на выход коммутатора 9 - информация с выхода вычитателя 7, а на выход коммутатора 10 информация с выхода регистра 2. При единичном состоянии триггера 11 и наличии сигнала на втором выходе схемы 5 сравнения, свидетельствующего о том, что значение с выхода регистра 1 больше или равно значению с входа 20 делителя, и сигнала на первом выходе схемы сравнения, свидетельствующего о том,что значение с выхода коммутатора 10 больше значения регистра 1, сигнал с тактового входа 22 через элемент И 14 поступает на входы регистров 2 и 4 и осуществляет сдвиги вправо их разрядов до тех пор, пока на втором выходе схемы 6 сравнения не появится сигнал, свидетельствующий о том, что значение с выхода коммутатора 10 меньше или равно значению регистра 1. Этотсигнал через элементы И 15 и ИЛИ 17 поступает на управляющий вход регистра 1 и осуществляет запись в регистр 1 информации, с выхода коммутатора 9 разность состояний регистров 1 и 2 при делении чисел (значение Ci - В · 2 [^,092Cj/b] или результат поразрядного суммирования по модулю два состояния регистров 1 и 2 при делении полиномов (значение Ci.®B· . 2 [^|о92С|/в].г]_о этому же сигналу с выхода элемента ИЛИ 17 осуществляется установка в единичное состояние разряда регистра 3, соответствующего установленному в единичное состояние разряду регистра 4, в то время как остальные разряды регистра 3 не изменяются (что соответствует добавлению к состоянию регистра 3 значения 2 [log2C|/B] у

Процесс сдвига регистров 2 и 4. сравнения на схемах 5 и 6 сравнения и при появлении сигнала на втором выходе схемы 6 сравнения записи новых значений в регистрах 1 и 3 продолжается до тех пор. пока на первом выходе схемы 5 сравнения не появится сигнал, свидетельствующий о том, что значение делителя с входа 20 больше значения с выхода регистра 1. Это означает, что в регистре 1 завершается формирование остатка, а в регистре 3 - частного от деления. При этом сигнал завершения формирования с выхода 23 при делении полиномов принимается с задержкой (не показана), величина которой должна быть равна суммарному времени прохождения сигналов через коммутатор 10, элементы И 15 и ИЛИ 17 и времени записи в регистр 1 (3). Это связано с тем, что при делении полиномов сигнал на первом выходе схемы 5 сравнения может появиться до завершения последнего этапа формирования частного и остатка, если степень полинома, содержащегося в регистре 1; равна степени полинома - делителя на входе 20 (например, если на последнем шаге необходимо разделить X² + 1 на X² + X + 1). Частное от деления поступает на выход 24, остаток - на выход 25 устройства.

Если для деления на входы 19 и 20 подаются коды чисел такие, что код делимого меньше кода делителя, то после поступления на вход 21 сигнала запуска с выхода схемы 5 сравнения на выход 23 поступает сигнал окончания работы устройства, на выход 24 - значение частного (нулевое состояние регистра 3) и на выход 25 - значение остатка, равного делимому. При этом при делении полиномов сигнал с выхода 23 принимается с задержкой, так как, если степень подаваемых на входы 19 и 20 кодов полиномов равны, сигнал с выхода схемы 6 сравнения через элементы И 16 и ИЛИ 17 поступает на управляющие входы регистров 1 и 3 и осуществляет запись в регистр 1 значение А + В и в регистр 3 единицу из регистра 4.

Claims

Формула изобретения

Устройство для формирования остатка по произвольному модулю от числа, содержащее регистры делимого и делителя, две схемы сравнения, вычитатель, триггер и три элемента И, причем вход делителя устройства соединен с информационным входом регистра делителя и пёрвым входом первой схемы сравнения, второй вход которой соединен с первым входом второй схемы сравнения, с входом уменьшаемого вычитателя, выходом остатка устройства и выходом регистра делимого, установочный вход которого соединен с входом делимого устройства, вход запуска устройства соединен с входом установки в 0 триггера и входом разрешения записи регистра делителя, выход которого соединен с входом вычитаемого вычитателя, тактовый вход устройства соединен с первыми входами первого и второго элементов И, выходы которых соединены с входами рдвига влево и вправо соответственно регистра делителя, выход старшего разряда которого соединен с входом установки в 1 триггера, инверсный выход которого соединен с вторым входом первого элемента И, выход Больше первой схемы сравнения соединен с выходом окончания работы устройства, выход Меньше или равно второй схемы сравнения соединен с первым входом третьего эле„мента И, второй вход которого соединен с прямым выходом триггера и вторым входом второго элемента И, третий и четвертый входы которого соединены с выходами Меньше или равно первой и Больше второй схем сравнения соответственно, отличающееся тем, что, с целью расширения функциональных возможностей устройства за счет обеспечения получения результатов деления двоичных чисел и полиномов, в него введены регистры сдвига и частного, сумма- ’ тор по модулю два, триггер режима, два коммутатора, четвертый элемент И и элемент ИЛИ, причем вход запуска устройства соединен с входами начальной установки регистров сдвига и частного, выходы первого и второго элементов И соединены с входами сдвига влево и вправо соответственно регистра сдвига, выход которого соединен с информационным входом регистра частного, выход которого соединен с выходом частного устройства, вход установки режима работы устройства соединен с входом триггера режима, выход которого соединен с первым входом четвертого элемента И и управляющими входами первого и второго коммутаторов, первые информационные входы которых соединены с выходом сумматора по модулю два, первый вход которого соединен с выходом регистра делимого, второй вход - с выходом регистра делителя и с вторым информационным входом второго коммутатора, выход которого соединен с

Ί вторым входом второй схемы сравнения, выход Меньше или равно которой соединен с вторым входом четвертого элемента И, третий вход которого соединен с выходом Больше первой схемы сравнения, инверс- 5 ный выход триггера соединен с четвертым 'входом четвертого элемента И, выход которого соединен с первым входом элемента

ИЛИ, второй вход которого соединен с выходом третьего элемента И, выход элемента ИЛИ соединен с входами разрешения записи регистра частного и регистра делимого, информационный вход которого соединен с выходом первого коммутатора, второй информационный вход которого соединен с выходом вычитателя.

Составитель Н.Маркелова Редактор Н.Рогулич Техред М.Моргентал Корректор О.Кравцова

Заказ 3831 Тираж 566 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., 4/5

Производственно-издательский комбинатЧТатент, г. Ужгород, ул.Гагарина, 101