JPH0832416A - 疑似ランダムパターン発生回路 - Google Patents
疑似ランダムパターン発生回路Info
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- JPH0832416A JPH0832416A JP6186279A JP18627994A JPH0832416A JP H0832416 A JPH0832416 A JP H0832416A JP 6186279 A JP6186279 A JP 6186279A JP 18627994 A JP18627994 A JP 18627994A JP H0832416 A JPH0832416 A JP H0832416A
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Abstract
(57)【要約】
【目的】 出力するＰＮ段数の種類が増えても回路規模
が拡大せず、高速動作ができる、疑似ランダムパターン
発生回路を提供する。 【構成】 データ入力を遅延出力する複数のＤＦＦ回路
１、出力がＤＦＦ回路１のデータ入力に入力される排他
的論理和演算回路２、ＤＦＦ回路１の出力を選択して排
他的論理和演算回路２への入力として出力するセレクト
回路３を備える。疑似ランダムパターンのＰＮ段数の切
り換えは、セレクト回路３の選択信号を切り換えること
により行う。各々のセレクト回路３の選択信号は異なる
ため、ＰＮ選択信号をデコードするデコード回路４を備
える。
が拡大せず、高速動作ができる、疑似ランダムパターン
発生回路を提供する。 【構成】 データ入力を遅延出力する複数のＤＦＦ回路
１、出力がＤＦＦ回路１のデータ入力に入力される排他
的論理和演算回路２、ＤＦＦ回路１の出力を選択して排
他的論理和演算回路２への入力として出力するセレクト
回路３を備える。疑似ランダムパターンのＰＮ段数の切
り換えは、セレクト回路３の選択信号を切り換えること
により行う。各々のセレクト回路３の選択信号は異なる
ため、ＰＮ選択信号をデコードするデコード回路４を備
える。
Description
【０００１】
【産業上の利用分野】この発明は、疑似ランダムパター
ン発生回路（以下、「ＰＮパターン発生回路」とい
う。）についてのものであり、特に、複数のＰＮ段数の
設定、並びに複数のＰＮ段数の多重用疑似ランダムパタ
ーン（以下、「多重用ＰＮパターン」という。）の出力
ができるＰＮパターン発生回路についてのものである。
ン発生回路（以下、「ＰＮパターン発生回路」とい
う。）についてのものであり、特に、複数のＰＮ段数の
設定、並びに複数のＰＮ段数の多重用疑似ランダムパタ
ーン（以下、「多重用ＰＮパターン」という。）の出力
ができるＰＮパターン発生回路についてのものである。
【０００２】
【従来の技術】次に、ＰＮパターン発生回路の従来例の
構成を図４に示す。この回路は、多重用のＰＮパターン
発生回路であり、Ｄ型フリップフロップ回路（以下、Ｄ
ＦＦ回路という。）１−１〜１−Ｍ、Ｎ：１セレクト回
路１０−１〜１０−Ｍ、多重用ＰＮパターン演算回路１
１−１〜１１−Ｎ等から構成される。なお、図４におい
て、５はＰＮ段数選択信号入力端子、６は多重用ＰＮパ
ターン信号出力端子、７はクロック入力端子である。
構成を図４に示す。この回路は、多重用のＰＮパターン
発生回路であり、Ｄ型フリップフロップ回路（以下、Ｄ
ＦＦ回路という。）１−１〜１−Ｍ、Ｎ：１セレクト回
路１０−１〜１０−Ｍ、多重用ＰＮパターン演算回路１
１−１〜１１−Ｎ等から構成される。なお、図４におい
て、５はＰＮ段数選択信号入力端子、６は多重用ＰＮパ
ターン信号出力端子、７はクロック入力端子である。
【０００３】多重用ＰＮパターン演算回路１１−１〜１
１−Ｎは、各々異なったＰＮ段数用の演算回路であり、
ＤＦＦ回路１−１〜１−Ｍの出力を入力とし、次時刻の
多重用ＰＮパターンを演算して出力するものである。ま
た、セレクト回路１０−１〜１０−Ｍは、ＰＮ段数選択
信号入力端子５からのＰＮ段数選択信号により多重用Ｐ
Ｎパターン演算回路１１−１〜１１−Ｎの出力を選択す
るものである。更に、ＤＦＦ回路１−１〜１−Ｍは、
Ｎ：１セレクト回路１０−１〜１０−Ｍの出力をリタイ
ミングして、多重用ＰＮパターン信号を出力するもので
ある。
１−Ｎは、各々異なったＰＮ段数用の演算回路であり、
ＤＦＦ回路１−１〜１−Ｍの出力を入力とし、次時刻の
多重用ＰＮパターンを演算して出力するものである。ま
た、セレクト回路１０−１〜１０−Ｍは、ＰＮ段数選択
信号入力端子５からのＰＮ段数選択信号により多重用Ｐ
Ｎパターン演算回路１１−１〜１１−Ｎの出力を選択す
るものである。更に、ＤＦＦ回路１−１〜１−Ｍは、
Ｎ：１セレクト回路１０−１〜１０−Ｍの出力をリタイ
ミングして、多重用ＰＮパターン信号を出力するもので
ある。
【０００４】ここで、多重用でない単一のＰＮ段数のＰ
Ｎパターンを出力するＰＮパターン発生回路の例を図５
に示す。図５のＰＮパターン発生回路は、ｎ段のＤＦＦ
回路４２−１〜４２−ｎによるシフトレジスタと、その
帰還入力となる排他的論理和演算回路４３等から構成さ
れるものである。なお、図５において、４０はクロック
入力端子、４１はＰＮパターン出力端子である。
Ｎパターンを出力するＰＮパターン発生回路の例を図５
に示す。図５のＰＮパターン発生回路は、ｎ段のＤＦＦ
回路４２−１〜４２−ｎによるシフトレジスタと、その
帰還入力となる排他的論理和演算回路４３等から構成さ
れるものである。なお、図５において、４０はクロック
入力端子、４１はＰＮパターン出力端子である。
【０００５】そして、ＤＦＦ回路４２−１〜４２−ｎ
に、図示したように、ＰＮパターン出力端子４１側から
１、２、３、…、ｉ、…、ｍ、ｎと番号を付け、また、
ある時刻ｔの時のｊ番目のＤＦＦ回路の出力をＱｊ
（ｔ）とおく。すると、クロック入力端子４０を介して
ＤＦＦ回路４２−１〜４２−ｎに１クロック入力した後
の時刻（ｔ＋１）におけるｊ番目のＤＦＦ回路の出力Ｑ
ｊ（ｔ＋１）は、ＤＦＦ回路４２−１〜４２−ｎにより
シフトレジスタが構成されるため、次式（１）で表せら
れる。ただし、ｊ≦ｍである。
に、図示したように、ＰＮパターン出力端子４１側から
１、２、３、…、ｉ、…、ｍ、ｎと番号を付け、また、
ある時刻ｔの時のｊ番目のＤＦＦ回路の出力をＱｊ
（ｔ）とおく。すると、クロック入力端子４０を介して
ＤＦＦ回路４２−１〜４２−ｎに１クロック入力した後
の時刻（ｔ＋１）におけるｊ番目のＤＦＦ回路の出力Ｑ
ｊ（ｔ＋１）は、ＤＦＦ回路４２−１〜４２−ｎにより
シフトレジスタが構成されるため、次式（１）で表せら
れる。ただし、ｊ≦ｍである。
【０００６】
【数１】 また、時刻ｔ＋１でのｎ番目のＤＦＦ回路４２−ｎの出
力は、１番目のＤＦＦ回路４２−１とｉ番目のＤＦＦ回
路４２−ｉとの排他的論理和であるので、次式（２）で
表せられる。なお、＊は排他的論理和演算回路４３によ
る演算とする。
力は、１番目のＤＦＦ回路４２−１とｉ番目のＤＦＦ回
路４２−ｉとの排他的論理和であるので、次式（２）で
表せられる。なお、＊は排他的論理和演算回路４３によ
る演算とする。
【０００７】
【数２】 したがって、ＰＮパターン出力端子４１からは、Ｑ１
（ｔ）、Ｑ１（ｔ＋１）、Ｑ１（ｔ＋２）、…と、ＰＮ
パターンが順次出力される。よって、ＰＮパターンはあ
る周期を持つ。この周期は、シフトレジスタの段数ｎに
よって決まり、具体的には（２n ー１）クロックとな
る。そして、このシフトレジスタの段数ｎをＰＮ段数と
いう。
（ｔ）、Ｑ１（ｔ＋１）、Ｑ１（ｔ＋２）、…と、ＰＮ
パターンが順次出力される。よって、ＰＮパターンはあ
る周期を持つ。この周期は、シフトレジスタの段数ｎに
よって決まり、具体的には（２n ー１）クロックとな
る。そして、このシフトレジスタの段数ｎをＰＮ段数と
いう。
【０００８】ここで、ＰＮパターンを安価で高速に出力
させる方法として、パラレルのＰＮパターンを出力さ
せ、また、これらのＰＮパターンをより高速で動作する
多重回路を用いて多重し出力するという方法がある。そ
して、この多重するためのパラレルのＰＮパターン発生
する回路が多重用ＰＮパターン発生回路であり、また、
その回路から出力されるデータが多重用ＰＮパターンで
ある。例えば、Ｍ多重用のＰＮパターン発生回路は、Ｍ
個のＤＦＦ回路より構成される。
させる方法として、パラレルのＰＮパターンを出力さ
せ、また、これらのＰＮパターンをより高速で動作する
多重回路を用いて多重し出力するという方法がある。そ
して、この多重するためのパラレルのＰＮパターン発生
する回路が多重用ＰＮパターン発生回路であり、また、
その回路から出力されるデータが多重用ＰＮパターンで
ある。例えば、Ｍ多重用のＰＮパターン発生回路は、Ｍ
個のＤＦＦ回路より構成される。
【０００９】よって、上記のＰＮパターンＱ１（ｔ）、
Ｑ１（ｔ＋１）、…からなるデータ列を多重用とするに
は、このデータ列をパラレルに出力する必要がある。そ
して、Ｍ多重に必要なＰＮパターンの本数をＭとする
と、必要なデータ列は以下のようになる。
Ｑ１（ｔ＋１）、…からなるデータ列を多重用とするに
は、このデータ列をパラレルに出力する必要がある。そ
して、Ｍ多重に必要なＰＮパターンの本数をＭとする
と、必要なデータ列は以下のようになる。
【００１０】
【数３】 そして、これらのデータ列は、上記の式（１）により、
次のように書き換えることができ、したがって、Ｍクロ
ック先の各々のＤＦＦ回路の状態を演算する回路が必要
となる。
次のように書き換えることができ、したがって、Ｍクロ
ック先の各々のＤＦＦ回路の状態を演算する回路が必要
となる。
【００１１】
【数４】 上記の状態を演算する回路の例として、ＰＮ段数７の８
多重用ＰＮパターン演算回路を図６に示す。この回路
は、排他的論理和演算回路３０−１〜３０−８を用いて
構成される。そして、端子３２−１〜３２−７にはＤＦ
Ｆ回路の出力が帰還されて入力され、また、端子３１−
１〜３１−８は各々のＤＦＦ回路の次状態の演算結果が
出力される。
多重用ＰＮパターン演算回路を図６に示す。この回路
は、排他的論理和演算回路３０−１〜３０−８を用いて
構成される。そして、端子３２−１〜３２−７にはＤＦ
Ｆ回路の出力が帰還されて入力され、また、端子３１−
１〜３１−８は各々のＤＦＦ回路の次状態の演算結果が
出力される。
【００１２】図６はＰＮ７段の多重用ＰＮパターン演算
回路の例であり、他のＰＮ段数を出力させるときにはこ
れと異なるＰＮパターン演算回路が必要であるが、他の
ＰＮ段数の多重用ＰＮパターン演算回路の場合も同様に
して幾つかの多入力排他的論理和演算回路のみで構成す
ることができる。そして、複数のＰＮ段数を出力する従
来のＰＮパターン発生回路では、多重用ＰＮパターン演
算回路を複数個備え、その出力をセレクト回路によって
切り換えてＰＮ段数の切り換えを行なう構成としてい
る。
回路の例であり、他のＰＮ段数を出力させるときにはこ
れと異なるＰＮパターン演算回路が必要であるが、他の
ＰＮ段数の多重用ＰＮパターン演算回路の場合も同様に
して幾つかの多入力排他的論理和演算回路のみで構成す
ることができる。そして、複数のＰＮ段数を出力する従
来のＰＮパターン発生回路では、多重用ＰＮパターン演
算回路を複数個備え、その出力をセレクト回路によって
切り換えてＰＮ段数の切り換えを行なう構成としてい
る。
【００１３】例えば図４のＰＮパターン発生回路は、Ｎ
種類のＰＮ段数のＰＮパターンを出力するものであっ
て、Ｎ個のＰＮパターン演算回路１１−１〜１１−Ｎを
持つ。そして、これらＮ個のＰＮパターン演算回路１１
−１〜１１−Ｎの出力を、Ｎ：１セレクト回路１０−１
〜１０−Ｍにおいて、ＰＮ段数選択信号入力端子５から
のＰＮ段数選択信号を用いてＰＮ段数の切り換えを行な
っている。
種類のＰＮ段数のＰＮパターンを出力するものであっ
て、Ｎ個のＰＮパターン演算回路１１−１〜１１−Ｎを
持つ。そして、これらＮ個のＰＮパターン演算回路１１
−１〜１１−Ｎの出力を、Ｎ：１セレクト回路１０−１
〜１０−Ｍにおいて、ＰＮ段数選択信号入力端子５から
のＰＮ段数選択信号を用いてＰＮ段数の切り換えを行な
っている。
【００１４】
【発明が解決しようとする課題】複数のＰＮ段数を出力
する従来のＰＮパターン発生回路においては、出力する
ＰＮ段数分の数のＰＮパターン演算回路を備え、また、
これらＰＮパターン演算回路の出力をセレクト回路によ
って切り換えることで、複数のＰＮ段数のパターンの出
力を可能にする構成としている。
する従来のＰＮパターン発生回路においては、出力する
ＰＮ段数分の数のＰＮパターン演算回路を備え、また、
これらＰＮパターン演算回路の出力をセレクト回路によ
って切り換えることで、複数のＰＮ段数のパターンの出
力を可能にする構成としている。
【００１５】しかし、従来のＰＮパターン発生回路の構
成では、出力するＰＮ段数の数に比例した個数のＰＮパ
ターン演算回路が必要となり、このため、ゲート規模が
増大して回路規模が増大する。また、各ＤＦＦ回路のフ
ァンアウトは、各々のＰＮパターン演算回路のファンイ
ンの総和となるので、ＰＮパターン演算回路の数に比例
して増大し、このため、ＤＦＦ回路とＰＮパターン演算
回路の間に信号遅延を考慮してバッファ等を入れる必要
がある。
成では、出力するＰＮ段数の数に比例した個数のＰＮパ
ターン演算回路が必要となり、このため、ゲート規模が
増大して回路規模が増大する。また、各ＤＦＦ回路のフ
ァンアウトは、各々のＰＮパターン演算回路のファンイ
ンの総和となるので、ＰＮパターン演算回路の数に比例
して増大し、このため、ＤＦＦ回路とＰＮパターン演算
回路の間に信号遅延を考慮してバッファ等を入れる必要
がある。
【００１６】そしてこれらが原因で、従来のＰＮパター
ン発生回路では、ＰＮパターン発生回路の高速動作が妨
げられていた。
ン発生回路では、ＰＮパターン発生回路の高速動作が妨
げられていた。
【００１７】この発明は、出力させるＰＮ段数の数に比
例してＰＮパターン発生回路の規模が増えたり、あるい
は各ＤＦＦ回路のファンアウトが増えることによるＰＮ
パターン発生回路の動作速度の低下を解消し、出力する
ＰＮ段数の数によらずに高速で動作させるＰＮパターン
発生回路を提供することを目的とする。
例してＰＮパターン発生回路の規模が増えたり、あるい
は各ＤＦＦ回路のファンアウトが増えることによるＰＮ
パターン発生回路の動作速度の低下を解消し、出力する
ＰＮ段数の数によらずに高速で動作させるＰＮパターン
発生回路を提供することを目的とする。
【００１８】
【課題を解決するための手段】この目的を達成するた
め、この発明は、複数のＰＮ段数の疑似ランダムパター
ンを出力する疑似ランダムパターン発生回路において、
クロック入力に同期してデータ入力を遅延出力する複数
のラッチ回路１と、出力がラッチ回路１のデータ入力に
入力される多入力の排他的論理和演算回路２と、ラッチ
回路１の出力を選択して排他的論理和演算回路２への入
力として出力するセレクト回路３とを備え、セレクト回
路３は入力されたセレクト信号に応じて排他的論理和演
算回路２への出力を切り換える。また、入力されたＰＮ
選択信号をデコードして前記セレクト信号に変換して出
力するデコード回路４を更に備える。
め、この発明は、複数のＰＮ段数の疑似ランダムパター
ンを出力する疑似ランダムパターン発生回路において、
クロック入力に同期してデータ入力を遅延出力する複数
のラッチ回路１と、出力がラッチ回路１のデータ入力に
入力される多入力の排他的論理和演算回路２と、ラッチ
回路１の出力を選択して排他的論理和演算回路２への入
力として出力するセレクト回路３とを備え、セレクト回
路３は入力されたセレクト信号に応じて排他的論理和演
算回路２への出力を切り換える。また、入力されたＰＮ
選択信号をデコードして前記セレクト信号に変換して出
力するデコード回路４を更に備える。
【００１９】
【作用】この発明のＰＮパターン発生回路では、セレク
ト回路へのセレクト信号入力を変えることでＰＮ段数の
切り換えを行ない、これにより複数のＰＮ段数の疑似ラ
ンダムパターンを発生する。したがって、出力するＰＮ
段数の数が増えた場合でも、排他的論理和演算回路の数
が変化することがなく、ラッチ回路からの帰還信号の選
択を変えることで対応できる。このため、回路規模が出
力するＰＮ段数の数に比例することがない。また、ラッ
チ回路（ＤＦＦ回路）のファンアウトが最大でもラッチ
回路（ＤＦＦ回路）の数となり、ＰＮ段数の数に無関係
となる。
ト回路へのセレクト信号入力を変えることでＰＮ段数の
切り換えを行ない、これにより複数のＰＮ段数の疑似ラ
ンダムパターンを発生する。したがって、出力するＰＮ
段数の数が増えた場合でも、排他的論理和演算回路の数
が変化することがなく、ラッチ回路からの帰還信号の選
択を変えることで対応できる。このため、回路規模が出
力するＰＮ段数の数に比例することがない。また、ラッ
チ回路（ＤＦＦ回路）のファンアウトが最大でもラッチ
回路（ＤＦＦ回路）の数となり、ＰＮ段数の数に無関係
となる。
【００２０】
【実施例】つぎに、この発明による実施例の構成を図１
に示す。図１は、複数のＰＮ段数のＰＮパターン発生回
路の実施例を示したものであり、ＤＦＦ回路１−１〜１
−Ｍ、排他的論理和演算回路２−１〜２−Ｍ、セレクト
回路３−１ａ〜３−１ｃ、３−２ａ〜３−２ｂ、３−Ｍ
ａ〜３−Ｍｃ、デコード回路４等から構成される。な
お、図１において、５はＰＮ選択信号入力端子、６は多
重用ＰＮパターン出力端子、７はクロック入力端子、８
はローレベル入力端子である。
に示す。図１は、複数のＰＮ段数のＰＮパターン発生回
路の実施例を示したものであり、ＤＦＦ回路１−１〜１
−Ｍ、排他的論理和演算回路２−１〜２−Ｍ、セレクト
回路３−１ａ〜３−１ｃ、３−２ａ〜３−２ｂ、３−Ｍ
ａ〜３−Ｍｃ、デコード回路４等から構成される。な
お、図１において、５はＰＮ選択信号入力端子、６は多
重用ＰＮパターン出力端子、７はクロック入力端子、８
はローレベル入力端子である。
【００２１】ＤＦＦ回路１−１〜１−Ｍから出力された
多重用ＰＮパターンは、セレクト回路３に入力される。
セレクト回路３では、それらの信号の内で多重用ＰＮパ
ターンの演算に必要な信号のみを選択する。そして、多
入力の排他的論理和演算回路２はセレクト回路の出力の
排他的論理演算を行い、次状態の結果を出力する。
多重用ＰＮパターンは、セレクト回路３に入力される。
セレクト回路３では、それらの信号の内で多重用ＰＮパ
ターンの演算に必要な信号のみを選択する。そして、多
入力の排他的論理和演算回路２はセレクト回路の出力の
排他的論理演算を行い、次状態の結果を出力する。
【００２２】このＰＮパターン発生回路における、多入
力の排他的論理和演算回路２の入力数は次のとおりであ
る。多入力の排他的論理和演算回路２の入力数は、必要
とするＰＮ段数のＰＮパターン演算回路中の最大の排他
的論理和演算回路の入力数と一致する。すなわち、例え
ばＰＮ段数ｘ、ｙ、ｚの３種類のＰＮ段数のＰＮパター
ンを出力する場合において、あるＤＦＦ回路の各々のＰ
Ｎ段数の入力Ｄを以下に示すものする。
力の排他的論理和演算回路２の入力数は次のとおりであ
る。多入力の排他的論理和演算回路２の入力数は、必要
とするＰＮ段数のＰＮパターン演算回路中の最大の排他
的論理和演算回路の入力数と一致する。すなわち、例え
ばＰＮ段数ｘ、ｙ、ｚの３種類のＰＮ段数のＰＮパター
ンを出力する場合において、あるＤＦＦ回路の各々のＰ
Ｎ段数の入力Ｄを以下に示すものする。
【００２３】
【数５】 そしてこの場合には、ＤＦＦ回路に接続する排他的論理
和演算回路としては、ＰＮ段数ｙの時に３入力の排他的
論理和が最大となるので、３入力の排他的論理和演算回
路が必要になる。
和演算回路としては、ＰＮ段数ｙの時に３入力の排他的
論理和が最大となるので、３入力の排他的論理和演算回
路が必要になる。
【００２４】次に、セレクト回路３の入力信号、および
デコード回路４について説明する。セレクト回路３に入
力される信号は、各ＰＮ段数の帰還信号について共通化
が図られており、各ＤＦＦ回路のファンアウトは最大で
もＤＦＦ回路の個数Ｍ以下となる。すなわち、あるＤＦ
Ｆ回路出力は排他的論理和演算回路に接続するセレクト
回路の中で一つのセレクト回路にしか接続しない。
デコード回路４について説明する。セレクト回路３に入
力される信号は、各ＰＮ段数の帰還信号について共通化
が図られており、各ＤＦＦ回路のファンアウトは最大で
もＤＦＦ回路の個数Ｍ以下となる。すなわち、あるＤＦ
Ｆ回路出力は排他的論理和演算回路に接続するセレクト
回路の中で一つのセレクト回路にしか接続しない。
【００２５】このことを上記の式（３）の場合について
説明する。あるＤＦＦ回路の各ＰＮ段数の入力が式
（３）で表せる場合には、そのＤＦＦ回路の入力Ｄは次
式（４）で表すことができる。
説明する。あるＤＦＦ回路の各ＰＮ段数の入力が式
（３）で表せる場合には、そのＤＦＦ回路の入力Ｄは次
式（４）で表すことができる。
【００２６】
【数６】 上記の式（３）において、Ｑ１（ｔ）はＰＮ段数ｘ、ｚ
の時の演算に必要となり、またＱ２（ｔ）はＰＮ段数
ｘ、ｙの時に必要となる。そのため、Ｑ１（ｔ）、Ｑ２
（ｔ）は共通化が図られ、式（４）は以下のように表せ
られる。
の時の演算に必要となり、またＱ２（ｔ）はＰＮ段数
ｘ、ｙの時に必要となる。そのため、Ｑ１（ｔ）、Ｑ２
（ｔ）は共通化が図られ、式（４）は以下のように表せ
られる。
【００２７】
【数７】 これを回路図で表したものを図２に示す。図２の回路に
おいて、５１は入力の排他的論理和演算回路、５２−１
〜５２−３はセレクト回路、５３−１〜５３−３はセレ
クト回路の選択信号入力端子、５４はローレベル入力端
子である。この回路では、ＰＮ段数がｙの時には３信号
の排他的論理和演算を行う。ところが、ＰＮ段数がｘ、
ｚの時には、３信号の排他的論理和演算を行わず、セレ
クト回路の１入力にローレベル５４を入力し、３信号以
下の排他的論理和演算を行う。なお、このローレベル５
４は図１中のローレベル入力端子８からのローレベル入
力に相当する。
おいて、５１は入力の排他的論理和演算回路、５２−１
〜５２−３はセレクト回路、５３−１〜５３−３はセレ
クト回路の選択信号入力端子、５４はローレベル入力端
子である。この回路では、ＰＮ段数がｙの時には３信号
の排他的論理和演算を行う。ところが、ＰＮ段数がｘ、
ｚの時には、３信号の排他的論理和演算を行わず、セレ
クト回路の１入力にローレベル５４を入力し、３信号以
下の排他的論理和演算を行う。なお、このローレベル５
４は図１中のローレベル入力端子８からのローレベル入
力に相当する。
【００２８】したがって、この回路において、ＰＮ段数
ｘを出力する時にはセレクト回路５２−１のセレクト信
号５３−１は０、セレクト回路５２−２のセレクト信号
５３−２は０、セレクト回路５２−３のセレクト信号５
３−３は１となる。同様に、ＰＮ段数ｙを出力する時に
は、セレクト信号５３−１は１、セレクト信号５３−２
は０、セレクト信号５３−３は０となる。また、ＰＮ段
数ｚを出力する時には、セレクト信号５３−１は０、セ
レクト信号５３−２は１、セレクト信号５３−３は１と
なる。
ｘを出力する時にはセレクト回路５２−１のセレクト信
号５３−１は０、セレクト回路５２−２のセレクト信号
５３−２は０、セレクト回路５２−３のセレクト信号５
３−３は１となる。同様に、ＰＮ段数ｙを出力する時に
は、セレクト信号５３−１は１、セレクト信号５３−２
は０、セレクト信号５３−３は０となる。また、ＰＮ段
数ｚを出力する時には、セレクト信号５３−１は０、セ
レクト信号５３−２は１、セレクト信号５３−３は１と
なる。
【００２９】そして、上記のように、Ｑ１（ｔ）、Ｑ２
（ｔ）を共通にしたために、セレクトの入力は全て一致
しない。そこで、ＰＮ選択信号回路を各々のセレクト回
路のセレクト信号に変換しなければならず、図１の回路
構成では、ＰＮ段数選択信号入力端子５からのＰＮ段数
選択信号を各々のセレクト回路のセレクト信号に変換す
るための、デコード回路４を備えている。
（ｔ）を共通にしたために、セレクトの入力は全て一致
しない。そこで、ＰＮ選択信号回路を各々のセレクト回
路のセレクト信号に変換しなければならず、図１の回路
構成では、ＰＮ段数選択信号入力端子５からのＰＮ段数
選択信号を各々のセレクト回路のセレクト信号に変換す
るための、デコード回路４を備えている。
【００３０】このデコード回路４は、図３のように、Ｎ
ＯＲ演算回路６１、ＡＮＤ演算回路６２、ＯＲ演算回路
６３、反転素子６４を備えており、またＰＮ選択信号Ｓ
０、Ｓ１の入力端子６５−１〜６５−２、セレクト回路
へのセレクト信号出力端子６６−１〜６６−３を有して
いる。そしてこのデコード回路４は、例えば図２のＰＮ
パターン演算回路において、ＰＮ段数ｘの時はＰＮ選択
信号Ｓ１、Ｓ０をそれぞれ０、０とした時の、またＰＮ
段数ｙの時はＰＮ選択信号Ｓ１、Ｓ０をそれぞれ０、１
とした時の、更にＰＮ段数ｚの時はＰＮ選択信号Ｓ１、
Ｓ０をそれぞれ１、０とした時の、各セレクト回路のセ
レクト信号を出力する。
ＯＲ演算回路６１、ＡＮＤ演算回路６２、ＯＲ演算回路
６３、反転素子６４を備えており、またＰＮ選択信号Ｓ
０、Ｓ１の入力端子６５−１〜６５−２、セレクト回路
へのセレクト信号出力端子６６−１〜６６−３を有して
いる。そしてこのデコード回路４は、例えば図２のＰＮ
パターン演算回路において、ＰＮ段数ｘの時はＰＮ選択
信号Ｓ１、Ｓ０をそれぞれ０、０とした時の、またＰＮ
段数ｙの時はＰＮ選択信号Ｓ１、Ｓ０をそれぞれ０、１
とした時の、更にＰＮ段数ｚの時はＰＮ選択信号Ｓ１、
Ｓ０をそれぞれ１、０とした時の、各セレクト回路のセ
レクト信号を出力する。
【００３１】なお、図３のデコード回路４では、セレク
ト信号出力端子６６−１は図２のセレクト回路５２−１
のセレクト信号入力端子５３−１に接続される。同様
に、セレクト信号出力端子６６−２はセレクト信号入力
端子５３−２に、セレクト信号出力端子６５−３はセレ
クト信号入力端子５３−３に、それぞれ接続される。そ
してこの構成により、入力端子６５−１〜６５−２から
のＰＮ選択信号Ｓ０、Ｓ１によって各セレクト回路の設
定を行うことができる。
ト信号出力端子６６−１は図２のセレクト回路５２−１
のセレクト信号入力端子５３−１に接続される。同様
に、セレクト信号出力端子６６−２はセレクト信号入力
端子５３−２に、セレクト信号出力端子６５−３はセレ
クト信号入力端子５３−３に、それぞれ接続される。そ
してこの構成により、入力端子６５−１〜６５−２から
のＰＮ選択信号Ｓ０、Ｓ１によって各セレクト回路の設
定を行うことができる。
【００３２】発明者は、この発明によって９種類のＰＮ
段数のＰＮパターンを出力するＰＮパターン発生回路を
作製した所、従来の回路構成のＰＮパターン発生回路よ
り回路規模が約５０％縮小し、また動作速度が約２０％
向上した。
段数のＰＮパターンを出力するＰＮパターン発生回路を
作製した所、従来の回路構成のＰＮパターン発生回路よ
り回路規模が約５０％縮小し、また動作速度が約２０％
向上した。
【００３３】
【発明の効果】この発明によれば、セレクト回路へのセ
レクト信号入力を変えてＰＮ段数の切り換えを行なうこ
とで複数のＰＮ段数の疑似ランダムパターンを発生でき
るため、ＰＮ段数の数が増えた場合でも、排他的論理和
演算回路の数が変化することがない。
レクト信号入力を変えてＰＮ段数の切り換えを行なうこ
とで複数のＰＮ段数の疑似ランダムパターンを発生でき
るため、ＰＮ段数の数が増えた場合でも、排他的論理和
演算回路の数が変化することがない。
【００３４】したがって、出力するＰＮ段数の数により
回路規模や（ラッチ回路）ＤＦＦ回路のファンアウトが
変化することがなく、ＰＮ段数の数が増えても動作速度
が低下することがない、ＰＮパターン発生回路を提供で
きる。
回路規模や（ラッチ回路）ＤＦＦ回路のファンアウトが
変化することがなく、ＰＮ段数の数が増えても動作速度
が低下することがない、ＰＮパターン発生回路を提供で
きる。
【図１】この発明のＰＮパターン発生回路の実施例の構
成を示した回路図である。
成を示した回路図である。
【図２】図１のＰＮパターン発生回路を構成する多入力
の排他的論理和演算回路とセレクト回路の構成を示した
回路図である。
の排他的論理和演算回路とセレクト回路の構成を示した
回路図である。
【図３】図１のＰＮパターン発生回路を構成するデコー
ド回路の構成を示した回路図である。
ド回路の構成を示した回路図である。
【図４】ＰＮパターン発生回路の従来例の構成を示した
回路図である。
回路図である。
【図５】単一のＰＮ段数のＰＮパターンを出力するＰＮ
パターン発生回路の回路図である。
パターン発生回路の回路図である。
【図６】図４のＰＮパターン発生回路を構成するＰＮパ
ターン演算回路の一例を示した回路図である。
ターン演算回路の一例を示した回路図である。
１−１〜１−Ｍ ＤＦＦ回路 ２−１〜２−Ｍ 排他的論理和演算回路 ３−１ａ〜３−Ｍｃ セレクト回路 ４ デコード回路 ５ ＰＮ選択信号入力端子 ６ 多重用ＰＮパターン出力端子 ７ クロック入力端子
Claims (3)
- 【請求項１】 複数のＰＮ段数の疑似ランダムパターン
を出力する疑似ランダムパターン発生回路において、ク
ロック入力に同期してデータ入力を遅延出力する複数の
ラッチ回路(1) と、出力がラッチ回路(1) のデータ入力
に入力される多入力の排他的論理和演算回路(2) と、ラ
ッチ回路(1) の出力を選択して排他的論理和演算回路
(2) への入力として出力するセレクト回路(3) とを備
え、セレクト回路(3) は入力されたセレクト信号に応じ
て排他的論理和演算回路(2) への出力を切り換えること
を特徴とする疑似ランダムパターン発生回路。 - 【請求項２】 入力されたＰＮ選択信号を前記セレクト
信号に変換して出力するデコード回路(4) を更に備えた
ことを特徴とする請求項１記載の疑似ランダムパターン
発生回路。 - 【請求項３】 ラッチ回路(1) がＤ型フリップフロップ
回路であることを特徴とする請求項１または２記載の疑
似ランダムパターン発生回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6186279A JPH0832416A (ja) | 1994-07-15 | 1994-07-15 | 疑似ランダムパターン発生回路 |
| US08/493,310 US5638309A (en) | 1994-07-15 | 1995-06-21 | Pseudo-random pattern generating circuit |
| GB9512629A GB2291234B (en) | 1994-07-15 | 1995-06-21 | Pseudo-random pattern generating circuit |
| FR9508527A FR2722896B1 (fr) | 1994-07-15 | 1995-07-13 | Circuit generateur de configuration pseudo-aleatoire |
| DE19525781A DE19525781C2 (de) | 1994-07-15 | 1995-07-14 | Pseudo-Zufallsmuster-Generatorschaltung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6186279A JPH0832416A (ja) | 1994-07-15 | 1994-07-15 | 疑似ランダムパターン発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0832416A true JPH0832416A (ja) | 1996-02-02 |
Family
ID=16185526
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6186279A Pending JPH0832416A (ja) | 1994-07-15 | 1994-07-15 | 疑似ランダムパターン発生回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5638309A (ja) |
| JP (1) | JPH0832416A (ja) |
| DE (1) | DE19525781C2 (ja) |
| FR (1) | FR2722896B1 (ja) |
| GB (1) | GB2291234B (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6636553B1 (en) * | 1998-12-29 | 2003-10-21 | Texas Instruments Incorporated | Pseudorandom noise generator for WCDMA |
| RU2142310C1 (ru) * | 1999-04-21 | 1999-12-10 | Надибаидзе Тамази Георгиевич | Способ определения случайного игрового показателя (варианты) |
| KR100657240B1 (ko) * | 1999-07-10 | 2007-01-12 | 삼성전자주식회사 | 랜덤 데이터 발생기 |
| US6631390B1 (en) | 2000-03-06 | 2003-10-07 | Koninklijke Philips Electronics N.V. | Method and apparatus for generating random numbers using flip-flop meta-stability |
| US6396896B1 (en) | 2000-04-28 | 2002-05-28 | 3G.Com Inc. | Implementation of functions of multiple successive bits of a shift register |
| GB2383240B (en) | 2001-12-17 | 2005-02-16 | Micron Technology Inc | DVi link with parallel test data |
| JP2005327898A (ja) * | 2004-05-14 | 2005-11-24 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| WO2010034326A1 (en) * | 2008-09-24 | 2010-04-01 | Verigy (Singapore) Pte. Ltd. | State machine and generator for generating a description of a state machine feedback function |
| US20150074490A1 (en) * | 2013-09-06 | 2015-03-12 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB8421500D0 (en) * | 1984-08-24 | 1984-09-26 | British Telecomm | Error generation |
| JP2577923B2 (ja) * | 1987-07-31 | 1997-02-05 | クラリオン株式会社 | 擬似ランダム雑音符号発生器 |
| EP0580870A4 (en) * | 1992-02-14 | 1994-06-08 | Advantest Corp | Multi-channel pseudo-random pattern generator |
| JP2845308B2 (ja) * | 1993-04-02 | 1999-01-13 | 株式会社アドバンテスト | 並列疑似ランダムパターン発生器 |
-
1994
- 1994-07-15 JP JP6186279A patent/JPH0832416A/ja active Pending
-
1995
- 1995-06-21 GB GB9512629A patent/GB2291234B/en not_active Expired - Fee Related
- 1995-06-21 US US08/493,310 patent/US5638309A/en not_active Expired - Fee Related
- 1995-07-13 FR FR9508527A patent/FR2722896B1/fr not_active Expired - Fee Related
- 1995-07-14 DE DE19525781A patent/DE19525781C2/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| DE19525781C2 (de) | 1997-07-17 |
| DE19525781A1 (de) | 1996-01-25 |
| FR2722896A1 (fr) | 1996-01-26 |
| GB9512629D0 (en) | 1995-08-23 |
| US5638309A (en) | 1997-06-10 |
| GB2291234B (en) | 1998-01-28 |
| GB2291234A (en) | 1996-01-17 |
| FR2722896B1 (fr) | 1997-10-10 |
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