JPH0832416A - 疑似ランダムパターン発生回路 - Google Patents

疑似ランダムパターン発生回路

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JPH0832416A
JPH0832416A JP6186279A JP18627994A JPH0832416A JP H0832416 A JPH0832416 A JP H0832416A JP 6186279 A JP6186279 A JP 6186279A JP 18627994 A JP18627994 A JP 18627994A JP H0832416 A JPH0832416 A JP H0832416A
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Keiji Negi
啓二 根木
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Ando Electric Co Ltd
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Abstract

(57)【要約】 【目的】 出力するPN段数の種類が増えても回路規模
が拡大せず、高速動作ができる、疑似ランダムパターン
発生回路を提供する。 【構成】 データ入力を遅延出力する複数のDFF回路
1、出力がDFF回路1のデータ入力に入力される排他
的論理和演算回路2、DFF回路1の出力を選択して排
他的論理和演算回路2への入力として出力するセレクト
回路3を備える。疑似ランダムパターンのPN段数の切
り換えは、セレクト回路3の選択信号を切り換えること
により行う。各々のセレクト回路3の選択信号は異なる
ため、PN選択信号をデコードするデコード回路4を備
える。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】この発明は、疑似ランダムパター
ン発生回路(以下、「PNパターン発生回路」とい
う。)についてのものであり、特に、複数のPN段数の
設定、並びに複数のPN段数の多重用疑似ランダムパタ
ーン(以下、「多重用PNパターン」という。)の出力
ができるPNパターン発生回路についてのものである。
【0002】
【従来の技術】次に、PNパターン発生回路の従来例の
構成を図4に示す。この回路は、多重用のPNパターン
発生回路であり、D型フリップフロップ回路(以下、D
FF回路という。)1−1〜1−M、N:1セレクト回
路10−1〜10−M、多重用PNパターン演算回路1
1−1〜11−N等から構成される。なお、図4におい
て、5はPN段数選択信号入力端子、6は多重用PNパ
ターン信号出力端子、7はクロック入力端子である。
【0003】多重用PNパターン演算回路11−1〜1
1−Nは、各々異なったPN段数用の演算回路であり、
DFF回路1−1〜1−Mの出力を入力とし、次時刻の
多重用PNパターンを演算して出力するものである。ま
た、セレクト回路10−1〜10−Mは、PN段数選択
信号入力端子5からのPN段数選択信号により多重用P
Nパターン演算回路11−1〜11−Nの出力を選択す
るものである。更に、DFF回路1−1〜1−Mは、
N:1セレクト回路10−1〜10−Mの出力をリタイ
ミングして、多重用PNパターン信号を出力するもので
ある。
【0004】ここで、多重用でない単一のPN段数のP
Nパターンを出力するPNパターン発生回路の例を図5
に示す。図5のPNパターン発生回路は、n段のDFF
回路42−1〜42−nによるシフトレジスタと、その
帰還入力となる排他的論理和演算回路43等から構成さ
れるものである。なお、図5において、40はクロック
入力端子、41はPNパターン出力端子である。
【0005】そして、DFF回路42−1〜42−n
に、図示したように、PNパターン出力端子41側から
1、2、3、…、i、…、m、nと番号を付け、また、
ある時刻tの時のj番目のDFF回路の出力をQj
(t)とおく。すると、クロック入力端子40を介して
DFF回路42−1〜42−nに1クロック入力した後
の時刻(t+1)におけるj番目のDFF回路の出力Q
j(t+1)は、DFF回路42−1〜42−nにより
シフトレジスタが構成されるため、次式(1)で表せら
れる。ただし、j≦mである。
【0006】
【数1】 また、時刻t+1でのn番目のDFF回路42−nの出
力は、1番目のDFF回路42−1とi番目のDFF回
路42−iとの排他的論理和であるので、次式(2)で
表せられる。なお、*は排他的論理和演算回路43によ
る演算とする。
【0007】
【数2】 したがって、PNパターン出力端子41からは、Q1
(t)、Q1(t+1)、Q1(t+2)、…と、PN
パターンが順次出力される。よって、PNパターンはあ
る周期を持つ。この周期は、シフトレジスタの段数nに
よって決まり、具体的には(2n ー1)クロックとな
る。そして、このシフトレジスタの段数nをPN段数と
いう。
【0008】ここで、PNパターンを安価で高速に出力
させる方法として、パラレルのPNパターンを出力さ
せ、また、これらのPNパターンをより高速で動作する
多重回路を用いて多重し出力するという方法がある。そ
して、この多重するためのパラレルのPNパターン発生
する回路が多重用PNパターン発生回路であり、また、
その回路から出力されるデータが多重用PNパターンで
ある。例えば、M多重用のPNパターン発生回路は、M
個のDFF回路より構成される。
【0009】よって、上記のPNパターンQ1(t)、
Q1(t+1)、…からなるデータ列を多重用とするに
は、このデータ列をパラレルに出力する必要がある。そ
して、M多重に必要なPNパターンの本数をMとする
と、必要なデータ列は以下のようになる。
【0010】
【数3】 そして、これらのデータ列は、上記の式(1)により、
次のように書き換えることができ、したがって、Mクロ
ック先の各々のDFF回路の状態を演算する回路が必要
となる。
【0011】
【数4】 上記の状態を演算する回路の例として、PN段数7の8
多重用PNパターン演算回路を図6に示す。この回路
は、排他的論理和演算回路30−1〜30−8を用いて
構成される。そして、端子32−1〜32−7にはDF
F回路の出力が帰還されて入力され、また、端子31−
1〜31−8は各々のDFF回路の次状態の演算結果が
出力される。
【0012】図6はPN7段の多重用PNパターン演算
回路の例であり、他のPN段数を出力させるときにはこ
れと異なるPNパターン演算回路が必要であるが、他の
PN段数の多重用PNパターン演算回路の場合も同様に
して幾つかの多入力排他的論理和演算回路のみで構成す
ることができる。そして、複数のPN段数を出力する従
来のPNパターン発生回路では、多重用PNパターン演
算回路を複数個備え、その出力をセレクト回路によって
切り換えてPN段数の切り換えを行なう構成としてい
る。
【0013】例えば図4のPNパターン発生回路は、N
種類のPN段数のPNパターンを出力するものであっ
て、N個のPNパターン演算回路11−1〜11−Nを
持つ。そして、これらN個のPNパターン演算回路11
−1〜11−Nの出力を、N:1セレクト回路10−1
〜10−Mにおいて、PN段数選択信号入力端子5から
のPN段数選択信号を用いてPN段数の切り換えを行な
っている。
【0014】
【発明が解決しようとする課題】複数のPN段数を出力
する従来のPNパターン発生回路においては、出力する
PN段数分の数のPNパターン演算回路を備え、また、
これらPNパターン演算回路の出力をセレクト回路によ
って切り換えることで、複数のPN段数のパターンの出
力を可能にする構成としている。
【0015】しかし、従来のPNパターン発生回路の構
成では、出力するPN段数の数に比例した個数のPNパ
ターン演算回路が必要となり、このため、ゲート規模が
増大して回路規模が増大する。また、各DFF回路のフ
ァンアウトは、各々のPNパターン演算回路のファンイ
ンの総和となるので、PNパターン演算回路の数に比例
して増大し、このため、DFF回路とPNパターン演算
回路の間に信号遅延を考慮してバッファ等を入れる必要
がある。
【0016】そしてこれらが原因で、従来のPNパター
ン発生回路では、PNパターン発生回路の高速動作が妨
げられていた。
【0017】この発明は、出力させるPN段数の数に比
例してPNパターン発生回路の規模が増えたり、あるい
は各DFF回路のファンアウトが増えることによるPN
パターン発生回路の動作速度の低下を解消し、出力する
PN段数の数によらずに高速で動作させるPNパターン
発生回路を提供することを目的とする。
【0018】
【課題を解決するための手段】この目的を達成するた
め、この発明は、複数のPN段数の疑似ランダムパター
ンを出力する疑似ランダムパターン発生回路において、
クロック入力に同期してデータ入力を遅延出力する複数
のラッチ回路1と、出力がラッチ回路1のデータ入力に
入力される多入力の排他的論理和演算回路2と、ラッチ
回路1の出力を選択して排他的論理和演算回路2への入
力として出力するセレクト回路3とを備え、セレクト回
路3は入力されたセレクト信号に応じて排他的論理和演
算回路2への出力を切り換える。また、入力されたPN
選択信号をデコードして前記セレクト信号に変換して出
力するデコード回路4を更に備える。
【0019】
【作用】この発明のPNパターン発生回路では、セレク
ト回路へのセレクト信号入力を変えることでPN段数の
切り換えを行ない、これにより複数のPN段数の疑似ラ
ンダムパターンを発生する。したがって、出力するPN
段数の数が増えた場合でも、排他的論理和演算回路の数
が変化することがなく、ラッチ回路からの帰還信号の選
択を変えることで対応できる。このため、回路規模が出
力するPN段数の数に比例することがない。また、ラッ
チ回路(DFF回路)のファンアウトが最大でもラッチ
回路(DFF回路)の数となり、PN段数の数に無関係
となる。
【0020】
【実施例】つぎに、この発明による実施例の構成を図1
に示す。図1は、複数のPN段数のPNパターン発生回
路の実施例を示したものであり、DFF回路1−1〜1
−M、排他的論理和演算回路2−1〜2−M、セレクト
回路3−1a〜3−1c、3−2a〜3−2b、3−M
a〜3−Mc、デコード回路4等から構成される。な
お、図1において、5はPN選択信号入力端子、6は多
重用PNパターン出力端子、7はクロック入力端子、8
はローレベル入力端子である。
【0021】DFF回路1−1〜1−Mから出力された
多重用PNパターンは、セレクト回路3に入力される。
セレクト回路3では、それらの信号の内で多重用PNパ
ターンの演算に必要な信号のみを選択する。そして、多
入力の排他的論理和演算回路2はセレクト回路の出力の
排他的論理演算を行い、次状態の結果を出力する。
【0022】このPNパターン発生回路における、多入
力の排他的論理和演算回路2の入力数は次のとおりであ
る。多入力の排他的論理和演算回路2の入力数は、必要
とするPN段数のPNパターン演算回路中の最大の排他
的論理和演算回路の入力数と一致する。すなわち、例え
ばPN段数x、y、zの3種類のPN段数のPNパター
ンを出力する場合において、あるDFF回路の各々のP
N段数の入力Dを以下に示すものする。
【0023】
【数5】 そしてこの場合には、DFF回路に接続する排他的論理
和演算回路としては、PN段数yの時に3入力の排他的
論理和が最大となるので、3入力の排他的論理和演算回
路が必要になる。
【0024】次に、セレクト回路3の入力信号、および
デコード回路4について説明する。セレクト回路3に入
力される信号は、各PN段数の帰還信号について共通化
が図られており、各DFF回路のファンアウトは最大で
もDFF回路の個数M以下となる。すなわち、あるDF
F回路出力は排他的論理和演算回路に接続するセレクト
回路の中で一つのセレクト回路にしか接続しない。
【0025】このことを上記の式(3)の場合について
説明する。あるDFF回路の各PN段数の入力が式
(3)で表せる場合には、そのDFF回路の入力Dは次
式(4)で表すことができる。
【0026】
【数6】 上記の式(3)において、Q1(t)はPN段数x、z
の時の演算に必要となり、またQ2(t)はPN段数
x、yの時に必要となる。そのため、Q1(t)、Q2
(t)は共通化が図られ、式(4)は以下のように表せ
られる。
【0027】
【数7】 これを回路図で表したものを図2に示す。図2の回路に
おいて、51は入力の排他的論理和演算回路、52−1
〜52−3はセレクト回路、53−1〜53−3はセレ
クト回路の選択信号入力端子、54はローレベル入力端
子である。この回路では、PN段数がyの時には3信号
の排他的論理和演算を行う。ところが、PN段数がx、
zの時には、3信号の排他的論理和演算を行わず、セレ
クト回路の1入力にローレベル54を入力し、3信号以
下の排他的論理和演算を行う。なお、このローレベル5
4は図1中のローレベル入力端子8からのローレベル入
力に相当する。
【0028】したがって、この回路において、PN段数
xを出力する時にはセレクト回路52−1のセレクト信
号53−1は0、セレクト回路52−2のセレクト信号
53−2は0、セレクト回路52−3のセレクト信号5
3−3は1となる。同様に、PN段数yを出力する時に
は、セレクト信号53−1は1、セレクト信号53−2
は0、セレクト信号53−3は0となる。また、PN段
数zを出力する時には、セレクト信号53−1は0、セ
レクト信号53−2は1、セレクト信号53−3は1と
なる。
【0029】そして、上記のように、Q1(t)、Q2
(t)を共通にしたために、セレクトの入力は全て一致
しない。そこで、PN選択信号回路を各々のセレクト回
路のセレクト信号に変換しなければならず、図1の回路
構成では、PN段数選択信号入力端子5からのPN段数
選択信号を各々のセレクト回路のセレクト信号に変換す
るための、デコード回路4を備えている。
【0030】このデコード回路4は、図3のように、N
OR演算回路61、AND演算回路62、OR演算回路
63、反転素子64を備えており、またPN選択信号S
0、S1の入力端子65−1〜65−2、セレクト回路
へのセレクト信号出力端子66−1〜66−3を有して
いる。そしてこのデコード回路4は、例えば図2のPN
パターン演算回路において、PN段数xの時はPN選択
信号S1、S0をそれぞれ0、0とした時の、またPN
段数yの時はPN選択信号S1、S0をそれぞれ0、1
とした時の、更にPN段数zの時はPN選択信号S1、
S0をそれぞれ1、0とした時の、各セレクト回路のセ
レクト信号を出力する。
【0031】なお、図3のデコード回路4では、セレク
ト信号出力端子66−1は図2のセレクト回路52−1
のセレクト信号入力端子53−1に接続される。同様
に、セレクト信号出力端子66−2はセレクト信号入力
端子53−2に、セレクト信号出力端子65−3はセレ
クト信号入力端子53−3に、それぞれ接続される。そ
してこの構成により、入力端子65−1〜65−2から
のPN選択信号S0、S1によって各セレクト回路の設
定を行うことができる。
【0032】発明者は、この発明によって9種類のPN
段数のPNパターンを出力するPNパターン発生回路を
作製した所、従来の回路構成のPNパターン発生回路よ
り回路規模が約50%縮小し、また動作速度が約20%
向上した。
【0033】
【発明の効果】この発明によれば、セレクト回路へのセ
レクト信号入力を変えてPN段数の切り換えを行なうこ
とで複数のPN段数の疑似ランダムパターンを発生でき
るため、PN段数の数が増えた場合でも、排他的論理和
演算回路の数が変化することがない。
【0034】したがって、出力するPN段数の数により
回路規模や(ラッチ回路)DFF回路のファンアウトが
変化することがなく、PN段数の数が増えても動作速度
が低下することがない、PNパターン発生回路を提供で
きる。
【図面の簡単な説明】
【図1】この発明のPNパターン発生回路の実施例の構
成を示した回路図である。
【図2】図1のPNパターン発生回路を構成する多入力
の排他的論理和演算回路とセレクト回路の構成を示した
回路図である。
【図3】図1のPNパターン発生回路を構成するデコー
ド回路の構成を示した回路図である。
【図4】PNパターン発生回路の従来例の構成を示した
回路図である。
【図5】単一のPN段数のPNパターンを出力するPN
パターン発生回路の回路図である。
【図6】図4のPNパターン発生回路を構成するPNパ
ターン演算回路の一例を示した回路図である。
【符号の説明】
1−1〜1−M DFF回路 2−1〜2−M 排他的論理和演算回路 3−1a〜3−Mc セレクト回路 4 デコード回路 5 PN選択信号入力端子 6 多重用PNパターン出力端子 7 クロック入力端子

Claims (3)

    【特許請求の範囲】
  1. 【請求項1】 複数のPN段数の疑似ランダムパターン
    を出力する疑似ランダムパターン発生回路において、ク
    ロック入力に同期してデータ入力を遅延出力する複数の
    ラッチ回路(1) と、出力がラッチ回路(1) のデータ入力
    に入力される多入力の排他的論理和演算回路(2) と、ラ
    ッチ回路(1) の出力を選択して排他的論理和演算回路
    (2) への入力として出力するセレクト回路(3) とを備
    え、セレクト回路(3) は入力されたセレクト信号に応じ
    て排他的論理和演算回路(2) への出力を切り換えること
    を特徴とする疑似ランダムパターン発生回路。
  2. 【請求項2】 入力されたPN選択信号を前記セレクト
    信号に変換して出力するデコード回路(4) を更に備えた
    ことを特徴とする請求項1記載の疑似ランダムパターン
    発生回路。
  3. 【請求項3】 ラッチ回路(1) がD型フリップフロップ
    回路であることを特徴とする請求項1または2記載の疑
    似ランダムパターン発生回路。
JP6186279A 1994-07-15 1994-07-15 疑似ランダムパターン発生回路 Pending JPH0832416A (ja)

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FR9508527A FR2722896B1 (fr) 1994-07-15 1995-07-13 Circuit generateur de configuration pseudo-aleatoire
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