DE19525781A1

DE19525781A1 - Pseudo-Zufallsmuster-Generatorschaltung

Info

Publication number: DE19525781A1
Application number: DE19525781A
Authority: DE
Inventors: Keiji Negi
Original assignee: Ando Electric Co Ltd
Current assignee: Ando Electric Co Ltd
Priority date: 1994-07-15
Filing date: 1995-07-14
Publication date: 1996-01-25
Anticipated expiration: 2015-07-15
Also published as: GB2291234A; FR2722896A1; JPH0832416A; GB9512629D0; FR2722896B1; US5638309A; GB2291234B; DE19525781C2

Description

Erfindungsgebiet

Die vorliegende Erfindung betrifft eine Pseudo-Zufallsmuster- Generatorschaltung (hiernach als "PN-Muster-Generatorschaltung" bezeichnet), und insbesondere eine PN-Muster-Generatorschaltung, die eine Vielzahl von PN-Stufen aufweist und Pseudo- Zufallsmuster zum Multiplexbetrieb (hiernach als "Multiplex-PN- Muster" bezeichnet) einer Vielzahl von PN-Stufen ausgeben kann.

Relevanter Stand der Technik

Fig. 4 ist ein Diagramm, das eine Struktur einer herkömmlichen PN-Muster-Generatorschaltung zeigt. Diese Schaltung ist eine PN- Muster-Generatorschaltung zum Multiplexbetrieb und ist aus D- Typ-Flip-Flop-Schaltungen (hiernach als DFF-Schaltung bezeich net) 1-1 ∼ 1-M, N:1 Auswahlschaltungen 10-1 ∼ 10-M, Multiplex-PN Muster-Arithmetik-Schaltungen 11-1 ∼ 11-N, etc. aufgebaut. Weiterhin werden in Fig. 4 auch eine PN-Stufen-Auswahlsignal-Ein gabeklemme 5, eine Multiplex-PN-Signalmuster-Ausgabeklemme 6 und eine Takt-Eingabeklemme 7 bereitgestellt.

Die Multiplex-PN-Muster-Arithmetik-Schaltungen 11-1 ∼ 11-N sind Arithmetik-Schaltungen zur Verwendung in verschiedenen PN- Stufen, die die Ausgabe von DFF-Schaltungen 1-1 ∼ 1-M als Einga ben erhalten und das Multiplex-PN-Muster des nachfolgenden Zeit punktes berechnen. Zusätzlich wählen die Auswahlschaltungen 10-1 ∼ 10-M (mittels des PN-Stufen-Auswahlsignals der PN-Stufen- Auswahlsignal-Eingabeklemme 5) die Ausgaben der Multiplex-PN- Muster-Arithmetik-Schaltungen. Weiterhin führen die DFF- Schaltungen 1-1 ∼ 1-M die Neutaktung der Ausgaben der N:1 Auswahlschaltungen 10-1 ∼ 10-M durch und geben das Multiplex-PN- Signalmuster aus.

Fig. 5 ist ein Diagramm, das ein Beispiel einer PN-Muster- Generatorschaltung zeigt, die ein PN-Muster einer einzelnen PN- Stufe ausgibt, die nicht für den Multiplexbetrieb bestimmt ist. Die in Fig. 5 gezeigte PN-Muster-Generatorschaltung ist aus Schieberegistern die DFF-Schaltungen 42-1 ∼ 42-N von n-Stufen umfassen, ausgebildet, und aus einer EXCLUSIV-ODER-Arithmetik- Schaltung 43, die eine Rückkopplungseingabe davon bildet. Desweiteren werden in Fig. 5 auch eine Takt-Eingabeklemme 40 und eine PN-Muster-Ausgabeklemme 41 bereitgestellt.

Zusätzlich wird, wie in der zuvor erwähnten Figur gezeigt, jeder der DFF-Schaltungen 42-1 ∼ 42-n ein jeweiliges kennzeichnendes Element zugewiesen - angefangen von der PN-Muster-Aus gabenklemmseite 41, d.h, 1, 2, 3 . . ., i, . . ., m, n. Die Ausgabe der "j"-sten DFF-Schaltung zu einem bestimmten Zeitpunkt t wird durch Qj(t) ausgedrückt. Auf diese Weise wird, da das Schie beregister aus den DFF-Schaltungen 42-1 ∼ 42-n gebildet wird, die Ausgabe Qj(t+1) der "j"-sten DFF-Schaltung zum Zeitpunkt (t+1), der auf eine Takteingabe der DFF-Schaltungen 42-1 ∼ 42-n über die Eingabeklemme 40 folgt, durch die folgende Formel (1) ausgedrückt. Hier ist j m.

Qj (t+1) = Qj+1(t) Formel (1)

Zusätzlich ist die Ausgabe der "n"-ten DFF-Schaltung 42-n zum Zeitpunkt t+1 die EXCLUSIV-ODER Verknüpfung der ersten DFF- Schaltung 42-1 und der "i"-ten DFF-Schaltung 42-i, und wird daher durch die folgende Formel (2) ausgedrückt. Desweiteren ist "*" die (arithmetische) Berechnung, die mittels der EXCLUSIV- ODER-Arithmetik-Schaltung 43 durchgeführt wird.

Qn(t+1) = Q1(t) _* Qi(t) Formel (2)

Folglich wird das PN-Muster Q1(t), Q1(t+1), Q1(t+2), . . ., sequentiell aus der PN-Muster-Ausgabeklemme 41 ausgegeben. Entsprechend besitzt das PN-Muster eine gewisse Zyklizität. Der Zyklus wird mittels der Stufen n des Schieberegisters bestimmt und umfaßt spezifisch einen (2n-1) Takt. Auf diese Weise werden die Stufen n des Schieberegisters als "PN-Stufe" bezeichnet.

Als Verfahren für eine kostengünstige, sehr schnelle Ausgabe von PN-Mustern, sind Verfahren bekannt, in denen das parallele PN- Muster ausgegeben wird, oder in denen die PN-Muster einem Multiplex-Vorgang unterzogen werden, indem eine bei einer noch höheren Geschwindigkeit betriebene Multiplexschaltung verwendet wird. Anschließend werden die PN-Muster ausgegeben. Die Schaltung zur Erzeugung paralleler PN-Muster für dieses Multiplexen ist eine Multiplex-PN-Muster-Generatorschaltung, und die ausgegebenen Daten aus dieser Schaltung entsprechen den Multiplex-PN-Mustern. Beispielsweise wird eine PN-Muster- Generatorschaltung zum M-fachen Multiplexen mittels einer Anzahl von "M" DFF-Schaltungen gebaut.

So ist es, damit eine aus den zuvor erwähnten PN-Mustern gebildete Datenfolge Q1(t), Q1(t+1), . . ., zum Multiplexen vor bereitet wird, unnötig, diese Datenfolge parallel auszugeben. Wenn die Anzahl von PN-Mustern, die zum M-fachen Multiplexen benötigt werden, als "M" bezeichnet wird, ist die benötigte Datenfolge wie folgt:

Q1(t), Q1(t+M), . . .,
Q1(t+1), Q1(t+M+1), . . .,
Q1(t+M-1), Q1(t+2M+1), . . . Formel 3

Diese Datenfolgen können auf folgende Weise gemäß der zuvor erwähnten Formel (1) umgeschrieben werden, wobei aber dann eine Schaltung erforderlich wird, die die Zustände einer jeden DFF- Schaltung M-Takte im voraus berechnet.

Q1(t), Q1(t+M), . . .,
Q2(t), Q2(t+M), . . .
QM(t), QM(t+M), . . . Formel (4)

Als Beispiel einer Schaltung zum Berechnen eines zuvor erwähnten Zustands, wird eine 8-Multiplex-PN-Muster-Arithmetik-Schaltung in Fig. 6 gezeigt, die sieben Stufen umfaßt. Diese Schaltung ist unter Verwendung der EXCLUSIV-ODER-Arithmetik-Schaltungen 30-1 ∼ 30-8 gebildet. Die Ausgabe der DFF-Schaltung wird zurückgeführt und in die Klemmen 32-1 ∼ 32-7 eingegeben. Die Arithmetik- Ergebnisse der nachfolgenden Zustände einer jeden DFF-Schaltung werden aus den Klemmen 31-1 ∼ 31-8 ausgegeben.

Fig. 6 zeigt ein Beispiel einer Multiplex-PN-Muster-Arithmetik- Schaltung, die sieben Stufen umfaßt; sobald andere PN-Stufen ausgegeben werden, wird eine andere PN-Muster-Arithmetik- Schaltung benötigt. Jedoch ist der Fall von Multiplex-PN-Muster- Arithmetik-Schaltungen zum Multiplexen anderer PN-Stufen ähnlich und kann gebildet werden, indem nur Mehrfach-Eingaben-EXCLUSIV- ODER-Arithmetik-Schaltungen verwendet werden. Gemäß der herkömmlichen PN-Muster-Generator-Schaltung zur Ausgabe einer Vielzahl von PN-Stufen, wurde eine Struktur verwirklicht, die eine Vielzahl von PN-Muster-Arithmetik-Schaltungen zum Multiplexen umfaßt, worin die Schaltung der PN-Stufen mittels der Schaltung der daraus hervorgehenden Ausgabe durchgeführt wurde, indem eine Auswahlschaltung verwendet wird.

Beispielsweise gibt die in der Fig. 4 gezeigte PN-Muster- Generatorschaltung PN-Muster entsprechend N-Typen von PN-Stufen aus und hat eine Anzahl "N" von PN-Muster-Arithmetik-Schaltungen 11-1 ∼ 11-N. Die Ausgaben dieser "N" PN-Muster-Arithmetik- Schaltungen 11-1 ∼ 11-N werden einer Schaltung der PN-Stufen durch die N:1 Auswahlschaltungen 10-1 ∼ 10-M unterzogen, wobei die PN-Stufen-Auswahlsignale von der PN-Stufen-Auswahlsignal- Eingabeklemme 5 verwendet werden.

In der herkömmlichen PN-Muster-Generatorschaltung zur Ausgabe einer Vielzahl von PN-Stufen, wurden PN-Muster-Arithmetik- Schaltungen bereitgestellt, die der Anzahl von auszugebenden PN- Stufen entsprachen, und die Ausgaben dieser PN-Muster- Arithmetik-Schaltungen wurden mittels einer Auswahlschaltung so geschaltet, daß die Ausgabe einer Vielzahl von PN-Stufenmustern möglich war.

Wie auch immer muß die Anzahl der PN-Muster-Arithmetik-Schaltun gen entsprechend des Aufbaus dieser gewöhnlichen PN-Muster- Generatorschaltungen zur Anzahl der auszugebenden PN-Stufen proportional sein, wobei dadurch die Gatteranzahl erhöht wird, wodurch auch wiederum die Schaltungskomplexität steigt. Zusätzlich entspricht der Belastungsfaktor des Ausgangs (fan- out) einer jeden DFF-Schaltung der Gesamtsumme der Belas tungsfaktoren der Eingänge (fan-in) einer jeden PN-Muster-Arith metik-Schaltung. So steigt dieser Wert proportional zur Anzahl der PN-Muster-Arithmetik-Schaltungen. Anbetrachts der Signalver zögerung zwischen der DFF-Schaltung und der PN-Muster-Arith metik-Schaltung muß ein Puffer oder ähnliches dazwischengeschal tet werden.

Jedoch wird aufgrund des Hinzufügens des Puffers der Hochgeschwindigkeitsbetrieb der PN-Muster-Generatorschaltungen gemäß der herkömmlichen PN-Muster-Generatorschaltung behindert.

Zusammenfassung der Erfindung

In Anbetracht des zuvor Erwähnten, ist es eine Aufgabe der vorliegenden Erfindung, eine PN-Muster-Generatorschaltung bereitzustellen, die ohne Rücksicht auf die Anzahl der auszugebenden PN-Stufen sehr schnell arbeitet und die verschiedenen Probleme löst, die in den herkömmlichen PN-Muster- Generatorschaltungen vorliegen. Zu den Problemen der herkömmlichen PN-Stufen gehören insbesondere die Steigerung der Komplexität der PN-Muster-Generatorschaltung proportional zur Anzahl der auszugebenden PN-Stufen, die Verminderung der Betriebsgeschwindigkeit der PN-Muster-Generatorschaltung infolge der Steigerung im Belastungsfaktor des Ausgangs (fan-out) einer jeden DFF-Schaltung, und ähnliches.

Um das zuvor Erwähnte zu realisieren, stellt die vorliegende Erfindung eine Pseudo-Zufallsmuster-Generatorschaltung für die Ausgabe von Pseudo-Zufallsmustern einer Vielzahl von PN-Stufen bereit, dadurch gekennzeichnet, daß sie umfaßt:
eine Mehrzahl von Verriegelungsschaltungsvorrichtungen 1 zur Durchführung der verzögerten Ausgabe einer Dateneingabe syn chron zu einer Takteingabe;
eine Mehrfach-Eingabe-EXCLUSIV-ODER-Arithmetikschaltungs vorrichtung 2, deren eine Ausgabe in die Verriegelungsschal tungsvorrichtungen 1 eingegeben wird; und
eine Auswahlschaltungsvorrichtung 3 zur Auswahl einer Ausgabe der Verriegelungsschaltungsvorrichtungen 1 und zur Eingabe der Ausgabe als Eingabedaten in die EXCLUSIV-ODER- Arithmetikschaltungsvorrichtung 2;
wobei die Auswahlschaltungsvorrichtung 3 gemäß eines ein gegebenen Auswahlsignals eine Ausgabe der EXCLUSIV-ODER-Arithme tikschaltungsvorrichtung 2 schaltet.

Zusätzlich kann diese Pseudo-Zufallsmuster-Generatorschaltung weiterhin auch eine Dekodierschaltungsvorrichtung 4 umfassen, die ein eingegebenes PN-Auswahlsignal in ein Auswahlsignal umwandelt und das Auswahlsignal ausgibt.

Gemäß der PN-Muster-Generatorschaltung der vorliegenden Erfin dung wird die Schaltung der PN-Stufen durch die Veränderung der Auswahlsignaleingabe zur Auswahlschaltung durchgeführt. Auf diese Weise wird eine Vielzahl von PN-Stufen-Pseudo-Zufallsmu ster erzeugt. Folglich ist es - sogar im Falle, daß sich die Anzahl der auszugebenden PN-Stufen erhöht - möglich, mit dieser Situation fertig zu werden, indem einfach die Auswahl des Rück führungssignals aus der Verriegelungsschaltung verändert wird, ohne die Anzahl der EXKLUSIV-ODER-Arithmetik-Schaltungen zu ändern. Als Folge davon ist die Schaltungsgröße nicht proportio nal zur Anzahl der auszugebenden PN-Stufen; und zusätzlich entspricht - selbst bei einem Maximum - der Belastungsfaktor des Ausgangs (fan-out) der Verriegelungsschaltungen (DFF-Schaltun gen) der Anzahl an Verriegelungsschaltungen (DFF-Schaltungen), ohne Rücksicht auf die Anzahl von PN-Stufen (d. h. der Bela stungsfaktor des Ausgangs steht in keinem Zusammenhang zur Anzahl der PN-Stufen).

Kurze Beschreibung der Zeichnungen

Fig. 1 ist ein Schaltungsdiagramm, das einen Aufbau einer PN-Muster-Generatorschaltung in Übereinstimmung mit einer bevorzugten Ausführungsform der vorliegenden Erfindung zeigt.

Fig. 2 ist ein Schaltungsdiagramm, das einen Aufbau einer Mehrfach-Eingaben-EXCLUSIV-ODER-Arithmetik-Schaltung und einer Auswahlschaltung zeigt, die die PN-Muster-Generatorschaltung in Fig. 1 umfaßt.

Fig. 3 ist ein Schaltungsdiagramm, das einen Aufbau einer Dekodierschaltung zeigt, die die in Fig. 1 gezeigte PN-Muster- Generatorschaltung umfaßt.

Fig. 4 ist ein Schaltungsdiagramm, das einen Aufbau einer herkömmlichen PN-Muster-Generatorschaltung zeigt.

Fig. 5 ist ein Schaltungsdiagramm einer PN-Muster- Generatorschaltung zur Ausgabe des PN-Musters einer einzigen PN- Stufe.

Fig. 6 ist ein Schaltungsdiagramm, das ein Beispiel einer PN-Muster-Arithmetik-Schaltung zeigt, die die in Fig. 4 gezeigte PN-Muster-Generatorschaltung umfaßt.

Detaillierte Beschreibung der bevorzugten Ausführungsformen

Im folgenden werden die bevorzugten Ausführungsformen der vorliegenden Erfindung mit Bezug auf die Figuren erklärt. Fig. 1 ist ein Diagramm, das einen Aufbau einer bevorzugten Ausführungsform der vorliegenden Erfindung zeigt. In dieser Figur wird eine PN-Muster-Generatorschaltung einer Vielzahl von PN-Stufen gezeigt, die DFF-Schaltungen 1-1 ∼ 1-M umfaßt. Die PN- Muster-Generatorschaltung umfaßt weiterhin die EXCLUSIV-ODER- Schaltungen 2-1 ∼ 2-M; die Auswahlschaltungen 3-1a ∼ 3-1c, 3-2a ∼ 3-2b, und 3-Ma ∼ 3-Mc; und eine Dekodierschaltung 4.

Desweiteren werden ebenfalls in Fig. 1 eine PN-Auswahlsignal- Eingabeklemme 5, eine Multiplex-PN-Muster-Ausgabeklemme 6, eine Takteingabeklemme 7 und eine Niedrigpegel-Eingabeklemme 8 zur Verfügung gestellt.

Das Multiplex-PN-Muster, das aus den DFF-Schaltungen 1-1 ∼ 1-M ausgegeben wird, wird in die Auswahlschaltung 3 eingegeben. In der Auswahlschaltung 3, werden unter allen eingegebenen Signalen nur die Signale ausgewählt, die zur Berechnung des Multiplex-PN- Musters benötigt werden. Die Mehrfach-Eingaben-EXCLUSIV-ODER- Arithmetik-Schaltung 2 führt dann die EXCLUSIV-ODER-Arithmetik an der Ausgabe der Auswahlschaltung durch und gibt das Ergebnis für den nachfolgenden Zustand aus.

In dieser PN-Muster-Generatorschaltung wird im folgenden die Anzahl der Eingaben der Mehrfach-Eingaben-EXCLUSIV-ODER- Arithmetik-Schaltung 2 beschrieben. Insbesondere stimmt die Anzahl der Eingaben der Mehrfach-Eingaben-EXCLUSIV-ODER-Arithme tik-Schaltung 2 mit der Anzahl der Eingaben der Maximum- EXKLUSIV-ODER-Arithmetik-Schaltung in der PN-Muster-Arithmetik- Schaltung der benötigten PN-Stufen überein. Mit anderen Worten wird beispielsweise im Falle der Ausgabe eines PN-Musters dreier PN-Stufen - z. B. PN-Stufen x, y und z - die Eingabe D einer jeden entsprechenden PN-Stufe einer gegebenen DFF-Schaltung wie folgt ausgedrückt.

Zum Zeitpunkt der PN-Stufe x: Dx = Q1(t) _* Q2(t)
zum Zeitpunkt der PN-Stufe y: Dy = Q2(t) _* Q3(t) _* Q4(t)
zum Zeitpunkt der PN-Stufe z: Dz = Q1(t) Formel (5)

Im oberen Fall (da die EXKLUSIV-ODER-Arithmetik-Schaltung zur DFF-Schaltung aufschaltet) wird, da das EXCLUSIV-ODER dreier Eingaben zum Zeitpunkt der PN-Stufe y als Maximum dient, eine Drei-Eingaben-EXCLUSIV-ODER-Arithmetik-Schaltung benötigt.

Im folgenden wird das Eingabesignal der Auswahlschaltung 3 und der Dekodierschaltung 4 detaillierter erklärt. Das in die Aus wahlschaltung 3 einzugebende Signal ist mit dem Rückfüh rungssignal einer jeden PN-Stufe gleich und überschreitet, selbst wenn der Belastungsfaktor des Ausgangs (fan-out) einer jeden DFF-Schaltung ein Maximum erreicht, in keinem Fall die Anzahl von DFF-Schaltungen M. Mit anderen Worten ist die Ausgabe einer gegebenen DFF-Schaltung nur mit einer Auswahlschaltung unter den Auswahlschaltungen, die zur EXCLUSIV-ODER-Arithmetik- Schaltung aufgeschaltet sind, verbunden.

Dieser Aspekt wird mit Rücksicht auf den Fall der zuvor erwähnten Formel (5) erklärt. Im Fall, daß die Eingabe einer jeden PN-Stufe einer gegebenen DFF-Schaltung mittels der Formel (5) ausgedrückt wird, kann die Eingabe D dieser DFF-Schaltung mittels der folgenden Formel (6) ausgedrückt werden.

D = Dx · Sx + Dy · Sy + Dz · Sz
= {Q1(t) _* Q2(t)} · Sx
. . . + {Q2(t) _* Q3(t) _* Q4(t)} · Sy
+ Q1(t) · Sz Formel (6)

Worin "·" und "+" jeweils das logische Produkt und die logische Summe darstellen

zum Zeitpunkt von PN-Stufe x: Sx = 1, Sy = 0, Sz = 0
zum Zeitpunkt von PN-Stufe y: Sx = 0, Sy = 1, Sz = 0
zum Zeitpunkt von PN-Stufe z: Sx = 0, Sy = 0, Sz = 1.

In der oben beschriebenen Formel (5) wird Q1(t) für die Arithmetik zum Zeitpunkt der PN-Stufen x und z benötigt; während Q2(t) zum Zeitpunkt der PN-Stufen x und y benötigt wird. Als Ergebnis zeigen Q1(t) und Q2(t) eine gemeinsame Natur, weshalb die Formel (6) auch auf die folgende Weise ausgedrückt werden kann

D = Q1(t) · S1 _* Q2(t) · S2 _* Q3(t) · S3 _* Q4(t) · S4 Formel (7)

(in der Formel, S1 = Sx + Sz, S2 = Sx + Sy, S3 = Sy, S4 = Sy).

Das Schaltungsdiagramm der zuvor erwähnten Formel wird in Fig. 2 gezeigt. In der in Fig. 2 gezeigten Schaltung sind eine Eingabe- EXCLUSIV-ODER-Arithmetik-Schaltung 51, die Auswahlschaltungen 52-1 ∼ 52-3, die Auswahlsignal-Eingabeklemmen 53-1 ∼ 53-3 der zuvor erwähnten Auswahlschaltungen und eine Niedrigpegel- Eingabeklemme 54 bereitgestellt. Gemäß dieser Schaltung wird eine EXCLUSIV-ODER-Arithmetik (Berechnung) dreier Signale zum Zeitpunkt der PN-Stufe y durchgeführt. Jedoch wird zum Zeitpunkt der PN-Stufe x oder z, Niedrigpegel 54 in eine Eingabe der Auswahlschaltung eingegeben - ohne Durchführung der oberen Drei- Signal-EXCLUSIV-ODER-Arithmetik - und eine EXCLUSIV-ODER- Arithmetik Verknüpfung dreier Signale oder weniger wird dann durchgeführt. Weiterhin entspricht der oben erwähnte Niedrig pegel 54 der Niedrig-Pegel-Eingabe aus der in Fig. 1 gezeigten Niedrig-Pegel-Eingabeklemme 8.

Entsprechend ist in dieser Schaltung - zum Zeitpunkt der Ausgabe der PN-Stufe x - das Auswahlsignal 53-1 der Auswahlschaltung 52- 1 0, Auswahlsignal 53-2 der Auswahlschaltung 52-2 0 und Auswahlsignal 53-3 der Auswahlschaltung 52-3 1. Auf dieselbe Weise ist - zum Zeitpunkt der Ausgabe der PN-Stufe y - das Auswahlsignal 53-1 1, das Auswahlsignal 53-2 0 und das Auswahlsignal 53-3 0. Desweiteren ist zum Zeitpunkt, wenn die PN-Stufe z ausgegeben wird, das Auswahlsignal 53-1 0, das Auswahlsignal 53-2 1 und Auswahlsignal 53-3 1.

Wie oben beschrieben, sind, da Q1(t) und Q2(t) gemeinsam gebil det werden, die Auswahleingaben nicht alle einheitlich. In die sem Stadium muß das PN-Auswahlsignal in Auswahlsignale für jede Auswahlschaltung umgewandelt werden; auf diese Weise umfaßt der Schaltungsaufbau von Fig. 1 eine Dekodierschaltung 4 zur Um wandlung der PN-Stufen-Auswahlsignale der PN-Stufen-Auswahl signal-Eingabeklemmen 5 in Auswahlsignale für jede der Auswahl schaltungen.

Wie in Fig. 3 gezeigt, umfaßt die Dekodierschaltung 4 eine NOR- Arithmetik-Schaltung 61, eine UND-Arithmetik-Schaltung 62, eine ODER-Arithmetik-Schaltung 63, einen Inverter 64, Eingabeklemmen 65-1 ∼ 65-2 für die PN-Auswahlsignale S0 und S1 und Auswahl signal-Ausgabeklemmen 66-1 ∼ 66-3 zur Auswahlschaltung. Diese Dekodierschaltung 4 gibt beispielsweise im Fall der in Fig. 2 gezeigten PN-Muster-Arithmetik-Schaltung die Auswahlsignale einer jeden Auswahlschaltung zu dem Zeitpunkt aus, wenn die PN- Auswahlsignale S1 und S0 zum Zeitpunkt der PN-Stufe x jeweils 0 und 0 sind; zum Zeitpunkt der PN-Stufe y die PN-Auswahlsignale S1 und S0 jeweils 0 und 1 sind; und wenn zum Zeitpunkt der PN- Stufe z die PN-Auswahlsignale S1 und S0 entsprechend 1 und 0 sind.

Desweiteren ist, nach der in Fig. 3 gezeigten Dekodierschaltung 4, die Auswahlsignal-Ausgabeklemme 66-1 mit der Auswahlsignal- Eingabeklemme 53-1 der in Fig. 2 gezeigten Auswahlschaltung 52-1 verbunden. Auf dieselbe Weise sind die Auswahlsignal-Ausgabe klemme 66-2 und die Auswahlsignal-Ausgabeklemme 65-3 jeweils mit der entsprechenden Auswahlsignal-Eingabeklemme 53-2 und der entsprechenden Auswahlsignal-Eingabeklemme 53-3 verbunden. Gemäß dieses Aufbaus ist es möglich, jede Auswahlschaltung mittels PN- Auswahlsignal S0 und S1 aus den Eingabeklemmen 65-1 ∼ 65-2 zu bestimmen.

Gemäß der vorliegenden Erfindung wurde bei der Herstellung einer PN-Muster-Generatorschaltung zur Ausgabe der PN-Muster von 9 Typen an PN-Stufen festgestellt, daß die Schaltungsgröße um annähernd 50% vermindert wird, mit einer annähernd 20% Steige rung in der Betriebsgeschwindigkeit gegenüber einer PN-Muster- Generatorschaltung herkömmlichen Schaltungsaufbaus.

Auswirkungen der Erfindung

Gemäß der vorliegenden Erfindung ist es möglich Pseudo-Zufalls muster einer Vielzahl von PN-Stufen zu erzeugen durch Schaltung der PN-Stufen, indem die Auswahlsignaleingabe zu den Auswahl schaltungen verändert wird. Deshalb gibt es selbst im Fall, daß die Anzahl von PN-Stufen steigt, keine Veränderung in der Anzahl der EXCLUSIV-ODER-Arithmetik-Schaltungen.

Folglich ist es, selbst wenn die Anzahl von PN-Stufen steigt, möglich, eine PN-Muster-Generator-Schaltung bereitzustellen, in der die Betriebsgeschwindigkeit unvermindert ist, und worin es keine von der Anzahl der auszugebenden PN-Stufen abhängige Ver änderung der Schaltungsgröße bzw. keine Veränderung in dem Bela stungsfaktor des Ausgangs (fan-out) der DFF-Schaltung (Verriege lungsschaltung) gibt.

Claims

1. Pseudo-Zufallsmuster-Generatorschaltung zur Ausgabe von Pseudo-Zufallsmustern einer Vielzahl von PN-Stufen, dadurch gekennzeichnet, daß sie umfaßt:
eine Mehrzahl von Verriegelungsschaltungsvorrichtungen zur Durchführung der verzögerten Ausgabe einer Dateneingabe syn chron zu einer Takteingabe;
eine Mehrfach-Eingabe-EXCLUSIV-ODER-Arithmetikschaltungs vorrichtung, deren eine Ausgabe in die Verriegelungsschaltungs vorrichtungen eingegeben wird; und
eine Auswahlschaltungsvorrichtung zur Auswahl einer Aus gabe der Verriegelungsschaltungsvorrichtungen und zur Eingabe der Ausgabe als Eingabedaten in die EXCLUSIV-ODER-Arithmetik schaltungsvorrichtung;
wobei die Auswahlschaltungsvorrichtung gemäß eines ein gegebenen Auswahlsignals eine Ausgabe der EXCLUSIV-ODER-Arithme tikschaltungsvorrichtung schaltet.

2. Die Pseudo-Zufallsmuster-Generatorschaltung nach An spruch 1, weiterhin umfassend:
eine Dekodierschaltungsvorrichtung zur Umwandlung eines eingegebenen PN-Auswahlsignals in ein Auswahlsignal und zur Aus gabe des Auswahlsignals.

3. Die Pseudo-Zufallsmuster-Generatorschaltung nach einem der Ansprüche 1 und 2, wobei die Verriegelungsschaltungsvorrich tung eine D-Typ-Flip-Flop-Schaltung ist.