DE19525781A1

DE19525781A1 - Pseudo random pattern generator circuit

Info

Publication number: DE19525781A1
Application number: DE19525781A
Authority: DE
Inventors: Keiji Negi
Original assignee: Ando Electric Co Ltd
Current assignee: Ando Electric Co Ltd
Priority date: 1994-07-15
Filing date: 1995-07-14
Publication date: 1996-01-25
Anticipated expiration: 2015-07-15
Also published as: GB9512629D0; GB2291234B; FR2722896B1; JPH0832416A; FR2722896A1; DE19525781C2; US5638309A; GB2291234A

Description

Field of invention

Die vorliegende Erfindung betrifft eine Pseudo-Zufallsmuster- Generatorschaltung (hiernach als "PN-Muster-Generatorschaltung" bezeichnet), und insbesondere eine PN-Muster-Generatorschaltung, die eine Vielzahl von PN-Stufen aufweist und Pseudo- Zufallsmuster zum Multiplexbetrieb (hiernach als "Multiplex-PN- Muster" bezeichnet) einer Vielzahl von PN-Stufen ausgeben kann.The present invention relates to a pseudo-random pattern Generator circuit (hereinafter referred to as "PN pattern generator circuit" referred to), and in particular a PN pattern generator circuit, which has a variety of PN levels and pseudo Random pattern for multiplex operation (hereinafter referred to as "multiplex PN Pattern "referred) can output a variety of PN levels.

Relevant state of the art

Fig. 4 ist ein Diagramm, das eine Struktur einer herkömmlichen PN-Muster-Generatorschaltung zeigt. Diese Schaltung ist eine PN- Muster-Generatorschaltung zum Multiplexbetrieb und ist aus D- Typ-Flip-Flop-Schaltungen (hiernach als DFF-Schaltung bezeich net) 1-1 ∼ 1-M, N:1 Auswahlschaltungen 10-1 ∼ 10-M, Multiplex-PN Muster-Arithmetik-Schaltungen 11-1 ∼ 11-N, etc. aufgebaut. Weiterhin werden in Fig. 4 auch eine PN-Stufen-Auswahlsignal-Ein gabeklemme 5, eine Multiplex-PN-Signalmuster-Ausgabeklemme 6 und eine Takt-Eingabeklemme 7 bereitgestellt. Fig. 4 is a diagram showing a structure of a conventional PN pattern generator circuit. This circuit is a PN pattern generator circuit for multiplex operation and is made of D-type flip-flop circuits (hereinafter referred to as DFF circuit) 1-1 ∼ 1- M, N: 1 selection circuits 10-1 ∼ 10- M, multiplex PN pattern arithmetic circuits 11-1 ∼ 11- N, etc. constructed. Further, in Fig. 4, a PN-stage selection signal A reproducing terminal 5, provided a multiplex PN signal pattern output terminal 6 and a clock input terminal 7.

Die Multiplex-PN-Muster-Arithmetik-Schaltungen 11-1 ∼ 11-N sind Arithmetik-Schaltungen zur Verwendung in verschiedenen PN- Stufen, die die Ausgabe von DFF-Schaltungen 1-1 ∼ 1-M als Einga ben erhalten und das Multiplex-PN-Muster des nachfolgenden Zeit punktes berechnen. Zusätzlich wählen die Auswahlschaltungen 10-1 ∼ 10-M (mittels des PN-Stufen-Auswahlsignals der PN-Stufen- Auswahlsignal-Eingabeklemme 5) die Ausgaben der Multiplex-PN- Muster-Arithmetik-Schaltungen. Weiterhin führen die DFF- Schaltungen 1-1 ∼ 1-M die Neutaktung der Ausgaben der N:1 Auswahlschaltungen 10-1 ∼ 10-M durch und geben das Multiplex-PN- Signalmuster aus.The multiplex PN pattern arithmetic circuits 11-1 ∼ 11- N are arithmetic circuits for use in various PN stages, which receive the output of DFF circuits 1-1 ∼ 1- M as inputs and the multiplex - Calculate the PN pattern of the following point in time. In addition, the selection circuits 10-1 ∼ 10- M (by means of the PN stage selection signal of the PN stage selection signal input terminal 5 ) select the outputs of the multiplex PN pattern arithmetic circuits. Furthermore, the DFF circuits 1-1 ∼ 1- M re-clock the outputs of the N: 1 selection circuits 10-1 ∼ 10- M and output the multiplex PN signal pattern.

Fig. 5 ist ein Diagramm, das ein Beispiel einer PN-Muster- Generatorschaltung zeigt, die ein PN-Muster einer einzelnen PN- Stufe ausgibt, die nicht für den Multiplexbetrieb bestimmt ist. Die in Fig. 5 gezeigte PN-Muster-Generatorschaltung ist aus Schieberegistern die DFF-Schaltungen 42-1 ∼ 42-N von n-Stufen umfassen, ausgebildet, und aus einer EXCLUSIV-ODER-Arithmetik- Schaltung 43, die eine Rückkopplungseingabe davon bildet. Desweiteren werden in Fig. 5 auch eine Takt-Eingabeklemme 40 und eine PN-Muster-Ausgabeklemme 41 bereitgestellt. FIG. 5 is a diagram showing an example of a PN pattern generator circuit that outputs a PN pattern of a single PN stage that is not intended for multiplexing. The PN pattern generator circuit shown in Fig. 5 is formed of shift registers comprising DFF circuits 42-1 ∼ 42- N of n stages, and an EXCLUSIVE-OR arithmetic circuit 43 which forms a feedback input thereof . Further, 5 will also have a clock input terminal 40, and a PN pattern output terminal 41 provided in Fig..

Zusätzlich wird, wie in der zuvor erwähnten Figur gezeigt, jeder der DFF-Schaltungen 42-1 ∼ 42-n ein jeweiliges kennzeichnendes Element zugewiesen - angefangen von der PN-Muster-Aus gabenklemmseite 41, d.h, 1, 2, 3 . . ., i, . . ., m, n. Die Ausgabe der "j"-sten DFF-Schaltung zu einem bestimmten Zeitpunkt t wird durch Qj(t) ausgedrückt. Auf diese Weise wird, da das Schie beregister aus den DFF-Schaltungen 42-1 ∼ 42-n gebildet wird, die Ausgabe Qj(t+1) der "j"-sten DFF-Schaltung zum Zeitpunkt (t+1), der auf eine Takteingabe der DFF-Schaltungen 42-1 ∼ 42-n über die Eingabeklemme 40 folgt, durch die folgende Formel (1) ausgedrückt. Hier ist j m.In addition, as shown in the aforementioned figure, each of the DFF circuits 42-1 ∼ 42- n is assigned a respective characteristic element - starting from the PN pattern output terminal side 41 , ie, 1 , 2 , 3 . . ., i,. . ., m, n. The output of the "j" -th DFF circuit at a certain time t is expressed by Qj (t). In this way, since the shift register is formed from the DFF circuits 42-1 ∼ 42- n, the output Qj (t + 1) of the "j" th DFF circuit at the time (t + 1) that following a clock input of the DFF circuits 42-1 ∼ 42- n via the input terminal 40 is expressed by the following formula (1). Here is j m.

Qj (t+1) = Qj+1(t) Formel (1)Qj (t + 1) = Qj + 1 (t) formula (1)

Zusätzlich ist die Ausgabe der "n"-ten DFF-Schaltung 42-n zum Zeitpunkt t+1 die EXCLUSIV-ODER Verknüpfung der ersten DFF- Schaltung 42-1 und der "i"-ten DFF-Schaltung 42-i, und wird daher durch die folgende Formel (2) ausgedrückt. Desweiteren ist "*" die (arithmetische) Berechnung, die mittels der EXCLUSIV- ODER-Arithmetik-Schaltung 43 durchgeführt wird.In addition, the output of the "n" th DFF circuit 42- n at time t + 1 is the EXCLUSIVE OR combination of the first DFF circuit 42-1 and the "i" th DFF circuit 42- i, and will therefore expressed by the following formula (2). Furthermore, "*" is the (arithmetic) calculation which is carried out by means of the EXCLUSIVE OR arithmetic circuit 43 .

Qn(t+1) = Q1(t) _* Qi(t) Formel (2)Qn (t + 1) = Q1 (t) _* Qi (t) formula (2)

Folglich wird das PN-Muster Q1(t), Q1(t+1), Q1(t+2), . . ., sequentiell aus der PN-Muster-Ausgabeklemme 41 ausgegeben. Entsprechend besitzt das PN-Muster eine gewisse Zyklizität. Der Zyklus wird mittels der Stufen n des Schieberegisters bestimmt und umfaßt spezifisch einen (2n-1) Takt. Auf diese Weise werden die Stufen n des Schieberegisters als "PN-Stufe" bezeichnet.As a result, the PN pattern Q1 (t), Q1 (t + 1), Q1 (t + 2),. . ., sequentially output from the PN pattern output terminal 41 . Accordingly, the PN pattern has a certain cyclicality. The cycle is determined by means of the stages n of the shift register and specifically comprises a (2n-1) clock. In this way, the stages n of the shift register are referred to as the "PN stage".

Als Verfahren für eine kostengünstige, sehr schnelle Ausgabe von PN-Mustern, sind Verfahren bekannt, in denen das parallele PN- Muster ausgegeben wird, oder in denen die PN-Muster einem Multiplex-Vorgang unterzogen werden, indem eine bei einer noch höheren Geschwindigkeit betriebene Multiplexschaltung verwendet wird. Anschließend werden die PN-Muster ausgegeben. Die Schaltung zur Erzeugung paralleler PN-Muster für dieses Multiplexen ist eine Multiplex-PN-Muster-Generatorschaltung, und die ausgegebenen Daten aus dieser Schaltung entsprechen den Multiplex-PN-Mustern. Beispielsweise wird eine PN-Muster- Generatorschaltung zum M-fachen Multiplexen mittels einer Anzahl von "M" DFF-Schaltungen gebaut.As a method for an inexpensive, very fast output of PN patterns, methods are known in which the parallel PN Pattern is output, or in which the PN pattern one Multiplexed by one at a time higher speed operated multiplex circuit used becomes. The PN patterns are then output. The Circuit for generating parallel PN patterns for this Multiplexing is a multiplex PN pattern generator circuit, and the output data from this circuit correspond to Multiplex PN patterns. For example, a PN pattern Generator circuit for M-fold multiplexing by means of a number built by "M" DFF circuits.

So ist es, damit eine aus den zuvor erwähnten PN-Mustern gebildete Datenfolge Q1(t), Q1(t+1), . . ., zum Multiplexen vor bereitet wird, unnötig, diese Datenfolge parallel auszugeben. Wenn die Anzahl von PN-Mustern, die zum M-fachen Multiplexen benötigt werden, als "M" bezeichnet wird, ist die benötigte Datenfolge wie folgt:So it is, so one of the PN patterns mentioned earlier data sequence Q1 (t), Q1 (t + 1),. . ., for multiplexing is prepared to output this data sequence in parallel unnecessarily. If the number of PN patterns multiplexing M times required as "M" is required Data sequence as follows:

Q1(t), Q1(t+M), . . .,
Q1(t+1), Q1(t+M+1), . . .,
Q1(t+M-1), Q1(t+2M+1), . . . Formel 3Q1 (t), Q1 (t + M),. . .,
Q1 (t + 1), Q1 (t + M + 1),. . .,
Q1 (t + M-1), Q1 (t + 2M + 1),. . . Formula 3

Diese Datenfolgen können auf folgende Weise gemäß der zuvor erwähnten Formel (1) umgeschrieben werden, wobei aber dann eine Schaltung erforderlich wird, die die Zustände einer jeden DFF- Schaltung M-Takte im voraus berechnet.These data strings can be carried out in the following manner according to the previously mentioned formula (1) can be rewritten, but then a Circuit is required that reflects the states of each DFF Circuit M clocks calculated in advance.

Q1(t), Q1(t+M), . . .,
Q2(t), Q2(t+M), . . .
QM(t), QM(t+M), . . . Formel (4)Q1 (t), Q1 (t + M),. . .,
Q2 (t), Q2 (t + M),. . .
QM (t), QM (t + M),. . . Formula (4)

Als Beispiel einer Schaltung zum Berechnen eines zuvor erwähnten Zustands, wird eine 8-Multiplex-PN-Muster-Arithmetik-Schaltung in Fig. 6 gezeigt, die sieben Stufen umfaßt. Diese Schaltung ist unter Verwendung der EXCLUSIV-ODER-Arithmetik-Schaltungen 30-1 ∼ 30-8 gebildet. Die Ausgabe der DFF-Schaltung wird zurückgeführt und in die Klemmen 32-1 ∼ 32-7 eingegeben. Die Arithmetik- Ergebnisse der nachfolgenden Zustände einer jeden DFF-Schaltung werden aus den Klemmen 31-1 ∼ 31-8 ausgegeben.As an example of a circuit for calculating a aforementioned state, an 8-multiplex PN pattern arithmetic circuit is shown in Fig. 6, which comprises seven stages. This circuit is formed using the EXCLUSIVE-OR arithmetic circuits 30-1 ∼ 30-8 . The output of the DFF circuit is fed back and entered into terminals 32-1 ∼ 32-7 . The arithmetic results of the subsequent states of each DFF circuit are output from terminals 31-1 ∼ 31-8 .

Fig. 6 zeigt ein Beispiel einer Multiplex-PN-Muster-Arithmetik- Schaltung, die sieben Stufen umfaßt; sobald andere PN-Stufen ausgegeben werden, wird eine andere PN-Muster-Arithmetik- Schaltung benötigt. Jedoch ist der Fall von Multiplex-PN-Muster- Arithmetik-Schaltungen zum Multiplexen anderer PN-Stufen ähnlich und kann gebildet werden, indem nur Mehrfach-Eingaben-EXCLUSIV- ODER-Arithmetik-Schaltungen verwendet werden. Gemäß der herkömmlichen PN-Muster-Generator-Schaltung zur Ausgabe einer Vielzahl von PN-Stufen, wurde eine Struktur verwirklicht, die eine Vielzahl von PN-Muster-Arithmetik-Schaltungen zum Multiplexen umfaßt, worin die Schaltung der PN-Stufen mittels der Schaltung der daraus hervorgehenden Ausgabe durchgeführt wurde, indem eine Auswahlschaltung verwendet wird. Fig. 6 shows an example of a multiplex PN pattern arithmetic circuit comprising seven stages; as soon as other PN levels are output, a different PN pattern arithmetic circuit is required. However, the case of multiplex PN pattern arithmetic circuits for multiplexing other PN stages is similar and can be formed using only multi-input EXCLUSIVE OR arithmetic circuits. According to the conventional PN pattern generator circuit for outputting a plurality of PN stages, a structure has been realized which comprises a plurality of PN pattern arithmetic circuits for multiplexing, in which the circuit of the PN stages by means of the circuit of FIG resulting output was performed using a selection circuit.

Beispielsweise gibt die in der Fig. 4 gezeigte PN-Muster- Generatorschaltung PN-Muster entsprechend N-Typen von PN-Stufen aus und hat eine Anzahl "N" von PN-Muster-Arithmetik-Schaltungen 11-1 ∼ 11-N. Die Ausgaben dieser "N" PN-Muster-Arithmetik- Schaltungen 11-1 ∼ 11-N werden einer Schaltung der PN-Stufen durch die N:1 Auswahlschaltungen 10-1 ∼ 10-M unterzogen, wobei die PN-Stufen-Auswahlsignale von der PN-Stufen-Auswahlsignal- Eingabeklemme 5 verwendet werden.For example, the PN pattern generator circuit shown in Fig. 4 outputs PN patterns corresponding to N types of PN stages and has a number "N" of PN pattern arithmetic circuits 11-1 ∼ 11- N. Outputs of these "N" PN pattern arithmetic circuits 11-1 ∼ 11- N are subjected to switching of the PN stages by the N: 1 selection circuits 10-1 ∼ 10- M, with the PN stage selection signals from the PN stage selection signal input terminal 5 can be used.

In der herkömmlichen PN-Muster-Generatorschaltung zur Ausgabe einer Vielzahl von PN-Stufen, wurden PN-Muster-Arithmetik- Schaltungen bereitgestellt, die der Anzahl von auszugebenden PN- Stufen entsprachen, und die Ausgaben dieser PN-Muster- Arithmetik-Schaltungen wurden mittels einer Auswahlschaltung so geschaltet, daß die Ausgabe einer Vielzahl von PN-Stufenmustern möglich war.In the conventional PN pattern generator circuit for output a variety of PN levels, PN pattern arithmetic Circuits provided, the number of PN to be output Levels corresponded, and the outputs of these PN pattern Arithmetic circuits were made using a selection circuit switched that the output of a variety of PN step patterns was possible.

Wie auch immer muß die Anzahl der PN-Muster-Arithmetik-Schaltun gen entsprechend des Aufbaus dieser gewöhnlichen PN-Muster- Generatorschaltungen zur Anzahl der auszugebenden PN-Stufen proportional sein, wobei dadurch die Gatteranzahl erhöht wird, wodurch auch wiederum die Schaltungskomplexität steigt. Zusätzlich entspricht der Belastungsfaktor des Ausgangs (fan- out) einer jeden DFF-Schaltung der Gesamtsumme der Belas tungsfaktoren der Eingänge (fan-in) einer jeden PN-Muster-Arith metik-Schaltung. So steigt dieser Wert proportional zur Anzahl der PN-Muster-Arithmetik-Schaltungen. Anbetrachts der Signalver zögerung zwischen der DFF-Schaltung und der PN-Muster-Arith metik-Schaltung muß ein Puffer oder ähnliches dazwischengeschal tet werden.However, the number of PN pattern arithmetic circuits must according to the structure of these ordinary PN pattern Generator circuits for the number of PN levels to be output be proportional, thereby increasing the number of gates, which in turn increases circuit complexity. In addition, the load factor of the output (fan out) of each DFF circuit of the total sum of the belas factors of the inputs (fan-in) of each PN pattern arith metik circuit. So this value increases in proportion to the number of the PN pattern arithmetic circuits. Considering the signal ver delay between the DFF circuit and the PN pattern arith Metik circuit has a buffer or the like interposed be tested.

Jedoch wird aufgrund des Hinzufügens des Puffers der Hochgeschwindigkeitsbetrieb der PN-Muster-Generatorschaltungen gemäß der herkömmlichen PN-Muster-Generatorschaltung behindert.However, due to the addition of the buffer, the High speed operation of the PN pattern generator circuits according to the conventional PN pattern generator circuit.

Summary of the invention

In Anbetracht des zuvor Erwähnten, ist es eine Aufgabe der vorliegenden Erfindung, eine PN-Muster-Generatorschaltung bereitzustellen, die ohne Rücksicht auf die Anzahl der auszugebenden PN-Stufen sehr schnell arbeitet und die verschiedenen Probleme löst, die in den herkömmlichen PN-Muster- Generatorschaltungen vorliegen. Zu den Problemen der herkömmlichen PN-Stufen gehören insbesondere die Steigerung der Komplexität der PN-Muster-Generatorschaltung proportional zur Anzahl der auszugebenden PN-Stufen, die Verminderung der Betriebsgeschwindigkeit der PN-Muster-Generatorschaltung infolge der Steigerung im Belastungsfaktor des Ausgangs (fan-out) einer jeden DFF-Schaltung, und ähnliches.In view of the above, it is a task of the present invention, a PN pattern generator circuit provide that regardless of the number of PN levels to be output works very quickly and the solves various problems encountered in the conventional PN pattern Generator circuits are present. To the problems of conventional PN levels include in particular the increase in Complexity of the PN pattern generator circuit proportional to Number of PN levels to be output, the reduction in Operating speed of the PN pattern generator circuit as a result the increase in the load factor of the output (fan-out) one any DFF circuit, and the like.

Um das zuvor Erwähnte zu realisieren, stellt die vorliegende Erfindung eine Pseudo-Zufallsmuster-Generatorschaltung für die Ausgabe von Pseudo-Zufallsmustern einer Vielzahl von PN-Stufen bereit, dadurch gekennzeichnet, daß sie umfaßt:
eine Mehrzahl von Verriegelungsschaltungsvorrichtungen 1 zur Durchführung der verzögerten Ausgabe einer Dateneingabe syn chron zu einer Takteingabe;
eine Mehrfach-Eingabe-EXCLUSIV-ODER-Arithmetikschaltungs vorrichtung 2, deren eine Ausgabe in die Verriegelungsschal tungsvorrichtungen 1 eingegeben wird; und
eine Auswahlschaltungsvorrichtung 3 zur Auswahl einer Ausgabe der Verriegelungsschaltungsvorrichtungen 1 und zur Eingabe der Ausgabe als Eingabedaten in die EXCLUSIV-ODER- Arithmetikschaltungsvorrichtung 2;
wobei die Auswahlschaltungsvorrichtung 3 gemäß eines ein gegebenen Auswahlsignals eine Ausgabe der EXCLUSIV-ODER-Arithme tikschaltungsvorrichtung 2 schaltet.To realize the above, the present invention provides a pseudo-random pattern generator circuit for the output of pseudo-random patterns of a plurality of PN levels, characterized in that it comprises:
a plurality of latch circuit devices 1 for performing the delayed output of data input in synchronism with a clock input;
a multi-input EXCLUSIVE-OR arithmetic circuit device 2 whose output is input to the latch circuit devices 1 ; and
a selection circuit device 3 for selecting an output of the latch circuit devices 1 and for inputting the output as input data into the EXCLUSIVE-OR arithmetic circuit device 2 ;
wherein said selection circuit device 3 according to a tikschaltungsvorrichtung a given selection signal, an output of the EXCLUSIVE-OR Arithme 2 switches.

Zusätzlich kann diese Pseudo-Zufallsmuster-Generatorschaltung weiterhin auch eine Dekodierschaltungsvorrichtung 4 umfassen, die ein eingegebenes PN-Auswahlsignal in ein Auswahlsignal umwandelt und das Auswahlsignal ausgibt.In addition, this pseudo-random pattern generator circuit can furthermore also comprise a decoding circuit device 4 , which converts an input PN selection signal into a selection signal and outputs the selection signal.

Gemäß der PN-Muster-Generatorschaltung der vorliegenden Erfin dung wird die Schaltung der PN-Stufen durch die Veränderung der Auswahlsignaleingabe zur Auswahlschaltung durchgeführt. Auf diese Weise wird eine Vielzahl von PN-Stufen-Pseudo-Zufallsmu ster erzeugt. Folglich ist es - sogar im Falle, daß sich die Anzahl der auszugebenden PN-Stufen erhöht - möglich, mit dieser Situation fertig zu werden, indem einfach die Auswahl des Rück führungssignals aus der Verriegelungsschaltung verändert wird, ohne die Anzahl der EXKLUSIV-ODER-Arithmetik-Schaltungen zu ändern. Als Folge davon ist die Schaltungsgröße nicht proportio nal zur Anzahl der auszugebenden PN-Stufen; und zusätzlich entspricht - selbst bei einem Maximum - der Belastungsfaktor des Ausgangs (fan-out) der Verriegelungsschaltungen (DFF-Schaltun gen) der Anzahl an Verriegelungsschaltungen (DFF-Schaltungen), ohne Rücksicht auf die Anzahl von PN-Stufen (d. h. der Bela stungsfaktor des Ausgangs steht in keinem Zusammenhang zur Anzahl der PN-Stufen).According to the PN pattern generator circuit of the present invention the switching of the PN stages by changing the Selection signal input carried out for selection circuit. On this way, a variety of PN level pseudo-random must most generated. Hence it is - even in the event that the Number of PN levels to be output increased - possible with this Situation to cope by simply selecting the back management signal from the locking circuit is changed, without the number of EXCLUSIVE-OR arithmetic circuits to change. As a result, the circuit size is not proportional nal to the number of PN levels to be output; and additionally corresponds - even at a maximum - to the load factor of the Output (fan-out) of the interlock circuits (DFF circuit gen) the number of interlocking circuits (DFF circuits), regardless of the number of PN levels (i.e. the Bela output factor is unrelated Number of PN levels).

Brief description of the drawings

Fig. 1 ist ein Schaltungsdiagramm, das einen Aufbau einer PN-Muster-Generatorschaltung in Übereinstimmung mit einer bevorzugten Ausführungsform der vorliegenden Erfindung zeigt. Fig. 1 is a circuit diagram of a PN pattern generator circuit showing a structure in accordance with a preferred embodiment of the present invention.

Fig. 2 ist ein Schaltungsdiagramm, das einen Aufbau einer Mehrfach-Eingaben-EXCLUSIV-ODER-Arithmetik-Schaltung und einer Auswahlschaltung zeigt, die die PN-Muster-Generatorschaltung in Fig. 1 umfaßt. FIG. 2 is a circuit diagram showing a structure of a multi-input EXCLUSIVE-OR arithmetic circuit and a selection circuit that includes the PN pattern generator circuit in FIG. 1.

Fig. 3 ist ein Schaltungsdiagramm, das einen Aufbau einer Dekodierschaltung zeigt, die die in Fig. 1 gezeigte PN-Muster- Generatorschaltung umfaßt. FIG. 3 is a circuit diagram showing a construction of a decoding circuit which includes the PN pattern generator circuit shown in FIG. 1.

Fig. 4 ist ein Schaltungsdiagramm, das einen Aufbau einer herkömmlichen PN-Muster-Generatorschaltung zeigt. Fig. 4 is a circuit diagram showing a construction of a conventional PN pattern generator circuit.

Fig. 5 ist ein Schaltungsdiagramm einer PN-Muster- Generatorschaltung zur Ausgabe des PN-Musters einer einzigen PN- Stufe. Fig. 5 is a circuit diagram of a PN pattern generator circuit for outputting the PN pattern of a single PN stage.

Fig. 6 ist ein Schaltungsdiagramm, das ein Beispiel einer PN-Muster-Arithmetik-Schaltung zeigt, die die in Fig. 4 gezeigte PN-Muster-Generatorschaltung umfaßt. FIG. 6 is a circuit diagram showing an example of a PN pattern arithmetic circuit that includes the PN pattern generator circuit shown in FIG. 4.

Detailed description of the preferred embodiments

Im folgenden werden die bevorzugten Ausführungsformen der vorliegenden Erfindung mit Bezug auf die Figuren erklärt. Fig. 1 ist ein Diagramm, das einen Aufbau einer bevorzugten Ausführungsform der vorliegenden Erfindung zeigt. In dieser Figur wird eine PN-Muster-Generatorschaltung einer Vielzahl von PN-Stufen gezeigt, die DFF-Schaltungen 1-1 ∼ 1-M umfaßt. Die PN- Muster-Generatorschaltung umfaßt weiterhin die EXCLUSIV-ODER- Schaltungen 2-1 ∼ 2-M; die Auswahlschaltungen 3-1a ∼ 3-1c, 3-2a ∼ 3-2b, und 3-Ma ∼ 3-Mc; und eine Dekodierschaltung 4. In the following the preferred embodiments of the present invention are explained with reference to the figures. Fig. 1 is a diagram showing a construction of a preferred embodiment of the present invention. In this figure, a PN pattern generator circuit of a plurality of PN stages is shown, which includes DFF circuits 1-1 ∼ 1- M. The PN pattern generator circuit further includes the EXCLUSIVE-OR circuits 2-1 ∼ 2- M; the selection circuits 3-1 a ∼ 3-1 c, 3-2 a ∼ 3-2 b, and 3 -Ma ∼ 3- Mc; and a decoding circuit 4 .

Desweiteren werden ebenfalls in Fig. 1 eine PN-Auswahlsignal- Eingabeklemme 5, eine Multiplex-PN-Muster-Ausgabeklemme 6, eine Takteingabeklemme 7 und eine Niedrigpegel-Eingabeklemme 8 zur Verfügung gestellt.Furthermore, a PN selection signal input terminal 5 , a multiplex PN pattern output terminal 6 , a clock input terminal 7 and a low level input terminal 8 are also provided in FIG. 1.

Das Multiplex-PN-Muster, das aus den DFF-Schaltungen 1-1 ∼ 1-M ausgegeben wird, wird in die Auswahlschaltung 3 eingegeben. In der Auswahlschaltung 3, werden unter allen eingegebenen Signalen nur die Signale ausgewählt, die zur Berechnung des Multiplex-PN- Musters benötigt werden. Die Mehrfach-Eingaben-EXCLUSIV-ODER- Arithmetik-Schaltung 2 führt dann die EXCLUSIV-ODER-Arithmetik an der Ausgabe der Auswahlschaltung durch und gibt das Ergebnis für den nachfolgenden Zustand aus.The multiplex PN pattern output from the DFF circuits 1-1 ∼ 1- M is input to the selection circuit 3 . In the selection circuit 3 , only the signals that are required for calculating the multiplex PN pattern are selected from all the signals entered. The multi-input EXCLUSIVE-OR arithmetic circuit 2 then performs the EXCLUSIVE-OR arithmetic on the output of the selection circuit and outputs the result for the subsequent state.

In dieser PN-Muster-Generatorschaltung wird im folgenden die Anzahl der Eingaben der Mehrfach-Eingaben-EXCLUSIV-ODER- Arithmetik-Schaltung 2 beschrieben. Insbesondere stimmt die Anzahl der Eingaben der Mehrfach-Eingaben-EXCLUSIV-ODER-Arithme tik-Schaltung 2 mit der Anzahl der Eingaben der Maximum- EXKLUSIV-ODER-Arithmetik-Schaltung in der PN-Muster-Arithmetik- Schaltung der benötigten PN-Stufen überein. Mit anderen Worten wird beispielsweise im Falle der Ausgabe eines PN-Musters dreier PN-Stufen - z. B. PN-Stufen x, y und z - die Eingabe D einer jeden entsprechenden PN-Stufe einer gegebenen DFF-Schaltung wie folgt ausgedrückt.In this PN pattern generator circuit, the number of inputs of the multi-input EXCLUSIVE-OR arithmetic circuit 2 is described below. In particular, the number of inputs of the multiple-input EXCLUSIVE-OR arithmetic circuit 2 corresponds to the number of inputs of the maximum EXCLUSIVE-OR arithmetic circuit in the PN pattern arithmetic circuit of the required PN stages . In other words, for example, in the case of outputting a PN pattern of three PN levels - e.g. B. PN levels x, y and z - the input D of each corresponding PN level of a given DFF circuit expressed as follows.

Zum Zeitpunkt der PN-Stufe x: Dx = Q1(t) _* Q2(t)
zum Zeitpunkt der PN-Stufe y: Dy = Q2(t) _* Q3(t) _* Q4(t)
zum Zeitpunkt der PN-Stufe z: Dz = Q1(t) Formel (5)At the time of PN level x: Dx = Q1 (t) _* Q2 (t)
at the time of PN stage y: Dy = Q2 (t) _* Q3 (t) _* Q4 (t)
at the time of PN stage z: Dz = Q1 (t) formula (5)

Im oberen Fall (da die EXKLUSIV-ODER-Arithmetik-Schaltung zur DFF-Schaltung aufschaltet) wird, da das EXCLUSIV-ODER dreier Eingaben zum Zeitpunkt der PN-Stufe y als Maximum dient, eine Drei-Eingaben-EXCLUSIV-ODER-Arithmetik-Schaltung benötigt.In the upper case (since the EXCLUSIVE-OR arithmetic circuit for DFF circuit) because the EXCLUSIVE OR three Inputs at the time of PN level y serves as the maximum, one Three-input EXCLUSIVE-OR arithmetic circuit required.

Im folgenden wird das Eingabesignal der Auswahlschaltung 3 und der Dekodierschaltung 4 detaillierter erklärt. Das in die Aus wahlschaltung 3 einzugebende Signal ist mit dem Rückfüh rungssignal einer jeden PN-Stufe gleich und überschreitet, selbst wenn der Belastungsfaktor des Ausgangs (fan-out) einer jeden DFF-Schaltung ein Maximum erreicht, in keinem Fall die Anzahl von DFF-Schaltungen M. Mit anderen Worten ist die Ausgabe einer gegebenen DFF-Schaltung nur mit einer Auswahlschaltung unter den Auswahlschaltungen, die zur EXCLUSIV-ODER-Arithmetik- Schaltung aufgeschaltet sind, verbunden.In the following, the input signal of the selection circuit 3 and the decoding circuit 4 will be explained in more detail. The signal to be input into the selection circuit 3 is the same as the feedback signal of each PN stage and does not exceed the number of DFF, even if the load factor of the output (fan-out) of each DFF circuit reaches a maximum. Circuits M. In other words, the output of a given DFF circuit is only connected to a selection circuit among the selection circuits which are connected to the EXCLUSIVE-OR arithmetic circuit.

Dieser Aspekt wird mit Rücksicht auf den Fall der zuvor erwähnten Formel (5) erklärt. Im Fall, daß die Eingabe einer jeden PN-Stufe einer gegebenen DFF-Schaltung mittels der Formel (5) ausgedrückt wird, kann die Eingabe D dieser DFF-Schaltung mittels der folgenden Formel (6) ausgedrückt werden.This aspect is taken into account in the case of the previous mentioned formula (5) explained. In the event that the entry of a each PN stage of a given DFF circuit using the formula (5) is expressed, input D of this DFF circuit can be expressed by the following formula (6).

D = Dx · Sx + Dy · Sy + Dz · Sz
= {Q1(t) _* Q2(t)} · Sx
. . . + {Q2(t) _* Q3(t) _* Q4(t)} · Sy
+ Q1(t) · Sz Formel (6)D = Dx * Sx + Dy * Sy + Dz * Sz
= {Q1 (t) _* Q2 (t)} · Sx
. . . + {Q2 (t) _* Q3 (t) _* Q4 (t)} · Sy
+ Q1 (t) Sz formula (6)

Worin "·" und "+" jeweils das logische Produkt und die logische Summe darstellenIn which "·" and "+" each the logical product and the logical Represent sum

zum Zeitpunkt von PN-Stufe x: Sx = 1, Sy = 0, Sz = 0
zum Zeitpunkt von PN-Stufe y: Sx = 0, Sy = 1, Sz = 0
zum Zeitpunkt von PN-Stufe z: Sx = 0, Sy = 0, Sz = 1.at the time of PN level x: Sx = 1, Sy = 0, Sz = 0
at the time of PN level y: Sx = 0, Sy = 1, Sz = 0
at the time of PN level z: Sx = 0, Sy = 0, Sz = 1.

In der oben beschriebenen Formel (5) wird Q1(t) für die Arithmetik zum Zeitpunkt der PN-Stufen x und z benötigt; während Q2(t) zum Zeitpunkt der PN-Stufen x und y benötigt wird. Als Ergebnis zeigen Q1(t) und Q2(t) eine gemeinsame Natur, weshalb die Formel (6) auch auf die folgende Weise ausgedrückt werden kannIn the formula (5) described above, Q1 (t) is for the Arithmetic required at the time of PN levels x and z; while Q2 (t) is required at the time of PN levels x and y. As Result show Q1 (t) and Q2 (t) a common nature, why Formula (6) can also be expressed in the following manner can

D = Q1(t) · S1 _* Q2(t) · S2 _* Q3(t) · S3 _* Q4(t) · S4 Formel (7)D = Q1 (t) S1 _* Q2 (t) S2 _* Q3 (t) S3 _* Q4 (t) S4 Formula (7)

(in der Formel, S1 = Sx + Sz, S2 = Sx + Sy, S3 = Sy, S4 = Sy).(in the formula, S1 = Sx + Sz, S2 = Sx + Sy, S3 = Sy, S4 = Sy).

Das Schaltungsdiagramm der zuvor erwähnten Formel wird in Fig. 2 gezeigt. In der in Fig. 2 gezeigten Schaltung sind eine Eingabe- EXCLUSIV-ODER-Arithmetik-Schaltung 51, die Auswahlschaltungen 52-1 ∼ 52-3, die Auswahlsignal-Eingabeklemmen 53-1 ∼ 53-3 der zuvor erwähnten Auswahlschaltungen und eine Niedrigpegel- Eingabeklemme 54 bereitgestellt. Gemäß dieser Schaltung wird eine EXCLUSIV-ODER-Arithmetik (Berechnung) dreier Signale zum Zeitpunkt der PN-Stufe y durchgeführt. Jedoch wird zum Zeitpunkt der PN-Stufe x oder z, Niedrigpegel 54 in eine Eingabe der Auswahlschaltung eingegeben - ohne Durchführung der oberen Drei- Signal-EXCLUSIV-ODER-Arithmetik - und eine EXCLUSIV-ODER- Arithmetik Verknüpfung dreier Signale oder weniger wird dann durchgeführt. Weiterhin entspricht der oben erwähnte Niedrig pegel 54 der Niedrig-Pegel-Eingabe aus der in Fig. 1 gezeigten Niedrig-Pegel-Eingabeklemme 8.The circuit diagram of the aforementioned formula is shown in FIG. 2. In the circuit shown in Fig. 2, an input EXCLUSIVE-OR arithmetic circuit 51 , the selection circuits 52-1 ∼ 52-3 , the selection signal input terminals 53-1 ∼ 53-3 of the aforementioned selection circuits , and a low level Input terminal 54 provided. According to this circuit, an EXCLUSIVE-OR arithmetic (calculation) of three signals is performed at the time of the PN stage y. However, at the time of PN level x or z, low level 54 is input to an input of the selection circuit - without performing the upper three-signal EXCLUSIVE-OR arithmetic - and EXCLUSIVE-OR arithmetic of three signals or less is then performed . Furthermore, the above-mentioned low level 54 corresponds to the low level input from the low level input terminal 8 shown in FIG. 1.

Entsprechend ist in dieser Schaltung - zum Zeitpunkt der Ausgabe der PN-Stufe x - das Auswahlsignal 53-1 der Auswahlschaltung 52- 1 0, Auswahlsignal 53-2 der Auswahlschaltung 52-2 0 und Auswahlsignal 53-3 der Auswahlschaltung 52-3 1. Auf dieselbe Weise ist - zum Zeitpunkt der Ausgabe der PN-Stufe y - das Auswahlsignal 53-1 1, das Auswahlsignal 53-2 0 und das Auswahlsignal 53-3 0. Desweiteren ist zum Zeitpunkt, wenn die PN-Stufe z ausgegeben wird, das Auswahlsignal 53-1 0, das Auswahlsignal 53-2 1 und Auswahlsignal 53-3 1.At the time of output of the PN stage x - - the selection signal of the selection circuit 53-1 52- 1 0, selection signal of the selection circuit 53-2 52-2 53-3 0 and selection signal of the selection circuit 52-3 1 Accordingly, in this circuit. In the same way, the selection signal 53-1 is 1, the selection signal 53-2 0 and the selection signal 53-3 0 at the time of output of the PN level y. Furthermore, at the time when the PN level z is output, selection signal 53-1 0, selection signal 53-2 1 and selection signal 53-3 1.

Wie oben beschrieben, sind, da Q1(t) und Q2(t) gemeinsam gebil det werden, die Auswahleingaben nicht alle einheitlich. In die sem Stadium muß das PN-Auswahlsignal in Auswahlsignale für jede Auswahlschaltung umgewandelt werden; auf diese Weise umfaßt der Schaltungsaufbau von Fig. 1 eine Dekodierschaltung 4 zur Um wandlung der PN-Stufen-Auswahlsignale der PN-Stufen-Auswahl signal-Eingabeklemmen 5 in Auswahlsignale für jede der Auswahl schaltungen.As described above, since Q1 (t) and Q2 (t) are formed together, the selection inputs are not all uniform. At this stage, the PN selection signal must be converted into selection signals for each selection circuit; in this way, the circuit configuration of Figure 1 comprises, a decoder circuit 4 to the order of the PN-level selection signals conversion of PN-stage selection signal input terminals 5 in select signals for each of the selection circuits.

Wie in Fig. 3 gezeigt, umfaßt die Dekodierschaltung 4 eine NOR- Arithmetik-Schaltung 61, eine UND-Arithmetik-Schaltung 62, eine ODER-Arithmetik-Schaltung 63, einen Inverter 64, Eingabeklemmen 65-1 ∼ 65-2 für die PN-Auswahlsignale S0 und S1 und Auswahl signal-Ausgabeklemmen 66-1 ∼ 66-3 zur Auswahlschaltung. Diese Dekodierschaltung 4 gibt beispielsweise im Fall der in Fig. 2 gezeigten PN-Muster-Arithmetik-Schaltung die Auswahlsignale einer jeden Auswahlschaltung zu dem Zeitpunkt aus, wenn die PN- Auswahlsignale S1 und S0 zum Zeitpunkt der PN-Stufe x jeweils 0 und 0 sind; zum Zeitpunkt der PN-Stufe y die PN-Auswahlsignale S1 und S0 jeweils 0 und 1 sind; und wenn zum Zeitpunkt der PN- Stufe z die PN-Auswahlsignale S1 und S0 entsprechend 1 und 0 sind.As shown in Fig. 3, the decoding circuit 4 includes a NOR arithmetic circuit 61 , an AND arithmetic circuit 62 , an OR arithmetic circuit 63 , an inverter 64 , input terminals 65-1 ∼ 65-2 for the PN -Selection signals S0 and S1 and selection signal output terminals 66-1 ∼ 66-3 for selection circuit . This decoder circuit 4 outputs, for example, in the case shown in Fig. 2 PN pattern arithmetic circuit, the selection signals of each selection circuit at the time of when the PN selection signals S1 and S0 x at the time of PN stage are each 0 and 0 ; at the time of the PN stage y, the PN selection signals S1 and S0 are 0 and 1, respectively; and when at the time of the PN stage z, the PN selection signals S1 and S0 are 1 and 0, respectively.

Desweiteren ist, nach der in Fig. 3 gezeigten Dekodierschaltung 4, die Auswahlsignal-Ausgabeklemme 66-1 mit der Auswahlsignal- Eingabeklemme 53-1 der in Fig. 2 gezeigten Auswahlschaltung 52-1 verbunden. Auf dieselbe Weise sind die Auswahlsignal-Ausgabe klemme 66-2 und die Auswahlsignal-Ausgabeklemme 65-3 jeweils mit der entsprechenden Auswahlsignal-Eingabeklemme 53-2 und der entsprechenden Auswahlsignal-Eingabeklemme 53-3 verbunden. Gemäß dieses Aufbaus ist es möglich, jede Auswahlschaltung mittels PN- Auswahlsignal S0 und S1 aus den Eingabeklemmen 65-1 ∼ 65-2 zu bestimmen.Further, after the decoding circuit 4 shown in FIG. 3, the selection signal output terminal 66-1 is connected to the selection signal input terminal 53-1 of the selection circuit 52-1 shown in FIG. 2. In the same way, the selection signal output terminal 66-2 and the selection signal output terminal 65-3 are respectively connected to the corresponding selection signal input terminal 53-2 and the corresponding selection signal input terminal 53-3 . According to this structure, it is possible to determine each selection circuit using the PN selection signal S0 and S1 from the input terminals 65-1 ∼ 65-2 .

Gemäß der vorliegenden Erfindung wurde bei der Herstellung einer PN-Muster-Generatorschaltung zur Ausgabe der PN-Muster von 9 Typen an PN-Stufen festgestellt, daß die Schaltungsgröße um annähernd 50% vermindert wird, mit einer annähernd 20% Steige rung in der Betriebsgeschwindigkeit gegenüber einer PN-Muster- Generatorschaltung herkömmlichen Schaltungsaufbaus.According to the present invention, a PN pattern generator circuit for outputting the PN pattern of 9 Types of PN stages found that the circuit size was around is reduced approximately 50%, with an approximately 20% climb operating speed compared to a PN pattern Generator circuit of conventional circuit design.

Effects of the invention

Gemäß der vorliegenden Erfindung ist es möglich Pseudo-Zufalls muster einer Vielzahl von PN-Stufen zu erzeugen durch Schaltung der PN-Stufen, indem die Auswahlsignaleingabe zu den Auswahl schaltungen verändert wird. Deshalb gibt es selbst im Fall, daß die Anzahl von PN-Stufen steigt, keine Veränderung in der Anzahl der EXCLUSIV-ODER-Arithmetik-Schaltungen.According to the present invention, it is possible to use pseudo-random Generate patterns of a variety of PN levels by switching the PN levels by adding the selection signal input to the selection circuits is changed. Therefore, even in the event that the number of PN levels increases, no change in the number the EXCLUSIVE-OR arithmetic circuits.

Folglich ist es, selbst wenn die Anzahl von PN-Stufen steigt, möglich, eine PN-Muster-Generator-Schaltung bereitzustellen, in der die Betriebsgeschwindigkeit unvermindert ist, und worin es keine von der Anzahl der auszugebenden PN-Stufen abhängige Ver änderung der Schaltungsgröße bzw. keine Veränderung in dem Bela stungsfaktor des Ausgangs (fan-out) der DFF-Schaltung (Verriege lungsschaltung) gibt.Consequently, even if the number of PN levels increases, possible to provide a PN pattern generator circuit in which the operating speed is undiminished, and in which it no Ver dependent on the number of PN levels to be output Change in circuit size or no change in the load Power factor of the output (fan-out) of the DFF circuit (lock circuit) there.

Claims

1. pseudo-random pattern generator circuit for outputting pseudo-random patterns of a plurality of PN stages, characterized in that it comprises:
a plurality of latches for performing the delayed output of data input in synchronism with a clock input;
a multiple-input EXCLUSIVE-OR arithmetic circuit device whose output is input to the latch circuit devices; and
a selection circuit device for selecting an output of the latch circuit devices and for inputting the output as input data into the EXCLUSIVE-OR arithmetic circuit device;
wherein the selection circuit device switches an output of the EXCLUSIVE-OR arithmetic circuit device according to a given selection signal.

2. The pseudo-random pattern generator circuit according to claim 1, further comprising:
a decoding circuit device for converting an input PN selection signal into a selection signal and for outputting the selection signal.

3. The pseudo-random pattern generator circuit after one of claims 1 and 2, wherein the latch circuit device device is a D-type flip-flop circuit.