SU1764065A1 - Устройство дл суммировани @ -разр дных последовательно поступающих чисел - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано в устройствах статистической обработки информации . Целью изобретени   вл етс  повышение быстродействи  за счет возможности уменьшени  периода следовани  тактовых импульсов. Устройство дл  суммировани  mn-разр дных последовательно поступающих чисел содержит группу из п счетных триггеров 1, три группы из п элементов И 2, 3, 4, две группы из п элементов ИЛИ 5, 6, группу из nm-разр дных сдвигающих регистров 7, два элемента И 8, 9, элемент запрета 10, элемент ИЛИ 11, три элемента задержки 12, 13, 14, группу из п элементов ИЛИ-НЕ 15 и (п+1)-й счетный триггер 16. 1 ил.

Description

VJ о

Јк

:О

О

сл

Изобретение относитс  к вычислительной технике и может быть использовано в устройствах статистической обработки информации .

Известен параллельный накапливающий сумматор, содержащий в каждом разр де триггер, элемент И и элемент ИЛИ,

Недостатком известного сумматора  вл ютс  ограниченные функциональные возможности , так как этот сумматор вычисл ет сумму всех поступающих на его входы чисел и не обеспечивает вычисление суммы m последних поступивших чисел.

Наиболее близким по технической сущности к описываемому изобретению  вл етс  устройство дл  суммировани  mn- разр дных последовательно поступающих чисел, содержащее группу из п счетных триггеров, первую и вторую группу из п элементов И, группу из п элементов ИЛИ, первый , второй, третий и четвертый элемент задержки, группу из nm-разр дных сдвигающих регистров, первый и второй элемент И, элемент запрета, элемент ИЛИ, причем первые входы j-x элементов И первой группы , где j 2. 4п, соединены между собой

и с входом первого элемента задержки, выход которого соединен с первыми входами (j-1)-x элементов И первой группы, выход 1-го элемента И первой группы, где 1 1. 2п, соединен с первым входом i-ro элемента ИЛИ группы, выход которого соединен со счетным входом i-ro счетного триггера, единичный выход которого  вл етс  i-м выходом устройства и соединен со вторым входом (i+1)-ro элемента ИЛИ группы , 1-й информационный вход устройства соединен с первым входом 1-го элемента И второй группы, выход которого соединен с информационным входом i-ro сдвигающего регистра и третьим входом i-ro элемента ИЛИ группы, инверсный выход 1-го сдвигающего регистра соединен с вторым входом 1-го элемента И первой группы и с i-м входом первого элемента И, выход которого соединен с первым входом второго элемента И и с инверсным входом элемента запрета, выход которого соединен с первым входом первого элемента ИЛИ группы и входом второго элемента задержки, выход которого соединен с входом первого элемента задержки , выход которого соединен с входом третьего элемента задержки, выход которого соединен с первым входом элемента ИЛИ, выход которого соединен с входом четвертого элемента задержки, вторыми входами j-x элементов И второй группы и управл ющими входами j-x сдвигающих регистров , тактовый вход устройства соединен с пр мым входом элемента запрета и

вторым входом второго элемента И, выход которого соединен с вторым входом элемента ИЛИ, а выход четвертого элемента задержки соединен с вторыми входами )х

элементов И второй группы и управл ющими входами )х сдвигающих регистров.

Недостатком  вл етс  низкое быстродействие .

Целью изобретени   вл етс  повыше0 ние быстродействи  устройства путем уменьшени  периода следовани  тактовых импульсов.

Указанна  цель достигаетс  тем, что в известное устройство дл  суммировани 

5 mn-разр дных последовательно поступающих чисел, содержащее группу из п счетных триггеров, первую группу из п элементов И, вторую группу из п элементов И первую группу из п элементов ИЛИ, группу из nm0 разр дных сдвигающих регистров, первый и второй элементы И, элемент запрета, элемент ИЛИ, первый, второй и третий элементы задержки, причем первые входы i-x элементов И первой группы, где i 2. 4..,п,

5 соединены между собой, первые входы Q-1)- х элементов И первой группы соединены между собой выход 1-го элемента И первой группы, где i 1,п соединен с пере.ым входом i-ro элемента ИЛИ первой группы, пр 0 мой выход i-ro счетного триггеру группы  вл етс  i-м выходом устройства, i-й информационный вход которого соединен с первым входом i-ro элемента И второй группы, выход которого соединен с вторым входом

5 i-ro элемента ИЛИ первой группы, инверсный выход т-го разр да i-ro сдвигающего регистра соединен со вторым входом i-ro элемента И первой группы и i-м входом первого элемента И, выход которого соединен

0 с первым входом второго элемента И и с инверсным входом элемента запрета, выход которого соединен с входом первого элемента задержки, выход которого соединен с входом второго элемента задержки, выход

5 элемента ИЛИ соединен с входом третьего элемента задержки, со вторыми входами j-x элементов И второй группы и с управл ющими входами сдвигающих регистров j-x разр дов, тактовый вход устройства соеди0 нен с пр мым входом элемента запрета и вторым входом второго элемента И, выход которого соединен с первым входом элемента ИЛИ, вторые входы )- элементов И второй группы соединены межу собой,

5 управл ющие входы (j-1)-x сдвигающих регистров соединены между собой, - в него введены треть  группа из п элементов И, втора  группа из п элементов ИЛИ, группа из п элементов ИЛИ-НЕ и (п+1)-й счетный триггер, причем счетный вход i-ro счетного

триггера группы соединен с выходом i-ro элемента ИЛИ второй группы, первый вход которого соединен с выходом i-ro элемента И третьей группы, первый вход которого соединен с выходом 1-го элемента ИЛИ пер- вой группы и с первым входом i-ro элемента ИЛИ-НЕ группы, выход которого соединен со вторым входом 1-го элемента ИЛИ второй группы, инверсный выход 1-го счетного триггера группы, с первого по (п-1)-й соединен со вторым входом (i+1)-ro элемента И третьей группы и со вторым входом (i+1)-ro элемента ИЛИ-НЕ группы, пр мой выход (п+1)-го счетного триггера соединен со вторым входом первого элемента И третьей группы со вторым входом первого элемента ИЛИ-НЕ группы, счетный вход (п+1)-го счетного триггера соединен с выходом первого элемента задержки, выход второго элемента задержки соединен со вторым входом элемента ИЛИ, выход которого соединен со вторыми входами первого и второго элементов И второй группы, вход установки в ноль (п+1)-го счетного триггера соединен с выходом третьего элемента задержки, выход элемента запрета соединен с первыми входами первого и второго элементов И первой группы, выход элемента ИЛИ соединен с управл ющими входами первого и второго сдвигающих регистров.

За вленное устройство отличаетс  от прототипа тем, что в нем применены новые элементы И, ИЛИ-НЕ. ИЛИ и (п+1)-й счетный триггер, которые имеют новые св зи между собой и с другими элементами, уст- ройства. Сравнение за вленного устройства с другими подобными техническими решени ми показывают, что в нем не примен ютс  схемные решени , содержащие известные св зи.

Таким образом, за вленное устройство соответствует критери м изобретени  Новизна и Существенные отличи .

На чертеже представлена схема устройства дл  суммировани  mn-разр дных по- следовательно поступающих чисел.

Устройство дл  суммировани  mn-разр дных последовательно поступающих чисел содержит группу из п счетных триггеров 1, первую, вторую и третью группу из п элементов И 2, 3, 4 первую и вторую группу из п элементов ИЛИ 5, 6, группу из nm-раз- р дных сдвигающих регистров 7, первый и второй элемент И 8, 9 элемент 10 запрета, элемент ИЛИ 11, первый, второй и третий элементы 12, 13, 14 задержки, группа из элементов ИЛИ-НЕ 15 и (п+1)-й счетный триггер 16.

Первые входы j-x элементов И 2 первой группы соединены между собой, первые

входы Q-1)-x элементов И 2 первой группы соединены между собой. Выход i-ro элемента И 2i первой группы, где i 1,п соединен с первым входом i-ro элемента ИЛИ 5i первой группы. Пр мой выход i-ro счетного триггера группы 1  вл етс  1-м выходом устройства , i-й информационный вход 18i которого соединен с первым входом элемента И 3| второй группы, выход которого соединен с вторым входом 1-го элемента ИЛИ 5i первой группы. Инверсный выход m-го разр да 1-го сдвигающего регистра 1 соединен с вторым входом 1-го элемента И 2| первой группы и 1-м входом первого элемента И 8, выход которого соединен с первым входом второго элемента И 9 и с инверсным входом элемента 10 запрета, выход которого соединен с входом первого элемента 12 задержки, выход которого соединен с входом второго элемента 13 задержки. Выход элемента ИЛИ 11 соединен с входом третьего элемента 14 задержки, со вторыми входами j-x элементов И 3j второй группы и с управл ющими входами сдвигающих регистров 7 j-x разр дов. Тактовый вход 19 устройства соединен с пр мым входом элемента 10 запрета и вторым входом второго элемента И 9, выход которого соединен с первым входом элемента ИЛИ 11. Вторые входы Q-1)-x элементов И 3i второй группы соединены между собой, управл ющие входы Q-1)-x сдвигающих регистров 7 соединены между собой. Счетный вход i-ro счетного триггера 1i группы соединен с выходом i-ro элемента ИЛИ 6i второй группы, первый вход которого соединен с выходом i-ro элемента И А третьей группы, первый вход которого соединен с выходом i-ro элемента ИЛИ 5i первой группы и с первым входом i-ro элемента ИЛИ-НЕ 15i группы, выход которого соединен со вторым входом i-ro элемента ИЛИ 6i второй группы. Инверсный выход i-ro счетного триггера 1i группы с первого по (п-1)-й соединен со вторым входом (1+1)-го элемента И 4н-1 третьей группы и со вторым входом {i-1)-ro элемента и ИЛИ-НЕ 15i группы. Пр мой выход (п+1)-го счетного триггера 16 соединен со вторым входом первого элемента И 4i третьей группы и со вторым входом первого элемента ИЛИ-НЕ 15 группы. Счетный вход (п+1)-го счетного триггера 16 сое- дине;Н с выходом первого элемента 12 задержки. Выход второго элемента 13 задержки соединен со вторым входом элемента ИЛИ 11, выход которого соединен со вторыми входами первого и второго элементов И 3i второй группы. Вход установки в нуль (п+1)-го счетного триггера 16 соединен с выходом третьего элемента 14 задержки. элемента 10 запрета соединен с первыми входами первого и второго элементов И 2i первой группы. Выход элемента ИЛ И 11 соединен с управл ющим входом первого сдвигающего регистра 7i.

Устройство работает следующим образом .

Принцип работы устройства заключаетс  в подсуммировании первых m чисел. Во врем  каждого сложени  очередное число прибавл етс  к сумме, наход щейс  в триггерах 1i-1n. Одновременно происходит продвижение чисел на один разр д в сдвигающих регистрах 7i-7n. После m сложении регистры 7-|-7п сдвига заполн ютс . В (т+1)-м такте происходит вычитание из содержимого триггеров 1i-1n первого числа, которое в это врем  находитс  в m-их, последних разр дах регистров 7i-7n сдвига. В этом же такте, после вычитани  происходит прибавление (т+1)-го числа к содержимому триггеров 1i-1n. Одновременно это же число записываетс  в первых разр дах регистров 7i-7n сдвига и т.д.

В исходном состо нии в регистрах 7i- 7П сдвига счетных триггерах 1 i-1n и (п+1)-ом счетном триггере 16 записаны нули. Следовательно , первый элемент И 8 открыт и на его выходе присутствует логическа  единица . Первый импульс поступающий на тактовый вход 19, открывает второй элемент И 9, с выхода которого логическа  единица поступает на вторые входы элементов И 3i-3n второй группы. Одновременно та же единица подаетс  на синхровходы сдвигающих регистров 7i-7n. Если на i-м (i 1,n) информационном входе поступает логическа  единица (т.е. когда i-й разр д входного двоичного числа равен единице), то открываетс  i-й элемент И 3i второй группы, с выхода которого единица через i-й элемент ИЛИ 5i первой группы поступает на первый вход 1-го элемента И 4j третьей группы, В это врем  на его втором входе присутствует логическа  единица с инверсного выхода (М)- го счетного триггера 1м. Следовательно, i-й элемент И А третьей группы открываетс , и единица через i-й элемент ИЛИ 6| второй группы поступает на счетный вход 1-го счетного триггера 1| группы. Если на i-м информационном входе подаетс  логический нуль, то в соответствующих элементах никакого действи  не происходит. После окончани  первого импульса, т.е. на его заднем фронте закрываютс  второй элемент И 9,1-е элементы И 3| и И 4| второй и третьей группы , что образует задний фронт управл ющего сигнала на счетном входе 1-го счетного триггера 1j группы. Следовательно, он переходит в единичное состо ние. Одновременно с этим через информационный вход в

первом разр де i-ro регистра 1 сдвига записываетс  единица.

Предположим, что до поступлени  второго импульса на синхровход 19, на i-м информационном входе подаетс  логическа  единица, а (М)-й счетный триггер 1м группы находитс  в единичном состо нии. Следовательно на входах i-ro элемента ИЛИ-НЕ 15i группы присутствует логические нули. Еди0 ница с выхода этого элемента через i-й элемент ИЛИ 6i второй группы подаетс  на счетный вход i-ro счетного триггера 1i группы . После поступлени  импульса на тактовый вход 19 открываютс  второй элемент И

5 9 и i-й элемент И 3i второй группы. Логическа  единица поступает на первый вход i-ro элемента ИЛИ-НЕ 15| группы. Следовательно , на счетный вход i-ro триггера 1| группы по вл етс  задний фронт управл ющего

0 сигнала, который мен ет его состо ние. Если при этом мен ет состо ние также (1-1)-й счетный триггер 1м группы (т.е. переходит в нулевое состо ние), то открываетс  i-й элемент И 4| третьей группы и на счетном входе

5 1-го счетного триггера 1| группы поступает передний фронт управл ющего сигнала. На заднем фронте второго импульса на тактовом входе 19 закрываютс  второй элемент И 9, i-e элементы И 3i и И 4i второй и третьей

0 групп, и на счетном входе i-ro счетного триггера 1j группы по вл етс  задний фронт управл ющего сигнала. В результате данный триггер оп ть мен ет состо ние. В это врем  задний фронт управл ющего сигнала по5  вл етс  также на синхровходе регистра 7i-7n. В i-м регистре 1 сдвига происходит сдвиг информации и в первом освобожденном разр де записываетс  логическа  единица .

0 После т-го такта сложени  в m-м разр де i-ro регистра 7i сдвига по вл етс  логическа  единица. С инверсного выхода этого разр да логический нуль закрывает первый элемент И 8. Следовательно, от5 крываетс  элемент 10 запрета. Логическа  единица с выхода элемента запрета подготавливает элементы И 2i-2n первой группы дл  приема инверсной информации с последних инверсных выходов сдвигающих

0 регистров 7i-7n. Таким образом, устройство оказываетс  готовым дл  осуществлени  вычитани . Операци  вычитани  происходит над числами, которые наход тс  в счетных триггерах 1i-1n группы и последних

5 разр дах сдвигающих регистров 7|-7п при этом уменьшаемое - в триггерах 1i-1n, a вычитаемое в последних разр дах сдвигающих регистров 7i-7n. Вычитание происходит в дополнительном коде. С этой целью обратный код вычитаемого образуетс  на

инверсных выходах последних разр дов регистров сдвига 7i-7n, а единица вырабатываетс  (п+1) счетным триггером 16. Таким образом, с помощью (п+1)-го счетного триггера 16 происходит прибавление единицы переноса в первом счетном триггере 1i группы.

После поступлени  (m+1)-ro импульса на тактовый вход 19 открываетс  i-й элемент И 2| первой группы. Логическа  единица с выхода этого элемента передаетс  на счетный вход i-ro счетного триггера 1i группы вышеописанным образом. На этом счетном импульсе через врем  4 т (т- врем  переключени  логического элемента) после его по влени  на выходе элемента запрета подаетс  на счетный вход (п+1)-го счетного триггера 16. Включение в схему устройства первого элемента задержки вызвано необходимостью одновременной подачи управ- л ющих сигналов на счетных входах триггеров 1i-1n группы и дополнительного счетного триггера 16. На заднем фронте (т+1)-го импульса (п+1)-й счетный триггер 16 переходит в единичное состо ние, а счет- ные триггеры 1i-1n группы перебрасываютс  соответствующим образом. После окончани  сложени  содержиммого счетных триггеров 1i-1n группы и входного дополнительного кода на выходе элемента ИЛИ 11 по вл етс  единица, котора  осуществл ет сложение входного числа с информационных входов 18i-18n и содержимого счетных триггеров 1i-1n группы . Одновременно с этим происходит сдвиг информации в регистрах сдвига. Этим же сигналом через третий элемент 14 задержки происходит установка (п+1)-го счетного триггера 16 в исходное нулевое состо ние. Элемент 14 задержки производит задержку входного сигнала до того момента, пока не установитс  входной Сигнал на -Т входе первого триггера 1iгруппы.

Определение момента окончани  сложени  содержимого счетных триггеров 1i- 1п группы и дополнительного кода происходит с помощью первого и второго элементов 12, 13 задержки. Величина задержки второго элемента 13 задержки определ етс  периодом следовани  тактовых импульсов и будет (Тс - 4 т), где 4т - величина задержки первого элемента 12 задержки .

Устройство создает положительный эффект , заключающийс  в повышении быстро- действи .

В общем случае (когда уже заполнены регистры сдвига), это в каждом такте требуетс  осуществлени  вычитани , что в свою

очередь требует осуществлени  сложени . Таким образом, дл  обоих устройств врем  обработки чисел определ етс  на основе периода следовани  синхросигналов.

Длительность тактового импульса определ етс  следующим образом:

Тс Тс1 + Тс°; где Тс - длительность импульса;

Тс° - длительность отрицательного полупериода импульса;

Тс1 -длительность положительного полупериода импульса.

Дл  прототипа

(Тс1) прот. 4Т + ТТ1

где т- врем  задержки логических элементов И, ИЛИ;

тт1 - врем  подготовки Т - триггера на переднем фронте импульса.

Врем  (Тс°)прот. определ етс  дл  случа , когда в триггерах происходит максимальное количество переносов. Следует отметить, что максимальное количество переносов в сумматоре происходит в том случае , когда в нем записан код III...II невыхода элемента 6 подаетс  еще логическа  единица .

Таким образом, следует определить максимальное врем  сложени  в накапливающем сумматоре, состо щем из триггеров на отрицательном полупериоде импульса С.

(Тслож )прот. (иг t Тим п. -Н Т) П Ь Т ,

где гт - врем  переключени  триггера на заднем фронте входного импульса;

Тимп - врем  выделени  импульса на выходе 15 триггера 9.

Как следует из описани  прототипа, на выходе 15 триггеров 9 при переключении их из состо ни  1 в состо ние О происходит выделение импульса, длительность которого должна быть

Јимп Т + ТУ .

Дл  выделени  такого импульса можно применить разносный элемент 3(стр, 194, рис.4.29). Можно заключить, что дл  выделени  импульса на выходе 15 с длительностью tnwn. необходимо врем  гимп 2 г после переключени  триггера в нулевое состо ние .

Следует отметить, что при вычитании, т.е. когда на выходе элемента И 4 логический нуль, происходит п ть циклов сложени  чисел. Первый цикл осуществл етс  с подачей единицы на первый разр д сумматора с выхода элемента 6, второй цикл суммировани  после прохождени  импульса через элемент 11 задержки. Ясно, что этот цикл суммировани  можно осуществл ть после окончани  предыдущего цикла, т.е.

через врем  Тслож. Третий цикл суммировани  осуществл етс  после элемента 10 задержки , четвертый - после элемента 12, п тый - после элемента 13.

Таким образом, во врем  Тс° происходит п ть циклов сложени , т.е.

СОпрот 5Тс/юж. 15 n r+ 5n + 5т Следовательно, (Т0)прот. 15п -г+ 5т +

+ 5n ri1 + Тт.

Если предположить, что гт TI 3

(стр.170, рис.4.1).

(Тс)прот. 30пт+ 8г(30п+ 8) т- Дл  предлагаемого устройства

(Тс°)предл. 3(ТС ) предл. Притом при вычитании происходит только два цикла сложени . Таким образом

(Тс)предл. 4 (Тс )предл. (Тс1)лредл. 4 Т + (2 Г + Тт) П 5 Т П + 4Т

Следовательно

(Тс)предл. 20 Т П + 16Г(20П+ 16) Т

Выигрыш по быстродействию дл  одного периода импульса составл ет:

„ (Тс)прот. 30 П +8 7 (Тс)предл. 20П+16

Claims (1)

1. Формула изобретени  Устройство дл  суммировани  mn-раз- р дных последовательно поступающих чисел , содержащее группу из n счетных триггеров, первую группу из n элементов И, вторую группу из n элементов И, первую группу из n элементов ИЛИ, группу из nm- разр дных сдвигающих регистров, первый и второй элементы И, элемент запрета, элемент ИЛИ, первый, второй и третий элементы задержки, причем первые входы j-x элементов И первой группы, где j 2, 4,...,п, соединены между собой, первые входы (j-1)- х элементов И первой группы соединены между собой, выход i-ro элемента И первой группы, где i 1,n соединен с первым входом 1-го элемента ИЛИ первой группы, пр мой выход 1-го счетного триггера группы  вл етс  1-м выходом устройства, i-й информационный вход которого соединен с пер- . вым входом 1-го элемента И второй группы, выход которого соединен с вторым входом 1-го элемента ИЛИ первой группы, инверсный выход т-го разр да 1-го сдвигающего регистра соединен с вторым входом 1-го элемента И первой группы и i-м входом первого элемента И, выход которого соединен с первым входом второго элемента И и с инверсным входом элемента запрета, выход которого соединен с входом первого элемента задержки, выход которого соединен с входом второго элемента задержки, выход элемента ИЛИ соединен с входом третьего элемента задержки, со вторыми входами j-x элементов И второй группы и с управл ющими входами сдвигающих регистров j-x разр дов, тактовый вход устройства соединен с пр мым входом элемента заррета и вторым входом второго элемента И, выход которого соединен с первым входом элемента ИЛИ, вторые входы (j-1)-x элементов И второй группы соединены между собой,

   управл ющие входы (Н)х сдвигающих регистров соединены между собой, отличающеес  тем, что, с целью повышени  быстродействи  за счет возможности уменьшени  периода следовани  тактовых

   импульсов, в устройство введены треть  группы из n элементов И, втора  группа из n элементов ИЛИ, группа из n элементов ИЛИ-НЕ и (п+1)-й счетный триггер, причем счетный вход i-ro счетного триггера группы

   соединен с выходом 1-го элемента ИЛИ второй группы, первый вход которого соединен с выходом i-ro элемента И третьей группы, первый вход которого соединен с выходом i-ro элемента ИЛИ первой группы и с первым входом i-ro элемента ИЛИ-НЕ группы, выход которого соединен с вторым входом i-ro элемента ИЛИ второй группы, инверсный выход 1-го счетного триггера группы, с первого по (п-1)-й, соединен со вторым входом (i+1)-ro элемента И третьей группы и с вторым входом (i+1)-ro элемента ИЛИ-НЕ группы, пр мой выход (п+1)-го счетного триггера соединен с вторым входом первого элемента И третьей группы и с вторым входом первого элемента ИЛИ-НЕ группы, счетный вход (п+1)-го счетного триггера соединен с выходом первого элемента задержки , выход второго элемента задержки соединен с вторым входом элемента ИЛИ,

   выход которого соединен с вторыми входами первого и второго элементов И второй группы, вход установки в ноль (п+1)-го счетного триггера соединен с выходом третьего элемента задержки, выход элемента запрета соединен с первыми входами первого и второго элементов И первой группы, выход элемента ИЛИ соединен с управл ющими входами первого и второго сдвигающих регистров .