SU1103224A1 - Устройство дл делени двоичных чисел - Google Patents

Abstract

УСТРОЙСТВО ДЛЯ ДЕЛЕНИЯ ДВОИЧНЫХ ЧИСЕЛ, содержащее регистры делимого, делител , частного, сумматор , реверсивный счетчик, дешифратор нул , элемент ИЛИ, блок управлени , содержащий мультиплексор, генератор импульсов, семь элементов И, кольцевой сдвигающий регистр, счетчик циклов , элемент НЕ,причем выход генератора импульсов соединен с первым входом .первого элемента И,выход которого соединен с первым входом второго, третьего и четвертого элементов И, второй вход четвертого элемента И соединен с выходом элемента НЕ, вход которого соединен с вторым входом третьего элемента Мне выходом счетчика циклов , вход которого соединен с первым входом п того элемента И, и первым выходом кольцевого сдвигающего регистра , второй выход которого соединен с первым входом шестого и седьмого элементов И, второй вход п того, шестого и второй вход седьмого элементов И соединены соответственно с первьсм и вторым выходами мультиплексора, выход четвертого элемента И соединен с  ходом запуска кольцевого сдвигающего регистра, третий и второй выходы кол1 цевого сдвигающего регистра  вл ютс  соответственно первым и вторым выходами блока управлени , выходы п того, шестого, седьмого элементов И  вл ютс  соответственно третьим, четвертым и п тым выходами блока управлени , выходы второго и третьего элементов И  вл ютс  соответственно шестым и седьмым выходами блока управлени , причем первый выход блока управлени  соединен с входом управлени  сдвигом регистра делимого и с первым входом элемента ИЛИ, информационный вход регистра делимого соединен с выходом сумматора, выход регистра делимого соединен с первым i информационным входом сумматора, второй Информационный вход которого сое (Л С динен с выходом регистра делител , второй выход блока управлени  соединен с входом управлени  передачей кода регистра делимого, выход элемента ИЛИ соединен с входом сдвига регистра частного, вход записи которого соединен с третьим выходом блока управлени , четвертый выход которого соединен с входом управлени  переносо ю ю сом сумматора и с входом передачи обратного кода регистра делител , вход передачи пр мого кода которого соединен с п тым выходом блока управipik лени , шестой выход которого соединен с входом сдвига регистра делител  и с суммирующим входом реверсивного счетчика, седьмой выход блока управлени  соединен с вторым входом элемента ИЛИ и с вычитающим входом реверсивного счетчика, выходы разр дов реверсивного счетчика соединены соответственно с входами дешифратора нул , выход которого соединен с входом управлени  синхронизацией блока уп

Description

равлени , отличают, еес  тем, что, с целью повьшепи  быстродействи , в устройство введен блок сравнени  кодов, а в блок управлени восьмой элемент И, элемент И-НЕ триггер , причем пр мой выход триггера соединен с третьим входом четвертого элемента И, а инверсный выход триггера соединен с вторым входом второго элемента И и с первым входом восьмого элемента И, второй вход которого соединен с выходом первого элемента И, первый вход элемента И-НЕ соединен с вторым входом третьего элемента И, третий вход восьмого элемента И соединен с входом анализа величины делител  блока управлени , первый и второй входы мультиплексора соединены соответственно с первым и вторым входами анализа разр дов блока уггравлени , второй вход элемента И-11Е соединен с входом управлени  синхронизацией

блока управлени , выход восьмого элемента И соединен с пр мым входом триггера, выход элемента И-НЕ соединен с вторым входом первого элемента И, выходы регистров делимого и делител  соединены соответственно с первым и вторым информационными входами блока сравнени  кодов, тзыход которого соединен с входом анализа величины делител  блока управлени , первый и второй выходы старших разр дов регистра делимого соединены соотве ственно с первым и вторым входами анализа разр дов делимого блока управлени  ,

1

Изобретение относитс  к области вы числительной техники и может быть использовано в специализированных вычислительных машинах.

Известно устройство дл  делени  двоичных чисел, содержащее параллельный сумматор с п старшими и и +1 младшими разр дами, г) разр дные сумматоры частного и делител , элемент задержки, триггеры, генератор импуль сов, дешифраторы, блок управлени , блок разрешени  сдвига, элемент И, соединенные определенным образом дл  выполнени  операции делени  двух двоичных чисел lj.,.

Недостатком данного устройства  вл етс  большой объем оборудовани  и сложность алгоритма операции делени  .

Наиболее близким по технической сущности и достигаемому эффекту к изобретению  вл етс  устройство дл  делени , содержащее регистр делимого регистр делител , регистр частного, сумматор, блок управлени , элемент 1ШИ, дешифратор нул , реверсивный счетчик, блок регистрации нул  и единицы , первый выход блока управлени  соединен с управл ющим входом регистра делимого, информационный вход которого соединен с выходом сумматора, выход регистра делимого соединен с

первьпу информационным входом сумматора , второй информационный вход которого соединен с выходом регистра делител , управл ющий вход сумматора соединен с вторым выходом блока управлени , третий выход .которого соединен с первым управл ющим входом регистра делител , выход старшего разр да сумматора соединен с входом блока управлени , четвертый выход которого соединен с первым управл ющим входом регистра частного, первый выход блока регистрации нул  и единицы соединен с вторым входом регистра делител  и суммирующим входом реверсивного счетчика, второй выход блока регистрации нул  и единицы соединен с первым входом элемента ИЛИ и вычитающим входом реверсивного счетчика, третий выход блока регистрации нул  и единицы соединен с установочным входом реверсивного счетчика , выходы которого соединены с входами дешифратора нул , выход которого соединен с первым входом блока регистрации нул  и единицы, второй вход которого соединен с выходом старшего разр да регистра делител , п тый выход блока управлени  соединен с вторым входом элемента ИЛИ, выход которого соединен с вторым управл ющим входом регистра частного 2J , Недостатком данного устройства  вл етс  низкое быстродействие. Цель изобретени  - повышение быст родействи  устройства дл  делени . Поставленна  цель достигаетс  тем что в устройство дл  делени  двоичных чисел, содержащее регистры делимого, делител ., частного, сумматор, реверсивный счетчик, дешифратор нул , эле мент ИЛИ, блок управлени , содержащий мультиплексор, генератор импульсов , семь элементов И, кольцевой сдвигающий регистр, счетчик циклов, элемент НЕ, причем выход генератора импульсов соединен с первым входом первого элемента И, выход которого соединен с первым входом второго, третьего и четвертого элементов И, второй вход четвертого элемента И соединен с выходом элемента НЕ, вход которого соединен с вторым входом третьего элемента И и с выходом счет чика циклов, вход которого соединен с первым входом п того элемента И, и первым выходом кольцевого сдвигающего регистра, второй выход которого соединен с первым входом шестого и седьмого элементов И, второй вход п того, шестого и второй вход седьмо го элементов И соединены соответст венно с первым и вторым выходами мультиплексора, выход четвертого эле мента И соединен с входом запуска кольцевого сдвигающего регистра, тре тий и второй выходы кольцевого сдайгающего регистра  вл ютс  соответственно первым и вторым выходами блока управлени , выходы п того, шестого, седьмого элементов И  вл ютс  соотве ственно третьим, четвертым и п тым выходами блока управлени , выходы второго и третьего, элементов И  вл ютс  соответственно шестым и седьмым выходами блока управлени , причем пе вый выход блока управлени  соединен с входом управлени  сдвигом регистра делимого и с первым входом элемента ИЛИ, информационный вход регистра делимого соединен с выходом сумматор выход регистра делимого соединен с первым информационным входом суммато ра, второй информационный вход которого соединен с выходом регистра делител , второй выход блока управлени  соединен с входом управлени  передачей кода регистра делимого, выход элемента ИЛИ соединен с входом сдвига регистра частного, вход запи .1 4 си которого соединен с третьим выходом блока управлени , четвертый выход которого соединен с входом управлени  переноса сумматора и с входом передачи обратного кода регистра делител  , вход передачи пр мого кода которого соединен с п тым выходом блока управлени , шестой выход которого соединен с входом сдвига регистра делител  и с суммирующим входом реверсивного счетчика, седьмой выход блока управлени  соединен с вторым входом элемента ИЛИ и с вычитающим входом реверсивного счетчика, выходы разр дов реверсивного счетчика соединены соответственно с входами дешифратора нул ,, выход которого соединен с входом управлени  синхронизацией блока управлени , введен блок сравнени  кодов, а в блок управлени  восьмой элемент И, элемент И-ЯЕ, триггер, причем пр мой выход триггера соединен с третьим входом четвер .того элемента И, а инверсный выход триггера соединен с вторым входом второго элемента И и с первым входом восьмого элемента И, второй вход которого соединен с выходом первого элемента И, первый вход элемента И-НЕ соединен с вторЬ1м входом третьего элемента И, третий вход восьмого элемента И соединен с входом анализа величины делител  блока управлени , первый и второй входы мультиплексора соединены соответственно с первым и вторым входами анализа разр дов блока управлени , второй вход элемента И-НЕ соединён с входом управлени  синхронизацией блока управлени , выход восьмого элемента И соединен с пр мым входом триггера, выход элемента И-НЕ соединен с вторым входом первого элемента И, выходы регистров делимого и делител  соединены соответственно с первым и вторым информационными входами блока сравнени  кодов, выход которого соединен с вхохом анализа величины делител  блока управлени , первый и второй выходы старших разр дов регистра делимого соединены соответственно с первым и вторым входами анализа разр дов делимого блока управлени . На фиг. 1 изображена структурна  схема устройства дл  делени  двоичных чисел; на фиг. 2 - функциональна  схема блока управлени . Устройство (фиг. 1) содержит регистр 1 делимого, регистр 2 делител  регистр 3 частного, сумматор 4, блок управлени  5, элемент ИЛИ 6, реверсивный счетчик 7, дешифратор нул  8, блок 9 сравнени  кодов. Блок управлени  5 (фиг. 2) содержит мультиплексор 10, генератор импульсов 11, элемент И 12, элемент И 13, триггер 14, кольцевой сдвигающий регистр 15, счетчик циклов 16, элемент И 17, элемент И 18, элемент И 19, элемент И-НЕ 20 элемент НЕ 21 элемент И 22, элемент И 23, элемент И 24. Работа устройства заключаетс  в следующем. До начала операции делени  делимо записываетс  в регистр 1 делимого, делитель записываетс  в регистр 2 делител . Реверсивный счетчик 7 уста новлен в нуль. На пр мом выходе триг гера 14 присутствует сигнал О, а на инверсном выходе триггера 14. Если делимое -больше делител , то на вы ходе блока сравнени  9 присутствует сигнал О, который поступает на вхо анализа величины делител  блока управлени  (третий вход элемента И 13) На вход управлени  синхронизацией бл ка упдавлени  с выхода дешифратора нул  8 поступает сигнал О. На вы ходе элемента И-НЕ 20 присутствует сигнал 1, который разрешает прохож дение импульсов с генератора импуль сов 11 на выход элемента И 12. Данны импульсы проход т через элемент И 18 на шестой выход блока управлени  5. Импульсь с шестого выхода блока управлени  5 поступают на третий управ л ющий вход регистра 2 делител  и пр мой вход счетчика реверсивного 7. Тем самьгм производитс  сдвиг делител  влево, т.е. увеличение делител , до тех пор, пока на выходе блока сравнени  9 не по витс  сигнал 1, т.е. делитель стал больше делимого. Сигнал 1 поступает на вход анализа величины делител  блока управлени  5 На выходе элемента И 13 вырабатывает

с  импульс, который переводит триггер 14 в противоположное состо ние. На инверсном выходе триггера 14 сигнал О, который запрещает прохождение импульсов на шестой выход блока управлени  5.

Если делимое меньше делител , то на выходе блока сравнени  9 сигнал

влево. Если на входы анализа разр дов делимого блока управлени  5 (входы двух старших разр дов регистра 1 делимого) поступают сигналы 00 или 01, то это соответствует положительному числу содержимого регистра 1 делимого . На первом выходе мультиплексора 10 по витс  сигнал 1, а на 2246 1, который вырабатывает импульс на выходе элемента И 13, перевод щий триггер 14 в противоположное состо ние . В данном случае на шестой выход блока управлени  5 не пройдет ни один импульс. Процессделени  производитс  по алгоритму, согласно которому делимое . и частное сдвигаютс  влево на один разр д. В зависимости от содержимого регистра 2 делимого к делимому прибавл етс  делитель (если делимое отрицательное )., или от делимого вычитаетс  делитель (если делимое положительное ). Результат операции сложени  или вычитани  записываетс  в регистре 2 делимого. В зависимости от содержимого регистра делимого 2 в младший разр д регистра 3 частного записываетс  единица (если результат операции положительный) или нуль (если результат операции отрицательный ) . Этим заканчиваетс  цикл формировани  одной цифры частного. После получени  требуемого числа цифр частного производитс  сдвиг частного влево на число разр дов, на которое был сдвинут делитель (если делимое было больше делител ), или сдвига влево не производитс  (если делимое было м-еньше делител ) . t После прихода сигнала о том, что делимое стало меньше делител  или делимое было меньше делител , узел анализа сигнала (элемент И 13, триггер 14) с выхода блока 9 сравнени  кодов разрешит начало операции делени . Через элемент И 17 на кольцевой сдвигающий регистр 15 начнут поступать импульсы. На третьем, втором и первом выходах кольцевого сдвигающего регистра 15 поочередно возникнут импульсы. Импульс с третьего выхода кольцевого сдвигающего регистра 15 поступит на первый выход блока управлени  5, на вход управлени  сдвигом регистра 1 делимого и через элемент ШШ 6 на второй управл ющий вход регистра 3 частного и осуществит сдвиг делимого и частного на один разр д

втором выходе О. При положительном исле в регистре 1 делимого необхоимо из делимого вычесть делитель. Это осуществл ет импульс, возникающий на в.тором выходе кольцевого сдви- 5 гающего регистра 15.

Импульс с второго выхода кольцевого сдвигающего регистра 15 поступит на второй выход блока управлени  и через элемент И 22 на четвертый вы- 10 од блока управлени  5, Импульс с второго выхода блока управлени  5 поступит на первый управл ющий вход регистра 1 делимого и осуществит передачу пр мого кода содержимого ре- 15 гистра 1 делимого на сумматор 4. Импульс с четвертого выхода блока управлени  5 поступит на управл ющий вход сумматора 4 и первый управл ющий вход регистра 2 делител  и осу- 20 ществит передачу обратного кода содержимого регистра 2 делител  на сумматор 4 и добавление единицы переноса . Результат операции вычитани  запомнитс  в регистре 1 делимого. 25

Если на входы анализа разр дов делимого блока управлени  5 поступают сигналы 11 или 10, то это соответствует отрицательному числу содержимого регистра 1 делимого. Сигнал 1 ЗО по витс  на втором выходе мультиплексора 10. При отрицательном числе в регистре 1 делимого необходимо к делимому прибавить делитель. В данном случае импульс с второго выхода коль- с цевого сдвигающего регистра 15 поступит на второй выход и через э; емент И 23 на п тый выход блока управлени  3. Импульс с второго выхода блока управлени  5 осуществит передачу.пр -4о мрго кода содержимого регистра 1 делимого на сумматор.4. Импульс с п того выхода блока управлени  5 поступит на второй управл ющий вход регист ра 2 делител  и осуществит передачу 45 пр мого кода содержимого регистра 2 елител  на сумматор 4. Результат операции сложени  запомнитс  в регистре 1 делимого.

При положительном числе в регист- 50 ре 1 делимого (после операций вычитани  или сложени ) на первом выходе мультиплексора 10 по витс  сигнал 1. Импульс, возникший на первом выходе кольцевого сдвигающего регист-55 ра 15, пройдет через элемент И 24 на третий выход блока управлени  5. Этот же импульс поступит на счетчик

циклов 16. Импульс с третьего выхода блока управлени  5 поступит на первый управл ющий вход регистра 3 частного, осуществив запись единицы в младший разр д регистра 3 частного.

При отрицательном числе в регистре 1 делимого (после операции вычитани  или сложени ) сигнал О с первого выхода мультиплексора 10 преп тствует прохождению импульса на третий выход блока управлени  5 и запись единицы в младший разр д регистра 3 частного не производитс .

После получени  требуемого числа цифр частного на выходе элемента НЕ 21 возникнет сигнал О и импульсы на вход кольцевого сдвигающего регистра 15 не. поступают.

Импульсы через элемент И 19 начнут поступать на седьмой выход блока управлени  5. С седьмого выхода блока управлени  5 импульсы через элемент ИЛИ 6 поступают на второй управл ющий вход регистра 3 частного. Они производ т сдвиг содержимого регистра 3 частного влево (если перед началом операции делени  производитс  сдвиг делител  влево). Эти же импульсы поступают и на обратный вход реверсивного счетчика 7. После того, как содержимое счетчика 7 станет равным нулю, на выходе дешифратора нул  8 возникнет сигнал 1, который поступит на вход управлени  синхронизацией блока управлени  5. После этого на выходе элемента И-НЕ 20 возникнет сигнал О, который запретит прохождение импульсов с генератора импульсов 11 на элементы блока управлени  5. Если перед началом операции делени  сдвиг делител  влево не производитс , то после получени  требуемого числа цифр частного на выходе элемента И-НЕ 20 и на выходе элемента И-НЕ 20, и на выходе элемента НЕ 21 возникнут сигналы О, которые запрет т прохождение импульсов на элементы блока управлени  5. Этим заканчиваетс  операци  делени  двух двоичных чисел.

Эффектийность изобретени  заключаетс  в повьшении быстродействи  устройства за счет меньшего количества сдвигов делител  влево до получени  сигнала с выхода блока сравнени  кодов.

По сравнению с прототипом, в котором всегда производитс  сдвиг делител  влево до по влени  единицы в старшем разр де делител  (в случае, когда в старшем разр де делител  нуль), в данном устройстве сдвиг делител  производитс  на меньшее количество

разр дов и даже может не производитьс . Аналогично сдвиг частного происходит на меньшее количество разр дов или не происходит совсем .

Claims (1)

1. УСТРОЙСТВО ДЛЯ ДЕЛЕНИЯ ДВОИЧНЫХ ЧИСЕЛ, содержащее регистры делимого, делителя, частного, сумматор, реверсивный счетчик, дешифратор нуля, элемент ИЛИ, блок управления, содержащий мультиплексор, генератор импульсов, семь элементов И, кольцевой сдвигающий регистр, счетчик циклов, элемент НЕ,причем выход генератора импульсов соединен с первым входом первого элемента И,выход которого соединен с первым входом второго, третьего и четвертого элементов И, второй вход четвертого элемента И соединен с выходом элемента НЕ, вход которого соединен с вторым входом третьего элемента И и с выходом счетчика циклов, вход которого соединен с первым входом пятого элемента И, и первым выходом кольцевого сдвигающего регистра, второй выход которого соединен с первым входом шестого и седьмого элементов И, второй вход пятого, шестого и второй вход седьмого элементов И соединены соответственно с первым и вторым выходами мультиплексора, выход четвертого элемента И соединен с входом запуска кольцевого сдвигающего регистра, третий и второй выходы кольцевого сдвигающего регистра являются соответственно первым и вторым выходами блока управления, выходы пятого, шестого, седьмого элементов И являются соответственно третьим, четвертым и пятым выходами блока управления, выходы второго и третьего элементов И являются соответственно шестым и седьмым выходами блока управления, причем первый выход блока управления соединен с входом управления сдвигом регистра делимого и с первым входом элемента ИЛИ, информационный вход регистра делимого соединен с выходом сумматора, выход регистра делимого соединен с первым информационным входом сумматора, вто- <g рой информационный вход которого соединен с выходом регистра делителя, второй выход блока управления соединен с входом управления передачей кода регистра делимого, выход элемента ИЛИ соединен с входом сдвига регистра частного, вход записи которого соединен с третьим выходом блока управления, четвертый выход которого соединен с входом управления переносом сумматора и с входом передачи обратного кода регистра делителя, вход передачи прямого кода которого соединен с пятым выходом блока управления, шестой выход которого соединен с входом сдвига регистра делителя и с суммирующим входом реверсивного счетчика, седьмой выход блока управления соединен с вторым входом элемента ИЛИ и с вычитающим входом реверсивного счетчика, выходы разрядов реверсивного счетчика соединены соответственно с входами дешифратора нуля, выход которого соединен с входом управления синхронизацией блока уп- равнения, отличают, ееся тем, что, с целью повышения быстродействия, в устройство введен блок сравнения кодов, а в блок управления восьмой элемент И, элемент И-НЕ^триггер, причем прямой выход триггера соединен с третьим входом четвертого элемента И, а инверсный выход тригге ра соединен с вторым входом второго элемента И и с первым входом восьмого элемента И, второй вход которого соединен с выходом первого элемента И, первый вход элемента И-НЕ соединен с вторым входом третьего элемента И, третий вход восьмого элемента И соединен с входом анализа величины делителя блока управления, первый и второй входы мультиплексора соединены соот ветственно с первым и вторым входами анализа разрядов блока управления, второй вход элемента И-НЕ соединен с входом управления синхронизацией •блока управления, выход восьмого элемента И соединен с прямым входом триггера, выход элемента И-НЕ соединен с вторым входом первого элемента И, выходы регистров делимого и делителя соединены соответственно с первым и вторым информационными входами блока сравнения кодов, выход которого соединен с входом анализа величины делителя блока управления, первый и второй выходы старших разрядов регистра делимого соединены соответственно с первым и вторым входами анализа разрядов делимого блока управления .