SU744570A1 - Устройство дл умножени на три - Google Patents
Устройство дл умножени на три Download PDFInfo
- Publication number
- SU744570A1 SU744570A1 SU782605166A SU2605166A SU744570A1 SU 744570 A1 SU744570 A1 SU 744570A1 SU 782605166 A SU782605166 A SU 782605166A SU 2605166 A SU2605166 A SU 2605166A SU 744570 A1 SU744570 A1 SU 744570A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- bit
- input
- prohibition
- output
- trigger
- Prior art date
Links
Landscapes
- Complex Calculations (AREA)
Description
(54) УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ НА ТРИ
1
Изобретение относитс к области вычислительной техники и может быть использоьано при построении арифметических устройств ЦВМ.г
Известны устройства дл умножени двоичных кодов на посто нные коэффициенты , построенные на основе счетчиков 1 .
Обработка кодов в этих устройст- 10 вах ведетс число-импульсным методом. Принцип умножени числа импульсов на посто нный коэффициент состоит в том, что если на вход двоичного счетчика подавать п импульсов, то на вы- 15 ходе первого разр да счетчика получаетс п/2 импульсов, на выходе второго разр да п/4 импульсов и на выходе k-ro разр да -п/2 импульсов. Выходы регистров объедин ютс и таким 20 образом получаетс один из возможных коэффициентов от 1 до 1/2 ступен ми по 1/2. Хот в подооных устройствах достигаетс упрощение аппаратуры, они вл .утс последовательными, что не 25 дает возможности их применени в быстродействующих арифметических устройствах ЦВМ.
Наиболее близким вл етс устройст .во дл умножени на три, содержащее ЗО
регистр множимого и сумматор. При наличии кода в регистре множимого такого устройства происходит сложение содержимого регистра с удвоенным значением множимого, то зафиксировано соответствующими св з ми. При этом на выходах сумматора формируетс результат утроени 21.
Недостатком такого уст)р6йства вл етс то, что дл получени результата сложени множимого со сдвинутым на один разрйд своим значением используетс полный сумматор, предназначенный дл сложени произвольных чисел. Необходимость использовани полного сумматора усложн ет устройство и приводит к избыточности устройства с точки зрени аппаратуры.
Цель изобретени - упрощение устройства .
Claims (2)
- Поставленна цель достигаетс тем, что в устройстве дл умножени на три, содержйщем в каждом разр детриггер, каждый его разр д содержит элемент неравнозначности, элемент запрета и элемент И, причем входы элемента неравнозначности каждого разр да устройства подключены к выходам триггеров того же и прерыдушего разр дов устройства, а выход соединен со входом элемента запрета этого же разр да, запрещающий вход которого подключён квыходу элемента запрета предыдущего разр да, один вход элемента И каждого разр да устройства подключён к выходу элемента запрета предыдущего разр да, другой вход к управл ющей шине устройства, а выход - к счетному входу триггера того же разр да. На чертеже представлена функциональна схема двух разр дов устройства , . Устройство содержит триггеры 1,2 и (i + 1)-го разр дов множимЬго элементы неравнозначности 3, 4, элементы запрета 5, 6, элементы И 7, 8, выхйдами подключенные к йчетным входам триггеров 1 и 2, управл ющую шину 9 дл формировани результата .умножени . Выход триггера 1 соединен со входом элемента неравнозначности Зи с входом .аналогичного элемента (i - 1)-го разр да (на чертеже не покаэ,ан) . „.,,./.-.V-.,. -„...,, ./..„, Выход триггера 2 соединён GO входом элемента неравнозначности 4 и с другим входом эле:Мента нёравнбзначно ти 3. Другой вход элемента неравнозначности 4 соединён с выходом триггера (1 -t- 2)-го разр да. Выходы эле ментов неравнозначности 3 и 4 соеди &1тр Мыми входами элементов , запрета 5 и б соответственно. Выход элемента запрета 6 соединен с запре щающим входом элемента запрета 5 и с первым входом элемента И i -го разр Выход элемента запрета () + 2)-го разр да (на чертеже на показан) сое Йен ё зЙпрещающйм в ходом элейёггта з прета 6 и с первым входом элемента ( i + 1)-го разр да. АналогйчШё св имеет выход элемента запрета 5 со входами ( I - 1)-го разр да (на чертеже не показан). Вторы вхНдаэЛёментов И 7,8 соединены с управл юще шиной 9. Устройство работает следующим образом.. При наличии в триггерах 1, 2 зна чени множимого (цепи занесени на чертеже непоказаны) происходит сра батывание комбинационной логики, . состо щей из элементов запрета 5 .и и элементов неравнозначности 3 и 4 (дл и + 1-го разр дов регистра Сигналы с выходов элементов запрета 5, 6 вл ютс услови ми инвертировани соотвеТствующих разр дов мно жимого. Шина 9 отключена и переключ ниё триггеров 1, 2 не происходит. осле yc aH6BJieHriH процессов в коминацибнноййхёмё происходит подача игнала (импульса) на управл ющую ину 9.. При этом прЬисхоДйт переклюение триггеров 1, 2 (инвертироваие разр дов в случае наличи услови нвертировани ), т.е. формирование езультата умйожени на три. Состо ие комбинационной схемы при этом не ен етс до полного переключени риггеров 1, 2. Например, наличие диницы в триггере 2 и нулей во сех предшествующих разр дах (согласо нумерации разр дов) вызывает срабатыванйё элемента неравнозначности 4 и элемента запрета 6 (на выходах которых формируетс сигнал , на выходе элемента запрета 5 - О ). При подаче сигнала на шину 9 происходит инвертирование состо ни триггера I, т.е. формируетс резул1зтат 3. Данное устройство вл етс более п эостым по конструкции и содержит меньшее количество аппаратуры по сравнению е прототипом, так как реализуёт схему непосредственного умножени на 3V. При сравнении с прототипом экономи аппаратуры ориентировочно равна 20% общего объема аппаратуры . Формула изобретени Устройство дл умножени на три, содержащее в каждом разр де триггер, о т л а ю ш ее с тем, что, с целью упрощени устройства, каждый разр д его содержит элемент неравнозначности , элемент запрета и элемент И, причём входы элемента неравнозначности каждого разр да устройства подключены к выходам триггеров того же и предыдущего разр дов устройства, а выход соединен со входом элемента запрета того же разр да, запрещающий вход которого подключен к выходу элемента запрета предыдущего разр да , один вход элемента И каждого разр да устройства подключен к выходу элемента запрета предыдущего разр да , другой вход - к управл ющей шине устройства, а выход - к счетному входу триггера того же разр да. Источники информации, прин тые во внимание при экспертизе 1. АВТЬрс1 :ое свидетельство СССР 224904, кл. G 06 F 7/52, 1967.
- 2.. Карцев М.А. Арифметика цифровых машин. М., Наука,1969, с.451, рис.4-12 (прототип).-i5-fev i-#l- ---r ft Siii-ai sfc..,.bi.-i .J6fJ
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU782605166A SU744570A1 (ru) | 1978-04-13 | 1978-04-13 | Устройство дл умножени на три |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU782605166A SU744570A1 (ru) | 1978-04-13 | 1978-04-13 | Устройство дл умножени на три |
Publications (1)
Publication Number | Publication Date |
---|---|
SU744570A1 true SU744570A1 (ru) | 1980-06-30 |
Family
ID=20760018
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU782605166A SU744570A1 (ru) | 1978-04-13 | 1978-04-13 | Устройство дл умножени на три |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU744570A1 (ru) |
-
1978
- 1978-04-13 SU SU782605166A patent/SU744570A1/ru active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4616330A (en) | Pipelined multiply-accumulate unit | |
SU744570A1 (ru) | Устройство дл умножени на три | |
US5719798A (en) | Programmable modulo k counter | |
SU477425A1 (ru) | Делительное устройство | |
SU362295A1 (ru) | Арифметическое устройство параллельного | |
SU556433A1 (ru) | Множительное устройство | |
SU824446A1 (ru) | Реверсивный двоично-дес тичныйСчЕТчиК иМпульСОВ | |
SU450153A1 (ru) | Преобразователь код-веро тность | |
US3337721A (en) | Count by six counter | |
SU634276A1 (ru) | Накапливающий сумматор | |
SU1013950A1 (ru) | Устройство дл умножени элементов конечных полей | |
SU549808A1 (ru) | Устройство дл делени | |
SU1179322A1 (ru) | Устройство дл умножени двух чисел | |
RU2045769C1 (ru) | Многофункциональный логический модуль | |
SU367421A1 (ru) | ЦИФРОВОЕ УСТРОЙСТВО дл УСКОРЕННОГО ДЕЛЕНИЯ | |
SU1718215A1 (ru) | Устройство дл выполнени векторно-скал рных операций над действительными числами | |
SU437079A1 (ru) | Устройство дл перемножени функций распределени веро тностей | |
SU877531A1 (ru) | Устройство дл вычислени функции Z= @ х @ +у @ | |
SU1168934A1 (ru) | Устройство дл сложени и вычитани чисел по модулю @ | |
SU815726A1 (ru) | Цифровой интегратор | |
SU620972A1 (ru) | Устройство сдвига влево на р разр дов дл ( ) кодов рида-маллера | |
SU1103224A1 (ru) | Устройство дл делени двоичных чисел | |
SU643870A1 (ru) | Арифметическое устройство параллельного действи | |
SU794634A1 (ru) | Устройство дл умножени последова-ТЕльНОгО КОдА HA дРОбНый КОэффициЕНТ | |
SU492873A1 (ru) | Устройство дл вычитани двоичных чисел |