SU492873A1 - Устройство дл вычитани двоичных чисел - Google Patents

Description

(54) УСТРОЙСТВО ДЛЯ ВЫЧИТАНИЯ ДВОИЧНЫХ ЧИСЕЛ

Изобретеиие относитс  к вычислительной технике и предназначено дл  вычитани  дво-. ичных чисел, следующих старшими разр дами вперед в последовательном коде. Известно устройство дл  вычитани  дво-. ичиых чисел по-авт. св. № 328454, представленных последовательными кодами, начина  со старших разр дов, содержащее . последовательно соединенные логические уэч« лы, каждый из которых выполнен на двух схемах И, двух инверторах, схеме ИЛИ и элементе задержки. Это устройство ВИЛЬНО функционирует лишь при определенном ограничеиии на числа А и В, над ко торыми Иагполн етс  операци  вычитани  (А В) и выдает информацию только о разности А-В. Цель изобретени  расширение области применени  устройства дд  вычитани  двоичг ных чисел за счет исключени  указанного ограничени  (А В), а также за счет то. го, что устройстве выдает разности А-В и В-А и результаты сравнени  чисел (. А В). Достигаетс  ето благогар  тому, что 1ервый логический узел содержит третью и четвертую схемы И, триггеры и схемы И-НЕ, выход первой схемы И этого логического узла соединен со входами третье ей схемы И, первой и второй схем VUHEf Выход второй схемы И соединен со вход ми четвертой схемы И, третьей и четвер той схем Н-НЕ. Выходы третьей и четвер той схем И соединены с единичными вхо дами первого и второго триггеров соответ ственно. Единичга 1й выход первого триггера соединен со входами первой и третьей схем VWHE, единичный выход второго триггера соединен со входами второй и четвертой схем tWiE, нулевые выходы первого и второго триггеров соединены со входами 4eTw вертой и третьей схем И-НЕ соответст« венно. Выходы п той схемы Vt-HE соедим нены с выходами первой н четвертой схем Vt-HE, входы шестой схемы И-НЕ сое динены с выходами второй и третьей схем VWiE, выходы и шестой схем VUHE соедин ны -со входами схемы ИЛИ того же логического узла, выход шестой схе мы И-НЕ соединен с выходом логичес го узла. На чертеже дана схема первого и вт( го логических узлов устройства, Осталы логические углы ицентичны второму лоп скому уэпу. При вычитании П -разрад двоичных чисел устройство содержит п логических узлов. Каждый логический- узел содержит инверторы i, схемы И 2, схему ИЛИ i элемент задержки 4. Логический узел ее держит, кроме того, схемы И 5 и 6, триггеры 7 и 8, схемы И-НЕ 9-14. . ла А и В подаютс  через входы 15 и К соответственно. Вход 17 служит дл  уст новки в О триггеров 7 и 8. С выxoдo 18 и 10 снимаютс  сигналы А В и А В соответственно. Принцип л iHCTEiiH устройства основан на использовании таких преобразований над уменьшаемым и вычитаемым, в результате которых оба числа измен ютс  одинаковую величину, а искома  разность в процессе этих преобразований остаетс  неизменной. При выполнении этих iipeo6p зований из уменьшаемого образуетс  чис равное разности двух исходных чисел, а i вычитаемого - нуль. Пусть иьеютс  дв двоичных числа В 45 и А 42. 32 16 8 4 2 1 В ., 101101 А 1О1010 42, следующих старшими разр дами вперед, в соответствии с обозначенным fetcoM ка  дого разр да. Требуетс  найти разность (т. е. 45-4; #3)..Назовем одноименные разр ды, содер жащие единицы, равносильными. Если исключить единицы в равносильных разр дах обоих чисел, т. е. заменить их нул ми , иначе говор  - уменьшить каждое из исходных чисел на U1000 40, то ра; ность между числами не изменитс . Преобразование по замене единиц в ра носильных разр дах на нули, не привод щее к изме1:знию разности, дл  сокраше ш в дальнейшем будем именовать просто исключение. В результате выполнени  первого преоб разовани  исключени  получаем два пр образованных числа В и А, В « oodroi 5, А 00001О 2, уже не имаюших равносильных разр дов. Прибавл ем к числам В и А по один ковой величине, например по 2. Прлучаем новые преобразованные числа В 7 и А 4, в которых Тпо вд етс  равносил ный разр д, вследствие чего оказываетс  возможным второе преобразование исключение . В 000111 5 + 2 7 А 000100 2 + 000011 3 А ОООООО О. Рассматрива  полученный результат можно заметить, что второе преобразова1гаое число А обратилось в нуль, а первое преобразованное число В оказалось равным искомой разности. Число В определ ем путем сложени  чисел В и А , т. е. В В + А . Процесс сложени  здесь может быть за енен операцией дизъюнкции, которую дальнейшем будем называть объединение. Число А можно получить путем сдвига числа А на один разр д в сторону старших разр дов, т. е. А ОООО1О 2, А ООО1ОО 4. Нахождение разности двоичных чисел сводитс  к последовательному выполнению трех простых преобразований: исключение , объединение и сдвиг. Перед поступлением двоичных чисел А и В на входы 15 и 16 триггеры 7 и 8 устанавливаютс  в состо ние ОГ. Двоичные числа, поступающие на входы 15 и 16, подаютс  на схемы И 2 непосредственно и через инверторы 1. При одноврел{енном посту1Шении единиц на входы 15 и 16, благодар  инверторам на входы схем И нар ду с единицами подаютс  инвертированные значени  А и В, в данном случае нули. Вследствие этого на выхода:; схем И 2 единица отсутствует . При разноименных символах на входах 15 и 16, единица по вл етс  на выходе той из схем И 2, на вход которой она потупает непосредственно, и через схему И 5 или 6 устанавливает триггер 7 или в единичное состо ние. Допустим, число А, при этом первым в единичное сото ние устанавливаетс  8, котоый свслм инверсным сигналом закрывает хему И 5, выход которой св зан триг- i ером 7; кроме того, высоким потенциалом единично о выхода триггера 8 открыватс  схемы ИгНЕ 1О и 12. Единицы с ь;ходов схем И 2 проход т на схему ИЛИ 3 через схемы И-НН Ю, 14 ... единицы числа А) и через схемы И-НЕ 2, 13 (единицы числа В). С единичного выхода триггера 8 через ыход 19 снимаетс  высокий потенциал.

который говорит о том, что число в А, причем эта информаци  формируетс  при первом же несовпадении значений одноименных разр дов чисел А и В.

Операци  ; объединение фактически оэкачает сложение таких двух двоичных чисел, у которых отсутствуют единицы в одноименных разр дах. Эта операци  реализуетс  с помощью схемы ИЛИ 3. На ее выходе по вл етс  единица , котора  поступила на один из ее входов, Операци  сдвиг осуществл етс  с помошью элемента задержки 4. Все разр ды посту пающих на его вход чисел на выходе залер- жиьаютс  на один такт. Одновременно с поступлением на вход схемы ИЛИ 3 число с выхода схемы И-НЕ 14 вьщаетс  непосредственно на выход первого логического узла.

В каждом из последующих логических узлов реализуетс , так же как и в первом, три операции: исключение, объединение и сдвиг Операци  исключение реализуетс  при помоши инверторов 1 и схем И 2, операци  объединение реализуетс  при помощи схем ИЛИ 3, а операци  сдвиг - при помощи элементов задержки 4.

Если число А В, то первым в единичное состо ние устанавливаетс  триггер 7, который своим инверсным сигналом за- крывает схему И 6, выход которой св зан с триггером 8; кроме того, высоким потенциалом единичного выхода триггера 7 открываютс  схемы И-НЕ 9 и 11. Теперь уже единицы с выходов схем И 2 проход т на схему ИЛИ 3 через схемы И-НЕ9 13(единицы числа А) и через схемы ИЛЕ и 14 (единицы числа В),С единичного выхода

триггера 7 через выход 18 снимаетс - вы-сокий потенциал, который говорит о том, что число Ар В.

Claims (1)

1. Формула изобретени 

   Устройство дл  вычитани  двоичных по авт. св. № 328454, о т л и ч а ющ е е с   тем, гтг, с целью расширени  области применени , первый логический узел содержит третью и четвертую схемы И, триггеры и схемы И-НЕ, выход первой схемы И этого логического узла соединен со входом третьей схемы И, первой и второй схем И-НЕ, выход второй схемы И соединен со входами четвертой схемы И, третьей и четвертой схем И-НЕ, выходы третьей и четвертой схем И соединены с единичными входами первого и второго триггеров соответственно, единичный выход первого триггера соединен со входами первой и треть схем И-НЕ, единичный выход второго триггера соединен со входами второй и четвертой схем

   И-НЕ, нулевые выходы первого и второго триггеров соединены со входами четвертой и третьей схем И-НЕ соответственно, входы п той схемы И-НЕ соединенъ с выходами первой и четвертой схем И-НЕ, входы щестой схемы И-НЕ соединены с выходами второй и третьей схем И-НЕ, в 1ходы п той и шестой схем И-НЕ соединены со входами схемы ИЛИ того же логического узла, выход шестой схемы И-НЕ соединен с выходом логичесвого узла..