SU1348822A2 - Арифметическое устройство дл выполнени операций над несколькими числами - Google Patents

Abstract

Изобретение относитс  к вычислительной технике. Целью изобретени   вл етс  повышение достоверности контрол  операций последовательного Умножени , делени  и сложени , выполн емых величин со старших разр дов . С этой целью в устройство, содержащее согласно основному изобретению решающие (операционные) блоки 1,, 1, ... 1 , блок 2 синхронизации, 1А.N коммутатор 3, блок 4 формировани  результата, рЕгистр 6 конца операции, блок 7 сравнени  кодов, регистр 8 задержсдвига и элементы 9, ...9, ки, введен блок 5 регистрации ошибок, первый и второй информационные входы которого соединены с выходом коммутатора 3, а тактирующий вход и группа адресных входов блока 5 подключены соответственно к четвертому выходу блока 2 и группе выходов регистра 6. 3 ил. с S (Л 00 4 00 00 ьо N3 гч . J

Description

Изобретение относитс  к вычислительной технике и  вл етс  усовершенствованием известного устройства по основному авт.св. № 662936.

Целью изобретени   вл етс  повьппе ние достоверности выполнени  операций последовательного умножени , делени , и сложени , выполн емых начина  со старших разр дов.

На фиг. 1 представлена функциональна  схема арифметического устройства дл  выполнени  операций над несколькими числами; на фиг. 2 - функциональна  схема блока регистрации ошибок; на фиг. 3 - функциональна  схема блока синхронизации.

Дл  представлени  результата в решающих (операционных) блоках дл  выполнени  операций над несколькими числами примен ют избыточную двоичную позиционную систему счислени  с цифрами - 1, О, 1. Входные операнды представлены в такой же системе счислени , и, кроме того, их коды удовлетвор ют условию чередуемости значащих (т.е. отличных от нул ) цифр с разными знаками. Например, они могут быть представлены так:

-|- 0,11011, Щ 0,1oTli.

Однако они не могут иметь вид:

-|- 0,01011,

1 0,01111.

Выходы каждого решающего (опера- ционнбго) блока 1 j (j 1, N-1) подключены к группе входов решающего

блока 1

j-t I

а выходы решающего блока

1 соединены с группой аходов решающего блока 1,. Группа выходов блока 2 синхронизации подключена к тактирующим входам решающих блоков 1 N выходы которых через коммутатор 3 соединены с информационными входами блока 4 формировани  результата и информационными входами блока 5 регистрации ошибок. Выход блока 2 подключен в тактирующему входу блока 4 формировани  результата и тактирующему входу блока 5 регистрации ошибок , адресные входы которого соединены с выходами регистра 6 конца операции , которые подключены к управл ющим входам коммутатора 3 и к одной группе информационных входов блока 7 сравнени  кодов, втора  группа ин

формационных входов которого соединена с выходами регистра 8 сдвига. Зы- ход блока 7 сравнени  кодов подключен к управл ющему входу блока 4 формировани  результата. Выход каждого j-ro разр да регистра В (j 1,N) подключен к управл ющему входу решающего блока 1j, а управл ющий вход регистра 8 соединен с одним выходом блока 2. К одному информационному входу каждого решающего блока 1 (,N) через элементы задержки подключены входные шины операндов

5

0

10 и 10„

J-H

а входные шины операндов 10,

подключены к двум соответствующим информационным входам решающего блока 1 . Управл юща  шина 11 подключена к цепи выдачи кода регистра 6 конца операции. Информационна  шина 12  вл етс  выходом блока 5 регистрации ошибок, в качестве решающих блоков 1, -1 используют блоки, позвол ющие совмещать во времени

5 продессм поразр дного ввода операндов и поразр дного формировани  ре- зультата, начина  со старших разр дов . Блоки 3, 6-9 могут быть реализованы на микросхемах серии К155. Блок

0 формировани  результата может быть построен как накапливающий сумматор кодов цифр избыточной системы счислени  с учетом их весов по правилам неизбыточной систешл счислени .

5 Блок 5 регистрации ошибок (фиг. 2) содержит первый и второй элементы ИЛИ 13 и 14, первый-четвертый элементы И 15-18, третий элемент ИЛИ 19, первый триггер 20, п тый 21 и шестой

0 22 элементы И, четвертый элемент ИЛИ 23, второй триггер 24, седьмой элемент И 25, п тый элемент ИЛИ 26 и третий триггер 27 и имеет первый и второй разр ды информационных входов

5 28 и 29 и тактирующий вход 30. Входы элементов РШИ 13, 14 соединены с выходами регистра 6, а выходы -- с первыми входами элементов И 15, 18 и И 16, 17, соответственно. К вторым

0 входам элементов И 15, 17 иИ 16, 18 подключены информационные входы 28, 29 блока 5 соответственно. Выходы - ле1-;ентов И 15, 16 соединены с входа- .:,емейта ИЛИ 19, выход которого

r, соединен с установочным входом RS- ipjirrepa 20 и входами элементов И 21, 22, Выходы элементов И 17, 18 соединены с сходами элемента ЯПИ 23, ьыход которого подключен к входу

сброса RS-триггера 20, информационному входу D-триггера 24 н входам элементов И 25, 22. Пр мой выход RS-триггера 20 соединен с входом элемента И 21, выход которого соединен с входом элемента ИЛИ 26, к второму входу которого подключен пи- ход элемента И 22, Пр мой выход D-триггера 24 соединен с входом элемента И 25 и с информационным входо D-триггера 27, а пр мой выход последнего подключен к входу элемента И 25. Выход элемента И 25 соединен с входом элемента И 26, выход которого  вл етс  выходом блока 5 регистрации ошибок. Синхровходы RS-триггера 20, D-триггеров 24, 27 подключены к входу 30. Блок 5 регистрации ошибок может быть реализован на микросхемах серии К155. Переключение триггеров 20, 24 и 27 осуществл етс  по перепаду тактирующего (синхро) сигнала.

Блок 2 синхронизации (фиг. 3) содержит тактовый генератор 31, счетчик 32 и элемент И 33.

Пусть необходимо выполнить последовательность , состо щую из k двуместных операций. Если число операций , образующих последовательность, равно числу решающих блоков 1, т.е. , то последовательность операций выполн етс  за один цикл. Если же k N, то процесс вычислени  условно разбиваетс  на несколько циклов, в каждом из которых выполн етс  не более N операций. В первом цикле вычислений на входные шины операндов 10 - 10 поступает перва  группа, включающа  N+1 операндов, представленных последовательным кодом. В последующих циклах на входные шины операндов 10 поступают группы из операндов (в последнем цикле число операндов может быть меньше N).

Число N выбрано таким, что к моменту по влени  первого разр да промежуточного результата на выходах решающего блока N решающий блок 1 оказываетс  свободным.

В каждом цикле вычислений после выполнени  k+1 очередных тактов сигналу блока 2 осуществл етс  сдвиг 1 в регистре 8 на один разр д вправо и в результате этого на управл ющий вход блока 1 с номером j поступает единичный сигнал с выхода j-ro разр да регистра 8. Этот сигнал тактируетс  сигналами блока 2, поступающнми i;a определенные тактирующие шины 1 1.,, в результате чего j-ii блок 1 устанавливаетс  в исходное

состо ние дл  выполнени  определен-

НОИ операции непосредственно перед

тактом поступлени  на ого входы первых разр дов операндов длиной операци -.

Таким образом, в мопент формировани  первого разр да промежуточного результата в j-м блоке 1 присутствует единичный сигнал на выходе j-ro разр да регистра 8. В последнем цикле работы после сдвига 1 в разр д с номером сЛ регистра 8 решающш блок с номером сл начинает выполн ть последнюю операцию в заданной последовательности и на его выходах в каждом

последующем такте присутствуют очередные разр ды окончательного результата; так как в исходном состо нии в регистре 6 конца операции записана

1 В разр де с номером , то

0

5 после сдвига 1 в регистре 8 в разр д с номером ci блок 7 сравнени  кодов выдает на управл ющий вход блока 4 формировани  результата сигнал, соответствующий равенству

0 ко/нов, который иницрп1рует начало работы блока 4. В этом случае очередные разр ды окончательного результата с выходов блока 1 с номером о через коммутатор 3, которым управл ет регистр 6, поступают на информационные вход1)1 блока 4, где осуществл етс  преобразование последо- нательного избыточного кода результата в неизбыточный параллельный код, и поступают на вход блока 5 регистрации ошибок дл  анализа правильности работы устройства. В случае обнаружени  ошибки сигнал с блока 5 поступает на шину 12.

Реши ,;щие блоки

1 J ... (т.е.

с нечетными номерами) функционируют таким образом, что цифры кода результата дл  каждого блока удовлетвор ют требовани м: после каждой цифры 1

следует -1 (не более двух -1 Подр д). Решающие блоки г, 1 ... (т.е. с четными номерами) фуикцио1П1руют таким образом, что после каждой цифры результата -1 следует 1 (не более двух

1 подр д).

В случае нечетного N цепочка решающих блоков 1 лополн етс  до четного числа решающим блоком 1 выполн ющим

функцию , выход которого подключетс  к входам решающего блока 1 .

Цифры 1, О, Т на входах и выхода блоков 1 , 1., ... представлены сиг- налами на двух шинах соответственно виде 10, 00, 01. Цифры на входах и выходах решающих блоков 1 , 1 ... представлены сигналами на двух шинах соответственно 01, 00, 10.

Блок 5 регистрации ошибок подключен к выходам коммутатора 3 дл  анализа цифр кода результата. В зависимости от номера разр да (нечетный или четный), т.е. оттого с какого из решающих блоков 1 К 2 1 ....поступают цифры кода результата , элементы И 15-18 и ИЛИ 19,23 пропускают цифры результата соответ- ственно в представлении 01, 00, 10 или 10, 00, 01 (первый разр д соответствует входу 28, второй - 29). Цепочка, состо ща  из D-триггеров 24, 27 и элемента И 25, обнаруживает в коде контролируемого результата три подр д Т или 1 (в зависимости от номера d разр да), RS-триггер 20 и элемент 21 позвол ет обнаружить два положительных или отрицательных разр да без -1 или 1 между ними соответственно . Элемент И 22 обнаруживает одновременное по вление в коде контролируемого результата положительных и отрицательных разр дов. Сигналы ошибок с элементов И 21, 22, 25 поступают на входы элемента ИЛИ 26, выход которого  вл етс  выходом блока 5.

Claims (1)

1. Формула изобретени 

   Арифметическое устройство дл  выполнени  операций над несколькими числами по авт.св. № 662936, о т- личающеес  тем, что, с целью повышени  достоверности выполнени  операций последовательного умножени , делени  и сложени , в)1пол н емых начина  со старших разр дов операндов, оно содержит блок регистрации ошибок, информационный вход которого соединен с выходом коммутатора , тактирующий вход и группа адресных входов блока регистрации ошибок подключены соответственно к четвертому выходу блока синхронизации и группе выходов регистра конца операции , а выход ошибки опока регистра

   5 о 5 о

   5

   0

   5

   0

   ции ошибок  вл етс  выходом ошибки устройства, причем блок регистрации ошибок содержит семь элементов И, п ть элементов ИЛИ и три триггера, при этом входы первого и второго элементов ИЛИ соединены соответственно с нечетными и четными адресными входами группы адресных входов блока регистрации ошибок, первый и второй входы и выход первого элемента И подключены соответственно к первому разр ду информационного входа блока регистрации ошибок, выходу первого элемента ИЛИ и первому входу третьего элемента ИЛИ, первый и второй входы и выход второго элемента И соединены соответственно с вторым разр дом информационного входа блока регистрации ошибок, выходом второго элемента ИЛИ и вторым входом третьего элемента ИЛИ, выход которого подключен к установочному входу первого триггера , первый и второй входы и выход третьего элемента И соединены соответственно с первым разр дом информационного входа блока регистрации ошибок, выходом второго элемента ИЛИ и первым входом четвертого элемента ИЛИ, первый и второй входы и выход четвертого элемента И подключены соответственно к второму разр ду информационного входа блока регистрации ошибок, выходу первого элемента ИЛИ и -второму входу четвертого элемента ИЛИ, выход третьего элемента ИЛИ соединен также с первыми входами п того и шестого элементов И, выходы которых подключены соответственно к первому и второму входам п того элемента ИЛИ, второй вход п того элемента И соединен с пр мым выходом первого триггера, выход четвертого элемента ИЛИ подключен к входу сброса первого триггера, информационному- входу второго триггера, второму входу шестого элемента И и первому входу седьмого элемента И, второй и третий входы и выход которого соединены соответственно с пр мыми Выходами второго и третьего триггеров и тре- тьим входом п того элемента ИЛИ, выход KfjToporo  вл етс  выходом блока реги ..трации ошибок, информационный г;ход третьего триггера подключен к пр мому выходу второго триггера, а синхровходы всех триггеров сог динены t тактирующим блока регистрации ошибок.

   Кблокап Jj...

   Фие.З

   Составитель И. Хазова Редактор Н. Слобод ник Техред А.Кравчук Корректор М. Цемчик

   5191/48

   Тираж 670Подписное

   ВНШПИ Государственного комитета СССР

   по делам изобретений и открытий 113035, Москва, Ж-35, Раушска  наб., д. 4/5

   Производственно-полиграфическое предпри тие, г. Ужгород, ул. Проектна , 4