SU1221755A1

SU1221755A1 - Устройство цифроаналогового преобразовани

Info

Publication number: SU1221755A1
Application number: SU843785416A
Authority: SU
Inventors: Алексей Петрович Стахов; Вячеслав Иванович Моисеев; Алексей Дмитриевич Азаров; Виктор Ярославович Стейскал; Татьяна Николаевна Васильева
Original assignee: Специальное Конструкторско-Технологическое Бюро "Модуль" Винницкого Политехнического Института; Винницкий политехнический институт
Priority date: 1984-08-24
Filing date: 1984-08-24
Publication date: 1986-03-30

Abstract

Изобретение относитс к области автоматики и вычислительной техники и может быть использовано при построении преобразователей формы информации . Изобретение позвол ет повысить точность преобразовани в режиме формировани линейно измен ющегос напр жени , что обеспечиваетс построением цифроаналогового преобразовател (ЦАП) на основе избыточных измерительных кодов (ИИК), а также введением аналогового запоминающего блока, блока синтеза кодов, блока цифровых | схем сравнени и блока регистров, которые обеспечивают в режиме контрол запись в блок регистров переходных кодовых комбинаций, которые затем используютс в режиме преобразова- ни дл коррекции текущих значений кода счетчика, что и обеспечивает высокую точность преобразовани при использовании ЦАП низкой точности. 1 з.п. ф-лы, 2 ил., 2 табл. (Л

Description

1 1

Изобретение относитс к автоматике и вычислительной технике и может быть использовано при построении преобразователей формы информации.

Цель изобретени - повышение точности преобразовани .

На фиг. 1 показана структурна схема устройства цифроаналогового преобразовани ; на фиг. 2 - пример реализации блока синтеза кодов.

Устройство цифроаналогового преобразовани содержит цифроаналоговый реобразователь 1 (ЦАП), счетчик 2 СТР), блок 3 регистров (БРГ), блок 4 цифровых схем сравнени (БЦСС), блок 5 синтеза кодов (БСК) с первыми и вторыми входами 6 и 7 и выходами 8, аналоговый запоминающий блок 9 (АЗБ), блок 10 сравнени (БС), блок 11 управлени , содержащий первый, второй и третий злементы ИЛИ 12, 13 и 14, инвертор 15, первый, второй, третий и четвертый элементы И 16, 17 18 и 19, первый и второй R5 -триггеры 20 и 21, счетчик 22, мультиплексор 23, демультиплексор 24. Устройство ЦАП содержит также шину 25 тактовых импульсов, шину 26 управлени , выходную шину 27.

Цифроаналоговьй преобразователь должен быть реализован на основе избыточного измерительного кода (ИИК), апример кода Фибоначчи. Блок 10 сравнени осуществл ет сравнение налоговых сигналов А и Aj на его ходах, причем сигнал на его выходе одчин етс следующему соотношению:

0. Ь.

если А, 5 А если А, А .

Блок 4 цифровых схем сравнени состоит из П1 цифровьпс схем сравнени и осуществл ет сравнение на равенство содержимого группы разр дов счетчика 2 с содержанием блока 3 регистров , причем выходной сигнал 2j I -и схемы сравнени равен

„ П, если СТР (i) РГ; ; . о, если СТР (i) РГ., где ,2...т;

РГ i - содержимое i -го регистра

блока 3;

СТР (I)- содержимое группы из (п- -m +i) младших разр дов счетчика 2;

ч - число разр дов счетчика 2, определ мое разр дностью ЦАП 1;

217532

г - количество переходных кодовых комбинаций (дл да Фибоначчи m п- 2). Блок 5 синтеза кодов обеспечивает 5 формирование кодовой комбинации, записываемой в СТР 2 после по влени на его выходе переходной кодовой комбинации. Комбинаци , дл записи формируетс по содержимому СТР 2 и 10 выходным сигналам Н,- БЦСС 4, причем 1 -и ее разр д формируетс следующим образом:

BCKCi

О, если i i и - m J ( + Z- Jx

)(7. .

l-HD-n + 1 1tnl-n4i

Возможна схема реализации БСК 5 приведена на фиг. 2.

Устройство цифроаналогового преобразовани работает в двух режимах: режиме контрол и режиме генерации линейно измен ющегос напр жени . В режиме контрол определ ютс переходные кодовые комбинации .

Определение переходных; кодовых комбинаций начинаетс с разр да, вес которого отличаетс от двоичного веса. Так, дл 1 кода Фибоначчи с младшими

разр дами 8,5, 3,2,1 дл которого провод тс все дальнейшие примеры,. определение переходных кодовых комбинаций производитс с 3-го разр да. В режим контрол устройство пере-

водитс сигналом, поступающим по шине 26 управлени , который устанавливает в нулевое состо ние триггеры 20 и 21 блока 11 управлени , записывает в счетчик 22 номер первого провер емого разр да и через элемент ИЛИ 12 обнул ет реверсивный счетчик 2.

Единичное состо ние триггеров 20 и. 21 разрешает прохождение тактовых

импульсов, поступающих на шину 25 тактовых импульсов устройства, на первьй управл ющий вход пр мого счета счетчика 2.

Включение провер емого разр да

счетчика 2, вьщел емого мультиплексором 23, устанавливает триггер 21 в О и переводит АЗБ 9 в режим запоминани аналоговой величины А с выхода ЦАЛ 1, соответствующей

вему контролируемого разр да. Нулевым состо нием триггера 21 разрешаетс прохождение тактовых импульсов на третий управл ющий вход обратного счета счетчика 2 до момента срабатывани блока 10 сравнени . Изменени сигнала на выходе БС 10 из О в 1 происходит в момент равенства содержимого СТР 2 переходной кодовой комбинации провер емого разр да. Срабатывание БС вызовет запись переходной кодовой комбинации в соответствующий разр д блока 3 регистров, установит триггер 21 в 1, перевод СТР 2 в режим пр мого счета, и увеличит содержимое счетчика 22 на единицу, устанавлива тем самым код следующего контролируемого разр да. Процесс определени всех последующих переходных комбинаций будет аналогичен.

Пример определени переходных кодовых комбинаций приведен в табл.1

После определени всех переходных комбинаций сигнал переполнени счетчика 22 обнулит счетчик 2 и установит триггер 20 в О, перевод устройство в режим генерации линейно измен ющегос напр жени .

Тактовые импульсы поступают на шину 25 тактовых импульсов устройства . Счетчик 2 осуществл ет преобразование числа входных импульсов в соответствующий рабочий код, в результате чего на выходе ЦАП 1 по вл етс аналоговый сигнал, величина которого пропорциональна количеству импульсов поступающих на вход устройства, причем счетчик 2 начинает работу в режиме пр мого счета, импульсы на соответствующий вход проход т через элементы 14 и 17. В процессе работы содержимое каждого из регистров РГ БРГ 3 посто нно сравниваетс при помощи БЦСС 4 с соответствующей группой разр дов счетчика 2.

Если после поступлени очередного счетного импульса БЦСС 4 выработал сигнал , 1 равенства содержимого i -го регистра с соответствующей группой разр дов счетчика 2, то единичный сигнал на выходе элемента ИЛИ 13 переводит счетчик 2 в режим записи. Блок 5 синтеза по содержимому счетчика 2 и выходным сигналам блока 4 цифровых схем сравнени формирует код, аналоговый- эквивалент которого точно на величину младшего кванта больше выходной аналоговой величины ЦАП 1 на данном такте. На следующем такте происходит запись содержимого БСК 5 в счетчик 2. Затем

СТР 2 продолжает свою работу либо в режиме пр мого счета, либо в режиме записи в зависимости от сигналов БЦСС 4.

Пример функционировани устройства в режиме генерации линейно измен ющегос напр жени показан в табл. 2.

Функционирование устройства в ре- жиме генерации линейно измен ющегос напр жени периодически прерываетс и осуществл етс цикл проверки. Частота перехода из режима в режим определ етс скоростью изменени реаль- ных весов разр дов ЦАП 1 и зависит от стабильности параметров аналоговых узлов ЦАП 1 и от скорости изменени внешних условий.

20

Claims

Формула изобретени

5

0

5

Устройство цифроаналогового преобразовани , содержащее блок управлени , первый вход которого вл етс

5 шиной управлени , второй вход - шиной тактовых импульсов, первый выход под- ключен к первому управл ющему входу счетчика, выходы которого подключены к соответствующим входам цифроаналоQ гового преобразовател , выход которого вл етс выходной щиной устройства и подключен к первому входу блока сравнени , выход которого подключен к третьему входу блока управлени , отличающеес тем, что, с целью повышени точности, введены аналоговый запоминающий блок, блок синтеза кодов, блок цифровых схем сравнени , блок регистров, информационные входы которого объединены с соответствующими первыми входами блока цифровых схем сравнени и блока синтеза кодов, соответствующими четвертыми входами блока управлени и входами цифроаналогового преобразовател , управл :1,ие входы блока регистров подключены к соответствующим вторым выходам блока управлени , выходы подключены к соответствующим вторым входам блока цифровых схем сравнени , выходы которого подключены к соответствующим п тым входам блока управлени и вторым входам блока синтеза кодов, выходы которого подключены к соответствующим информационным входам счетчика, второй, третий и четвертый управл ющиевходы которого подключены соответственно к третьему, четвертому и п тому выходам блока

0

5

управлени , шестой выход которого подключен к управл ющему входу аналогового запоминающего блока, информационный вход которого объединен с первым входом блока сравнени , а вы- ход подключен к второму входу блока сравнени .
2. Устройство по п. 1, отличающеес тем, что блок управлени выполнен на первом, втором и третьем элементах ИЛИ, инверторе, первом, втором, третьем и четвертом элементах И, счетчике, мультиплексоре , демультиплексоре, первом и втором R5 -триггерах, первьй 5 -вход вто- рого RS -триггера объединен с первым входом первого элемента ИЛИ, первым управл ющим входом счетчика, 6 -входом первого RS -триггера и вл етс первым входом блока управ- лени , второй S -вход объединен с вторым управл ющим входом счетчика, информационным входом демультиплексо- ра и вл етс третьим входом блока управлени , R -вход подключен к вы- ходу мультиплексора, который вл етс шестым выходом блока управлени , пр мой и инверсньй выходы подключены соответственно к первым входам третьего и четвертого элементов И, . вторые входы которых объединены с первыми входами первого и второго элементов И и вл ютс вторым входом блока управлени , третьи входы объединены и подключены к пр мому . выходу первого RS -триггера, R -вход которого объединен с вторым входом первого элемента ИЛИ и подключен к выходу переполнени счетчика, инверсный выход подключен к вторым входам первого и второго элементов И, выход первого элемента И вл етс третьим выходом блока управлени , третий вход первого элемента И объединен с входом инвертора и подключен к. выходу второго элемента ИЛИ, входы которого вл ютс п тыми входами блока управлени , выход инвертора подключен к третьему входу второго элемента И, выход которого подключен к первому входу третьего элемента ИЛИ, второй вход которого подключен к выходу третьего элемента И, выход вл етс первым выходом блока управлени , выход четвертого элемента И вл етс четвертым выходом блока управлени , выход первого элемента ИЛИ вл етс п тым выходом блока управлени , при этом выходы счетчика подключены к соответствующим адресным входам мультиплексора и демуль- типлексора, информационные входы мультиплексора вл ютс четвертыми входами блока управлени , выходы демультиплексора вл ютс вторыми выходами блока управлени .

Таблица 1

(pu&.J

г:

I

Zm

5

7/77-г

&

6СК5 5CKLnJ

ШМ

CTlLn-mi-2

Iz

М

Ofncm

CTlin-rmj

Редактор М.Петрова

Составитель В. Першиков

Техред Л. Олейник Корректор.М.Самборска

Заказ 1621/60 Тираж 816Подписное

ВНИИПИ Государственного комитета СССг

по делам изобретений и открытий 113035, Москва, Ж-35, Раушска наб., д, 4/5

Филиал ППП Патент, г. Ужгород, ул. Проектна , 4

&

(

М.

I

J

SC/ch-m jJ

SCKLn-iTj I тп

5СКШ

JLJ

дзи, 2