JP2000040369A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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Abstract
(57)【要約】
【課題】 リンギングの影響を受けることなくプルダウ
ン特性が向上する出力バッファを備えた半導体集積回路
装置を提供する。 【解決手段】 出力バッファは、ＮＡＮＤ回路ＮＤ１
と、ＮＭＯＳトランジスタＮＴ１，ＮＴ２と、駆動回路
２１−２３と、遅延回路２４とを備える。ＮＭＯＳトラ
ンジスタＮＴ２のゲートには、まず駆動回路２２によっ
て電源電圧Ｖｃｃが供給され、遅延回路２４による遅延
時間経過後、駆動回路２３によって昇圧電圧Ｖｐｐが供
給される。
ン特性が向上する出力バッファを備えた半導体集積回路
装置を提供する。 【解決手段】 出力バッファは、ＮＡＮＤ回路ＮＤ１
と、ＮＭＯＳトランジスタＮＴ１，ＮＴ２と、駆動回路
２１−２３と、遅延回路２４とを備える。ＮＭＯＳトラ
ンジスタＮＴ２のゲートには、まず駆動回路２２によっ
て電源電圧Ｖｃｃが供給され、遅延回路２４による遅延
時間経過後、駆動回路２３によって昇圧電圧Ｖｐｐが供
給される。
Description
【０００１】
【発明の属する技術分野】この発明は半導体集積回路装
置に関し、さらに詳しくは、電源電圧よりも高い電圧を
ゲートに受けて出力ノードを放電するＭＯＳトランジス
タを含む出力バッファを有する半導体集積回路装置に関
する。
置に関し、さらに詳しくは、電源電圧よりも高い電圧を
ゲートに受けて出力ノードを放電するＭＯＳトランジス
タを含む出力バッファを有する半導体集積回路装置に関
する。
【０００２】
【従来の技術】ＤＲＡＭ（ダイナミックランダムアクセ
スメモリ）などの半導体記憶装置においては、内部デー
タ信号を外部へ出力するために出力バッファが設けられ
る。この出力バッファの最終段には、通常Ｎ−Ｎ型バッ
ファが用いられている。Ｎ−Ｎ型バッファからＬ（論理
ロー）レベルの出力を得る場合には、接地ノード側に接
続されたＮチャネルＭＯＳトランジスタのゲートに電源
電圧Ｖｃｃが供給される。このような出力バッファにお
いて、出力のプルダウン特性を向上させるためには、Ｎ
−Ｎ型バッファのＮチャネルＭＯＳトランジスタのサイ
ズ（ゲート幅）を大きくしなければならなかった。
スメモリ）などの半導体記憶装置においては、内部デー
タ信号を外部へ出力するために出力バッファが設けられ
る。この出力バッファの最終段には、通常Ｎ−Ｎ型バッ
ファが用いられている。Ｎ−Ｎ型バッファからＬ（論理
ロー）レベルの出力を得る場合には、接地ノード側に接
続されたＮチャネルＭＯＳトランジスタのゲートに電源
電圧Ｖｃｃが供給される。このような出力バッファにお
いて、出力のプルダウン特性を向上させるためには、Ｎ
−Ｎ型バッファのＮチャネルＭＯＳトランジスタのサイ
ズ（ゲート幅）を大きくしなければならなかった。
【０００３】ところが、近年の半導体記憶装置の微細化
に伴って、図９に示されるように、トランジスタのサイ
ズを大きくすることなく、出力のプルダウン特性を向上
させることができる出力バッファが登場した。
に伴って、図９に示されるように、トランジスタのサイ
ズを大きくすることなく、出力のプルダウン特性を向上
させることができる出力バッファが登場した。
【０００４】図９を参照して、この出力バッファでは、
アウトプットイネーブル信号ＯＥＭおよびリードデータ
信号ＲＤがＨ（論理ハイ）レベルになると、ＮＡＮＤ回
路ＮＤの出力がＬレベルとなり、これに応じてインバー
タＩＶの出力がＨレベルとなる。さらに、ＮチャネルＭ
ＯＳトランジスタＮＴがオンになり、ノードＮがＬレベ
ルとなる。これにより、電源電圧Ｖｃｃよりも高い電圧
Ｖｐｐを有する昇圧ノードＶｐｐに接続されたＰチャネ
ルＭＯＳトランジスタＰＴがオンになり、ＮチャネルＭ
ＯＳトランジスタＮＴｂのゲートには電圧Ｖｐｐが供給
されるため、ＮチャネルＭＯＳトランジスタＮＴｂは、
ゲートに電源電圧Ｖｃｃが供給される場合よりも速くオ
ンする。この結果、出力のプルダウン特性が向上する。
アウトプットイネーブル信号ＯＥＭおよびリードデータ
信号ＲＤがＨ（論理ハイ）レベルになると、ＮＡＮＤ回
路ＮＤの出力がＬレベルとなり、これに応じてインバー
タＩＶの出力がＨレベルとなる。さらに、ＮチャネルＭ
ＯＳトランジスタＮＴがオンになり、ノードＮがＬレベ
ルとなる。これにより、電源電圧Ｖｃｃよりも高い電圧
Ｖｐｐを有する昇圧ノードＶｐｐに接続されたＰチャネ
ルＭＯＳトランジスタＰＴがオンになり、ＮチャネルＭ
ＯＳトランジスタＮＴｂのゲートには電圧Ｖｐｐが供給
されるため、ＮチャネルＭＯＳトランジスタＮＴｂは、
ゲートに電源電圧Ｖｃｃが供給される場合よりも速くオ
ンする。この結果、出力のプルダウン特性が向上する。
【０００５】
【発明が解決しようとする課題】しかし、上記のよう
に、ＮチャネルＭＯＳトランジスタＮＴｂのゲートに電
源電圧Ｖｃｃよりも高い電圧Ｖｐｐを供給することによ
って、出力ＤＱの立ち下がり時間が短くなるが、立下り
時間が短くなるとリンギングが起こりやすくなるという
問題がある。このリンギングの影響によって所望の出力
電圧が得られない、アクセス時間が遅くなるなどの問題
が生じる。
に、ＮチャネルＭＯＳトランジスタＮＴｂのゲートに電
源電圧Ｖｃｃよりも高い電圧Ｖｐｐを供給することによ
って、出力ＤＱの立ち下がり時間が短くなるが、立下り
時間が短くなるとリンギングが起こりやすくなるという
問題がある。このリンギングの影響によって所望の出力
電圧が得られない、アクセス時間が遅くなるなどの問題
が生じる。
【０００６】この発明は、以上のような問題を解決する
ためになされたもので、その目的は、リンギングの影響
を受けることなくプルダウン特性が向上する出力バッフ
ァを備えた半導体集積回路を提供することである。
ためになされたもので、その目的は、リンギングの影響
を受けることなくプルダウン特性が向上する出力バッフ
ァを備えた半導体集積回路を提供することである。
【０００７】
【課題を解決するための手段】この発明に従った半導体
集積回路装置は、内部回路と、出力バッファとを備え
る。内部回路は、外部入力信号に応答して内部信号を発
生する。出力バッファは、内部信号に応答して外部出力
信号を発生する。上記出力バッファは、第１のＮチャネ
ルＭＯＳトランジスタと、第２のＮチャネルＭＯＳトラ
ンジスタと、制御手段とを含む。第１のＮチャネルＭＯ
Ｓトランジスタは、電源ノードと出力ノードとの間に接
続され、内部信号が第１の状態のときオンになり、内部
信号が第２の状態のときオフになる。第２のＮチャネル
ＭＯＳトランジスタは、出力ノードと接地ノードとの間
に接続され、第１のＮチャネルＭＯＳトランジスタと相
補的にオン／オフする。制御手段は、内部信号が第１の
状態のとき、第２のＮチャネルＭＯＳトランジスタのゲ
ートに接地電圧を供給し、内部信号が第２の状態のと
き、第２のＮチャネルＭＯＳトランジスタのゲートに電
源電圧を供給し、次いで電源電圧よりも高い電圧を供給
する。
集積回路装置は、内部回路と、出力バッファとを備え
る。内部回路は、外部入力信号に応答して内部信号を発
生する。出力バッファは、内部信号に応答して外部出力
信号を発生する。上記出力バッファは、第１のＮチャネ
ルＭＯＳトランジスタと、第２のＮチャネルＭＯＳトラ
ンジスタと、制御手段とを含む。第１のＮチャネルＭＯ
Ｓトランジスタは、電源ノードと出力ノードとの間に接
続され、内部信号が第１の状態のときオンになり、内部
信号が第２の状態のときオフになる。第２のＮチャネル
ＭＯＳトランジスタは、出力ノードと接地ノードとの間
に接続され、第１のＮチャネルＭＯＳトランジスタと相
補的にオン／オフする。制御手段は、内部信号が第１の
状態のとき、第２のＮチャネルＭＯＳトランジスタのゲ
ートに接地電圧を供給し、内部信号が第２の状態のと
き、第２のＮチャネルＭＯＳトランジスタのゲートに電
源電圧を供給し、次いで電源電圧よりも高い電圧を供給
する。
【０００８】上記半導体集積回路装置においては、内部
信号が第１の状態のとき、第１のＮチャネルＭＯＳトラ
ンジスタはオンになり、第２のＮチャネルＭＯＳトラン
ジスタはオフになる。この結果、第１のＮチャネルＭＯ
Ｓトランジスタによって出力ノードが電源電圧に引き抜
かれる。内部信号が第２の状態のとき、第２のＮチャネ
ルＭＯＳトランジスタは、ゲートに電源電圧を受けてオ
ンになり、出力ノードを接地電圧に引き抜く。これによ
り、出力ノードが急に接地電圧に引き抜かれることがな
いためリンギングを防ぐことができる。電源電圧を受け
た後所定時間経過後、第２のＮチャネルＭＯＳトランジ
スタのゲートに電源電圧よりも高い電圧が供給される。
これにより、第２のＮチャネルＭＯＳトランジスタはさ
らに強くオンになるため、出力ノードを接地電圧に引き
抜く時間が速くなる。
信号が第１の状態のとき、第１のＮチャネルＭＯＳトラ
ンジスタはオンになり、第２のＮチャネルＭＯＳトラン
ジスタはオフになる。この結果、第１のＮチャネルＭＯ
Ｓトランジスタによって出力ノードが電源電圧に引き抜
かれる。内部信号が第２の状態のとき、第２のＮチャネ
ルＭＯＳトランジスタは、ゲートに電源電圧を受けてオ
ンになり、出力ノードを接地電圧に引き抜く。これによ
り、出力ノードが急に接地電圧に引き抜かれることがな
いためリンギングを防ぐことができる。電源電圧を受け
た後所定時間経過後、第２のＮチャネルＭＯＳトランジ
スタのゲートに電源電圧よりも高い電圧が供給される。
これにより、第２のＮチャネルＭＯＳトランジスタはさ
らに強くオンになるため、出力ノードを接地電圧に引き
抜く時間が速くなる。
【０００９】好ましくは、上記制御手段は、第１の駆動
回路と、遅延回路と、第２の駆動回路とを含む。第１の
駆動回路は、内部信号が第１の状態のとき接地電圧を第
２のＮチャネルＭＯＳトランジスタのゲートに供給し、
内部信号が第２の状態のとき電源電圧を第２のＮチャネ
ルＭＯＳトランジスタのゲートに供給する。遅延回路
は、内部信号を遅延させる。第２の駆動回路は、遅延回
路により遅延された内部信号が第１の状態のとき接地電
圧を第２のＮチャネルＭＯＳトランジスタのゲートに供
給し、遅延回路により遅延された内部信号が第２の状態
のとき電源電圧よりも高い電圧を第２のＮチャネルＭＯ
Ｓトランジスタのゲートに供給する。
回路と、遅延回路と、第２の駆動回路とを含む。第１の
駆動回路は、内部信号が第１の状態のとき接地電圧を第
２のＮチャネルＭＯＳトランジスタのゲートに供給し、
内部信号が第２の状態のとき電源電圧を第２のＮチャネ
ルＭＯＳトランジスタのゲートに供給する。遅延回路
は、内部信号を遅延させる。第２の駆動回路は、遅延回
路により遅延された内部信号が第１の状態のとき接地電
圧を第２のＮチャネルＭＯＳトランジスタのゲートに供
給し、遅延回路により遅延された内部信号が第２の状態
のとき電源電圧よりも高い電圧を第２のＮチャネルＭＯ
Ｓトランジスタのゲートに供給する。
【００１０】上記半導体集積回路装置においては、内部
信号が第１の状態のとき、第１のＮチャネルＭＯＳトラ
ンジスタはオンになり、第２のＮチャネルＭＯＳトラン
ジスタはオフになる。この結果、第１のＮチャネルＭＯ
Ｓトランジスタによって出力ノードが電源電圧に引き抜
かれる。内部信号が第２の状態のとき、第１の駆動回路
によって電源電圧が第２のＮチャネルＭＯＳトランジス
タのゲートに供給され、出力ノードが接地電圧に引き抜
かれる。これにより、出力ノードが急に接地電圧に引き
抜かれることがないためリンギングを防ぐことができ
る。さらに、遅延回路による遅延時間経過後に、第２の
駆動回路によって電源電圧よりも高い電圧が第２のＮチ
ャネルＭＯＳトランジスタのゲートに供給される。これ
により、第２のＮチャネルＭＯＳトランジスタはさらに
強くオンになるため、出力ノードを接地電圧に引き抜く
時間が速くなる。
信号が第１の状態のとき、第１のＮチャネルＭＯＳトラ
ンジスタはオンになり、第２のＮチャネルＭＯＳトラン
ジスタはオフになる。この結果、第１のＮチャネルＭＯ
Ｓトランジスタによって出力ノードが電源電圧に引き抜
かれる。内部信号が第２の状態のとき、第１の駆動回路
によって電源電圧が第２のＮチャネルＭＯＳトランジス
タのゲートに供給され、出力ノードが接地電圧に引き抜
かれる。これにより、出力ノードが急に接地電圧に引き
抜かれることがないためリンギングを防ぐことができ
る。さらに、遅延回路による遅延時間経過後に、第２の
駆動回路によって電源電圧よりも高い電圧が第２のＮチ
ャネルＭＯＳトランジスタのゲートに供給される。これ
により、第２のＮチャネルＭＯＳトランジスタはさらに
強くオンになるため、出力ノードを接地電圧に引き抜く
時間が速くなる。
【００１１】好ましくは、上記第１の駆動回路は、第１
のＰチャネルＭＯＳトランジスタと、第１のＮチャネル
ＭＯＳトランジスタと、第２のＰチャネルＭＯＳトラン
ジスタと、第２のＮチャネルＭＯＳトランジスタと、第
３のＰチャネルＭＯＳトランジスタと、第３のＮチャネ
ルＭＯＳトランジスタとを含み、上記第２の駆動回路
は、第４のＰチャネルＭＯＳトランジスタと、第４のＮ
チャネルＭＯＳトランジスタと、第５のＰチャネルＭＯ
Ｓトランジスタと、第５のＮチャネルＭＯＳトランジス
タと、第６のＰチャネルＭＯＳトランジスタと、第６の
ＮチャネルＭＯＳトランジスタとを含む。第１のＰチャ
ネルＭＯＳトランジスタは、電源ノードと接地ノードと
の間に接続される。第１のＮチャネルＭＯＳトランジス
タは、第１のＰチャネルＭＯＳトランジスタと接地ノー
ドとの間に接続され、内部信号に応答してオン／オフす
る。第２のＰチャネルＭＯＳトランジスタは、電源ノー
ドと接地ノードとの間に第１のＰチャネルＭＯＳトラン
ジスタと並列に接続され、第１のＰチャネルＭＯＳトラ
ンジスタと第１のＮチャネルＭＯＳトランジスタとの相
互接続ノードの電圧をゲートに受ける。第２のＮチャネ
ルＭＯＳトランジスタは、第２のＰチャネルＭＯＳトラ
ンジスタと接地ノードとの間に接続され、第１のＮチャ
ネルＭＯＳトランジスタと相補的にオン／オフする。第
３のＰチャネルＭＯＳトランジスタは、電源ノードと接
地ノードとの間に第１および第２のＰチャネルＭＯＳト
ランジスタと並列に接続され、第２のＰチャネルＭＯＳ
トランジスタと第２のＮチャネルＭＯＳトランジスタと
の相互接続ノードの電圧をゲートに受ける。第３のＮチ
ャネルＭＯＳトランジスタは、第３のＰチャネルＭＯＳ
トランジスタと接地ノードとの間に接続され、第２のＰ
チャネルＭＯＳトランジスタと第２のＮチャネルＭＯＳ
トランジスタとの相互接続ノードの電圧をゲートに受け
る。第４のＰチャネルＭＯＳトランジスタは、電源電圧
よりも高い電圧に昇圧された昇圧ノードと接地ノードと
の間に接続される。第４のＮチャネルＭＯＳトランジス
タは、第４のＰチャネルＭＯＳトランジスタと接地ノー
ドとの間に接続され、遅延回路により遅延された内部信
号に応答してオン／オフする。第５のＰチャネルＭＯＳ
トランジスタは、昇圧ノードと接地ノードとの間に第４
のＰチャネルＭＯＳトランジスタと並列に接続され、第
４のＰチャネルＭＯＳトランジスタと第４のＮチャネル
ＭＯＳトランジスタとの相互接続ノードの電圧をゲート
に受ける。第５のＮチャネルＭＯＳトランジスタは、第
５のＰチャネルＭＯＳトランジスタと接地ノードとの間
に接続され、第４のＮチャネルＭＯＳトランジスタと相
補的にオン／オフする。第６のＰチャネルＭＯＳトラン
ジスタは、昇圧ノードと接地ノードとの間に第４および
第５のＰチャネルＭＯＳトランジスタと並列に接続さ
れ、第５のＰチャネルＭＯＳトランジスタと第５のＮチ
ャネルＭＯＳトランジスタとの相互接続ノードの電圧を
ゲートに受ける。第６のＮチャネルＭＯＳトランジスタ
は、第６のＰチャネルＭＯＳトランジスタと接地ノード
との間に接続され、第５のＰチャネルＭＯＳトランジス
タと第５のＮチャネルＭＯＳトランジスタとの相互接続
ノードの電圧をゲートに受ける。
のＰチャネルＭＯＳトランジスタと、第１のＮチャネル
ＭＯＳトランジスタと、第２のＰチャネルＭＯＳトラン
ジスタと、第２のＮチャネルＭＯＳトランジスタと、第
３のＰチャネルＭＯＳトランジスタと、第３のＮチャネ
ルＭＯＳトランジスタとを含み、上記第２の駆動回路
は、第４のＰチャネルＭＯＳトランジスタと、第４のＮ
チャネルＭＯＳトランジスタと、第５のＰチャネルＭＯ
Ｓトランジスタと、第５のＮチャネルＭＯＳトランジス
タと、第６のＰチャネルＭＯＳトランジスタと、第６の
ＮチャネルＭＯＳトランジスタとを含む。第１のＰチャ
ネルＭＯＳトランジスタは、電源ノードと接地ノードと
の間に接続される。第１のＮチャネルＭＯＳトランジス
タは、第１のＰチャネルＭＯＳトランジスタと接地ノー
ドとの間に接続され、内部信号に応答してオン／オフす
る。第２のＰチャネルＭＯＳトランジスタは、電源ノー
ドと接地ノードとの間に第１のＰチャネルＭＯＳトラン
ジスタと並列に接続され、第１のＰチャネルＭＯＳトラ
ンジスタと第１のＮチャネルＭＯＳトランジスタとの相
互接続ノードの電圧をゲートに受ける。第２のＮチャネ
ルＭＯＳトランジスタは、第２のＰチャネルＭＯＳトラ
ンジスタと接地ノードとの間に接続され、第１のＮチャ
ネルＭＯＳトランジスタと相補的にオン／オフする。第
３のＰチャネルＭＯＳトランジスタは、電源ノードと接
地ノードとの間に第１および第２のＰチャネルＭＯＳト
ランジスタと並列に接続され、第２のＰチャネルＭＯＳ
トランジスタと第２のＮチャネルＭＯＳトランジスタと
の相互接続ノードの電圧をゲートに受ける。第３のＮチ
ャネルＭＯＳトランジスタは、第３のＰチャネルＭＯＳ
トランジスタと接地ノードとの間に接続され、第２のＰ
チャネルＭＯＳトランジスタと第２のＮチャネルＭＯＳ
トランジスタとの相互接続ノードの電圧をゲートに受け
る。第４のＰチャネルＭＯＳトランジスタは、電源電圧
よりも高い電圧に昇圧された昇圧ノードと接地ノードと
の間に接続される。第４のＮチャネルＭＯＳトランジス
タは、第４のＰチャネルＭＯＳトランジスタと接地ノー
ドとの間に接続され、遅延回路により遅延された内部信
号に応答してオン／オフする。第５のＰチャネルＭＯＳ
トランジスタは、昇圧ノードと接地ノードとの間に第４
のＰチャネルＭＯＳトランジスタと並列に接続され、第
４のＰチャネルＭＯＳトランジスタと第４のＮチャネル
ＭＯＳトランジスタとの相互接続ノードの電圧をゲート
に受ける。第５のＮチャネルＭＯＳトランジスタは、第
５のＰチャネルＭＯＳトランジスタと接地ノードとの間
に接続され、第４のＮチャネルＭＯＳトランジスタと相
補的にオン／オフする。第６のＰチャネルＭＯＳトラン
ジスタは、昇圧ノードと接地ノードとの間に第４および
第５のＰチャネルＭＯＳトランジスタと並列に接続さ
れ、第５のＰチャネルＭＯＳトランジスタと第５のＮチ
ャネルＭＯＳトランジスタとの相互接続ノードの電圧を
ゲートに受ける。第６のＮチャネルＭＯＳトランジスタ
は、第６のＰチャネルＭＯＳトランジスタと接地ノード
との間に接続され、第５のＰチャネルＭＯＳトランジス
タと第５のＮチャネルＭＯＳトランジスタとの相互接続
ノードの電圧をゲートに受ける。
【００１２】好ましくは、上記半導体集積回路装置はさ
らに、ラッチ回路と、モードセット信号発生回路とを備
え、上記制御手段は、第１の駆動回路と、遅延回路と、
第２の駆動回路とを含む。ラッチ回路は、外部入力信号
をラッチする。モードセット信号発生回路は、ラッチ回
路のラッチを可能にするモードセット信号を発生する。
第１の駆動回路は、ラッチ回路からの出力が第１の状態
のとき停止し、ラッチ回路からの出力が第２の状態のと
き動作して、内部信号が第１の状態のとき第２のＮチャ
ネルＭＯＳトランジスタのゲートに接地電圧を供給し、
内部信号が第２の状態のとき第２のＮチャネルＭＯＳト
ランジスタのゲートに電源電圧を供給する。遅延回路
は、ラッチ回路からの出力が第１の状態のとき停止し、
ラッチ回路からの出力が第２の状態のとき動作して内部
信号を遅延させる。第２の駆動回路は、ラッチ回路から
の出力が第１の状態のとき内部信号を受け、内部信号が
第１の状態のとき第２のＮチャネルＭＯＳトランジスタ
のゲートに接地電圧を供給し、内部信号が第２の状態の
とき第２のＮチャネルＭＯＳトランジスタのゲートに電
源電圧よりも高い電圧を供給し、ラッチ回路からの出力
が第２の状態のとき遅延回路により遅延された内部信号
を受け、遅延回路により遅延された内部信号が第１の状
態のとき第２のＮチャネルＭＯＳトランジスタのゲート
に接地電圧を供給し、遅延回路により遅延された内部信
号が第２の状態のとき第２のＮチャネルＭＯＳトランジ
スタのゲートに電源電圧よりも高い電圧を供給する。
らに、ラッチ回路と、モードセット信号発生回路とを備
え、上記制御手段は、第１の駆動回路と、遅延回路と、
第２の駆動回路とを含む。ラッチ回路は、外部入力信号
をラッチする。モードセット信号発生回路は、ラッチ回
路のラッチを可能にするモードセット信号を発生する。
第１の駆動回路は、ラッチ回路からの出力が第１の状態
のとき停止し、ラッチ回路からの出力が第２の状態のと
き動作して、内部信号が第１の状態のとき第２のＮチャ
ネルＭＯＳトランジスタのゲートに接地電圧を供給し、
内部信号が第２の状態のとき第２のＮチャネルＭＯＳト
ランジスタのゲートに電源電圧を供給する。遅延回路
は、ラッチ回路からの出力が第１の状態のとき停止し、
ラッチ回路からの出力が第２の状態のとき動作して内部
信号を遅延させる。第２の駆動回路は、ラッチ回路から
の出力が第１の状態のとき内部信号を受け、内部信号が
第１の状態のとき第２のＮチャネルＭＯＳトランジスタ
のゲートに接地電圧を供給し、内部信号が第２の状態の
とき第２のＮチャネルＭＯＳトランジスタのゲートに電
源電圧よりも高い電圧を供給し、ラッチ回路からの出力
が第２の状態のとき遅延回路により遅延された内部信号
を受け、遅延回路により遅延された内部信号が第１の状
態のとき第２のＮチャネルＭＯＳトランジスタのゲート
に接地電圧を供給し、遅延回路により遅延された内部信
号が第２の状態のとき第２のＮチャネルＭＯＳトランジ
スタのゲートに電源電圧よりも高い電圧を供給する。
【００１３】上記半導体集積回路装置においては、ラッ
チ回路からの出力が第１の状態のとき、遅延回路および
第１の駆動回路が停止する。したがって、内部信号が第
２の状態のとき、第２のＮチャネルＭＯＳトランジスタ
は、第２の駆動回路からゲートに電源電圧よりも高い電
圧を受けてオンになり、出力ノードを接地電圧に引き抜
く。ラッチ回路からの出力が第２の状態のとき、遅延回
路および第１の駆動回路が動作する。したがって、内部
信号が第２の状態のとき、第１の駆動回路によって電源
電圧が第２のＮチャネルＭＯＳトランジスタのゲートに
供給され、出力ノードが接地電圧に引き抜かれる。さら
に、遅延回路による遅延時間経過後に、第２の駆動回路
によって電源電圧よりも高い電圧が第２のＮチャネルＭ
ＯＳトランジスタのゲートに供給される。
チ回路からの出力が第１の状態のとき、遅延回路および
第１の駆動回路が停止する。したがって、内部信号が第
２の状態のとき、第２のＮチャネルＭＯＳトランジスタ
は、第２の駆動回路からゲートに電源電圧よりも高い電
圧を受けてオンになり、出力ノードを接地電圧に引き抜
く。ラッチ回路からの出力が第２の状態のとき、遅延回
路および第１の駆動回路が動作する。したがって、内部
信号が第２の状態のとき、第１の駆動回路によって電源
電圧が第２のＮチャネルＭＯＳトランジスタのゲートに
供給され、出力ノードが接地電圧に引き抜かれる。さら
に、遅延回路による遅延時間経過後に、第２の駆動回路
によって電源電圧よりも高い電圧が第２のＮチャネルＭ
ＯＳトランジスタのゲートに供給される。
【００１４】好ましくは、上記半導体集積回路装置はさ
らに、電源端子または接地端子に接続されるパッドを備
え、上記制御手段は、第１の駆動回路と、遅延回路と、
第２の駆動回路とを含む。第１の駆動回路は、パッドの
電圧が電源電圧および接地電圧の一方のとき停止し、パ
ッドの電圧が電源電圧および接地電圧の当該他方のとき
動作して、内部信号が第１の状態のとき第２のＮチャネ
ルＭＯＳトランジスタのゲートに接地電圧を供給し、内
部信号が第２の状態のとき第２のＮチャネルＭＯＳトラ
ンジスタのゲートに電源電圧を供給する。遅延回路は、
パッドの電圧が電源電圧および接地電圧の一方のとき停
止し、パッドの電圧が電源電圧および接地電圧の当該他
方のとき動作して、内部信号を遅延させる。第２の駆動
回路は、パッドの電圧が電源電圧および接地電圧の一方
のとき内部信号を受け、内部信号が第１の状態のとき第
２のＮチャネルＭＯＳトランジスタのゲートに接地電圧
を供給し、内部信号が第２の状態のとき第２のＮチャネ
ルＭＯＳトランジスタのゲートに電源電圧よりも高い電
圧を供給し、パッドの電圧が電源電圧および接地電圧の
当該他方のとき遅延回路により遅延された内部信号を受
け、遅延回路により遅延された内部信号が第１の状態の
とき第２のＮチャネルＭＯＳトランジスタのゲートに接
地電圧を供給し、遅延回路により遅延された内部信号が
第２の状態のとき第２のＮチャネルＭＯＳトランジスタ
のゲートに電源電圧よりも高い電圧を供給する。
らに、電源端子または接地端子に接続されるパッドを備
え、上記制御手段は、第１の駆動回路と、遅延回路と、
第２の駆動回路とを含む。第１の駆動回路は、パッドの
電圧が電源電圧および接地電圧の一方のとき停止し、パ
ッドの電圧が電源電圧および接地電圧の当該他方のとき
動作して、内部信号が第１の状態のとき第２のＮチャネ
ルＭＯＳトランジスタのゲートに接地電圧を供給し、内
部信号が第２の状態のとき第２のＮチャネルＭＯＳトラ
ンジスタのゲートに電源電圧を供給する。遅延回路は、
パッドの電圧が電源電圧および接地電圧の一方のとき停
止し、パッドの電圧が電源電圧および接地電圧の当該他
方のとき動作して、内部信号を遅延させる。第２の駆動
回路は、パッドの電圧が電源電圧および接地電圧の一方
のとき内部信号を受け、内部信号が第１の状態のとき第
２のＮチャネルＭＯＳトランジスタのゲートに接地電圧
を供給し、内部信号が第２の状態のとき第２のＮチャネ
ルＭＯＳトランジスタのゲートに電源電圧よりも高い電
圧を供給し、パッドの電圧が電源電圧および接地電圧の
当該他方のとき遅延回路により遅延された内部信号を受
け、遅延回路により遅延された内部信号が第１の状態の
とき第２のＮチャネルＭＯＳトランジスタのゲートに接
地電圧を供給し、遅延回路により遅延された内部信号が
第２の状態のとき第２のＮチャネルＭＯＳトランジスタ
のゲートに電源電圧よりも高い電圧を供給する。
【００１５】上記半導体集積回路装置においては、パッ
ドの電圧が電源電圧および接地電圧の一方のとき、遅延
回路および第１の駆動回路が停止する。したがって、内
部信号が第２の状態のとき、第２のＮチャネルＭＯＳト
ランジスタは、第２の駆動回路からゲートに電源電圧よ
りも高い電圧を受けてオンになり、出力ノードを接地電
圧に引き抜く。パッドの電圧が電源電圧および接地電圧
の当該他方のとき、遅延回路および第１の駆動回路が動
作する。したがって、内部信号が第２の状態のとき、第
１の駆動回路によって電源電圧が第２のＮチャネルＭＯ
Ｓトランジスタのゲートに供給され、出力ノードが接地
電圧に引き抜かれる。さらに、遅延回路による遅延時間
経過後に、第２の駆動回路によって電源電圧よりも高い
電圧が第２のＮチャネルＭＯＳトランジスタのゲートに
供給される。
ドの電圧が電源電圧および接地電圧の一方のとき、遅延
回路および第１の駆動回路が停止する。したがって、内
部信号が第２の状態のとき、第２のＮチャネルＭＯＳト
ランジスタは、第２の駆動回路からゲートに電源電圧よ
りも高い電圧を受けてオンになり、出力ノードを接地電
圧に引き抜く。パッドの電圧が電源電圧および接地電圧
の当該他方のとき、遅延回路および第１の駆動回路が動
作する。したがって、内部信号が第２の状態のとき、第
１の駆動回路によって電源電圧が第２のＮチャネルＭＯ
Ｓトランジスタのゲートに供給され、出力ノードが接地
電圧に引き抜かれる。さらに、遅延回路による遅延時間
経過後に、第２の駆動回路によって電源電圧よりも高い
電圧が第２のＮチャネルＭＯＳトランジスタのゲートに
供給される。
【００１６】
【発明の実施の形態】以下、この発明の実施の形態を図
面を参照して詳しく説明する。なお、図中同一または相
当部分には同一符号を付してその説明を繰返さない。
面を参照して詳しく説明する。なお、図中同一または相
当部分には同一符号を付してその説明を繰返さない。
【００１７】［実施の形態１］図１は、この発明の実施
の形態１によるＤＲＡＭの全体構成を示すブロック図で
ある。図１を参照して、このＤＲＡＭは、メモリセルア
レイ１と、行および列アドレスバッファ２と、行デコー
ダ３と、列デコーダ４と、入出力回路５と、センスアン
プ６と、イネーブル信号発生回路７と、入力バッファ８
と、出力バッファ９と、ＰＯＲ発生回路１０と、ＮＡＮ
Ｄ回路１１とを備える。メモリセルアレイ１は、行およ
び列に配置された複数のメモリセル（図示せず）と、行
に配置された複数のワード線（図示せず）と、列に配置
された複数のビット線対（図示せず）とを含む。行およ
び列アドレスバッファ２は、行アドレスストローブ信号
／ＲＡＳに応答して外部アドレス信号ＥＡＤを行アドレ
ス信号ＲＡＤとして行デコーダ３に供給するとともに、
列アドレスストローブ信号／ＣＡＳに応答して外部アド
レス信号ＥＡＤを列アドレス信号ＣＡＤとして列デコー
ダ４に供給する。行デコーダ３は、行および列アドレス
バッファ２からの行アドレス信号ＲＡＤに応答してメモ
リセルアレイ１の行（ワード線）を選択する。列デコー
ダ４は、行および列アドレスバッファ２からの列アドレ
ス信号ＣＡＤに応答してメモリセルアレイ１の列（ビッ
ト線対）を選択する。入出力回路５は、入力バッファ８
からのデータ信号をメモリセルに書込んだり、センスア
ンプ６からのデータ信号を出力バッファへ出力したりす
る。センスアンプ６は、メモリセルアレイ１中のメモリ
セル（図示せず）から読出されたデータ信号を増幅す
る。イネーブル信号発生回路７は、行アドレスストロー
ブ信号ＲＡＳ、列アドレスストローブ信号ＣＡＳ、ライ
トイネーブル信号ＷＥ、およびチップ選択信号ＣＳに応
答してアウトプットイネーブル信号ＯＥＭを発生する。
入力バッファ８は、外部からのデータ信号ＤＱを入出力
回路５へ出力する。出力バッファ９は、アウトプットイ
ネーブル信号ＯＥＭに応答して入出力回路からの内部デ
ータ信号ＲＤを外部データ信号ＤＱとして外部へ出力す
る。ＰＯＲ発生回路１０は、電源投入後所定時間Ｈレベ
ルとなるパワーオンリセット信号ＰＯＲを発生する。Ｎ
ＡＮＤ回路１１は、行アドレスストローブ信号ＲＡＳ、
列アドレスストローブ信号ＣＡＳ、ライトイネーブル信
号ＷＥ、およびチップ選択信号ＣＳに応答してモードセ
ット信号／ＭＳＥＴを発生する。
の形態１によるＤＲＡＭの全体構成を示すブロック図で
ある。図１を参照して、このＤＲＡＭは、メモリセルア
レイ１と、行および列アドレスバッファ２と、行デコー
ダ３と、列デコーダ４と、入出力回路５と、センスアン
プ６と、イネーブル信号発生回路７と、入力バッファ８
と、出力バッファ９と、ＰＯＲ発生回路１０と、ＮＡＮ
Ｄ回路１１とを備える。メモリセルアレイ１は、行およ
び列に配置された複数のメモリセル（図示せず）と、行
に配置された複数のワード線（図示せず）と、列に配置
された複数のビット線対（図示せず）とを含む。行およ
び列アドレスバッファ２は、行アドレスストローブ信号
／ＲＡＳに応答して外部アドレス信号ＥＡＤを行アドレ
ス信号ＲＡＤとして行デコーダ３に供給するとともに、
列アドレスストローブ信号／ＣＡＳに応答して外部アド
レス信号ＥＡＤを列アドレス信号ＣＡＤとして列デコー
ダ４に供給する。行デコーダ３は、行および列アドレス
バッファ２からの行アドレス信号ＲＡＤに応答してメモ
リセルアレイ１の行（ワード線）を選択する。列デコー
ダ４は、行および列アドレスバッファ２からの列アドレ
ス信号ＣＡＤに応答してメモリセルアレイ１の列（ビッ
ト線対）を選択する。入出力回路５は、入力バッファ８
からのデータ信号をメモリセルに書込んだり、センスア
ンプ６からのデータ信号を出力バッファへ出力したりす
る。センスアンプ６は、メモリセルアレイ１中のメモリ
セル（図示せず）から読出されたデータ信号を増幅す
る。イネーブル信号発生回路７は、行アドレスストロー
ブ信号ＲＡＳ、列アドレスストローブ信号ＣＡＳ、ライ
トイネーブル信号ＷＥ、およびチップ選択信号ＣＳに応
答してアウトプットイネーブル信号ＯＥＭを発生する。
入力バッファ８は、外部からのデータ信号ＤＱを入出力
回路５へ出力する。出力バッファ９は、アウトプットイ
ネーブル信号ＯＥＭに応答して入出力回路からの内部デ
ータ信号ＲＤを外部データ信号ＤＱとして外部へ出力す
る。ＰＯＲ発生回路１０は、電源投入後所定時間Ｈレベ
ルとなるパワーオンリセット信号ＰＯＲを発生する。Ｎ
ＡＮＤ回路１１は、行アドレスストローブ信号ＲＡＳ、
列アドレスストローブ信号ＣＡＳ、ライトイネーブル信
号ＷＥ、およびチップ選択信号ＣＳに応答してモードセ
ット信号／ＭＳＥＴを発生する。
【００１８】図２は、図１に示される出力バッファ９の
全体構成を示すブロック図である。図２を参照して、こ
の出力バッファは、ＮＡＮＤ回路ＮＤ１と、Ｎチャネル
ＭＯＳトランジスタＮＴ１，ＮＴ２と、駆動回路２１−
２３と、遅延回路２４とを備える。
全体構成を示すブロック図である。図２を参照して、こ
の出力バッファは、ＮＡＮＤ回路ＮＤ１と、Ｎチャネル
ＭＯＳトランジスタＮＴ１，ＮＴ２と、駆動回路２１−
２３と、遅延回路２４とを備える。
【００１９】ＮＡＮＤ回路ＮＤ１は、アウトプットイネ
ーブル信号ＯＥＭとデータ信号ＲＤとのＮＡＮＤを出力
する。ＮチャネルＭＯＳトランジスタＮＴ１は、電源ノ
ードＶｃｃと出力ノードＯＵＴとの間に接続され、ゲー
トに駆動回路２１からの出力を受ける。ＮチャネルＭＯ
ＳトランジスタＮＴ２は、出力ノードＯＵＴと接地ノー
ドＧＮＤとの間に接続され、ゲートに駆動回路２２およ
び２３からの出力を受ける。
ーブル信号ＯＥＭとデータ信号ＲＤとのＮＡＮＤを出力
する。ＮチャネルＭＯＳトランジスタＮＴ１は、電源ノ
ードＶｃｃと出力ノードＯＵＴとの間に接続され、ゲー
トに駆動回路２１からの出力を受ける。ＮチャネルＭＯ
ＳトランジスタＮＴ２は、出力ノードＯＵＴと接地ノー
ドＧＮＤとの間に接続され、ゲートに駆動回路２２およ
び２３からの出力を受ける。
【００２０】駆動回路２１は、ＰチャネルＭＯＳトラン
ジスタＰＴ１１，ＰＴ１２と、ＮチャネルＭＯＳトラン
ジスタＮＴ１１−ＮＴ１４と、インバータＩＶ１１とを
含む。ＰチャネルＭＯＳトランジスタＰＴ１１は、電源
ノードＶｃｃとＮチャネルＭＯＳトランジスタＮＴ１１
との間に接続され、ＰチャネルＭＯＳトランジスタＰＴ
１２とＮチャネルＭＯＳトランジスタＮＴ１２との相互
接続ノードの電圧をゲートに受ける。ＮチャネルＭＯＳ
トランジスタＮＴ１１は、ＰチャネルＭＯＳトランジス
タＰＴ１１と接地ノードＧＮＤとの間に接続され、ＮＡ
ＮＤ回路ＮＤ１からの出力をゲートに受ける。Ｐチャネ
ルＭＯＳトランジスタＰＴ１２は、電源ノードＶｃｃと
ＮチャネルＭＯＳトランジスタＮＴ１２との間に接続さ
れ、ＰチャネルＭＯＳトランジスタＰＴ１１とＮチャネ
ルＭＯＳトランジスタＮＴ１１との相互接続ノードの電
圧をゲートに受ける。ＮチャネルＭＯＳトランジスタＮ
Ｔ１２は、ＰチャネルＭＯＳトランジスタＰＴ１２と接
地ノードＧＮＤとの間に接続され、インバータＩＶ１１
からの出力をゲートに受ける。インバータＩＶ１１は、
ＮＡＮＤ回路ＮＤ１からの出力を反転する。Ｎチャネル
ＭＯＳトランジスタＮＴ１３およびＮＴ１４は、電源ノ
ードＶｃｃと接地ノードＧＮＤとの間に直列に接続さ
れ、ＰチャネルＭＯＳトランジスタＰＴ１２とＮチャネ
ルＭＯＳトランジスタＮＴ１２との相互接続ノードの電
圧をゲートに受ける。さらに、ＮチャネルＭＯＳトラン
ジスタＮＴ１３およびＮＴ１４の相互接続ノードの電圧
がＮチャネルＭＯＳトランジスタＮＴ１のゲートへ供給
される。
ジスタＰＴ１１，ＰＴ１２と、ＮチャネルＭＯＳトラン
ジスタＮＴ１１−ＮＴ１４と、インバータＩＶ１１とを
含む。ＰチャネルＭＯＳトランジスタＰＴ１１は、電源
ノードＶｃｃとＮチャネルＭＯＳトランジスタＮＴ１１
との間に接続され、ＰチャネルＭＯＳトランジスタＰＴ
１２とＮチャネルＭＯＳトランジスタＮＴ１２との相互
接続ノードの電圧をゲートに受ける。ＮチャネルＭＯＳ
トランジスタＮＴ１１は、ＰチャネルＭＯＳトランジス
タＰＴ１１と接地ノードＧＮＤとの間に接続され、ＮＡ
ＮＤ回路ＮＤ１からの出力をゲートに受ける。Ｐチャネ
ルＭＯＳトランジスタＰＴ１２は、電源ノードＶｃｃと
ＮチャネルＭＯＳトランジスタＮＴ１２との間に接続さ
れ、ＰチャネルＭＯＳトランジスタＰＴ１１とＮチャネ
ルＭＯＳトランジスタＮＴ１１との相互接続ノードの電
圧をゲートに受ける。ＮチャネルＭＯＳトランジスタＮ
Ｔ１２は、ＰチャネルＭＯＳトランジスタＰＴ１２と接
地ノードＧＮＤとの間に接続され、インバータＩＶ１１
からの出力をゲートに受ける。インバータＩＶ１１は、
ＮＡＮＤ回路ＮＤ１からの出力を反転する。Ｎチャネル
ＭＯＳトランジスタＮＴ１３およびＮＴ１４は、電源ノ
ードＶｃｃと接地ノードＧＮＤとの間に直列に接続さ
れ、ＰチャネルＭＯＳトランジスタＰＴ１２とＮチャネ
ルＭＯＳトランジスタＮＴ１２との相互接続ノードの電
圧をゲートに受ける。さらに、ＮチャネルＭＯＳトラン
ジスタＮＴ１３およびＮＴ１４の相互接続ノードの電圧
がＮチャネルＭＯＳトランジスタＮＴ１のゲートへ供給
される。
【００２１】駆動回路２２は、ＰチャネルＭＯＳトラン
ジスタＰＴ２１−ＰＴ２３と、ＮチャネルＭＯＳトラン
ジスタＮＴ２１−ＮＴ２３と、インバータＩＶ２１とを
含む。ＰチャネルＭＯＳトランジスタＰＴ２１は、電源
ノードＶｃｃとＮチャネルＭＯＳトランジスタＮＴ２１
との間に接続され、ＰチャネルＭＯＳトランジスタＰＴ
２２とＮチャネルＭＯＳトランジスタＮＴ２２との相互
接続ノードの電圧をゲートに受ける。ＮチャネルＭＯＳ
トランジスタＮＴ２１は、ＰチャネルＭＯＳトランジス
タＰＴ２１と接地ノードＧＮＤとの間に接続され、ＮＡ
ＮＤ回路ＮＤ１からの出力をゲートに受ける。Ｐチャネ
ルＭＯＳトランジスタＰＴ２２は、電源ノードＶｃｃと
ＮチャネルＭＯＳトランジスタＮＴ２２との間に接続さ
れ、ＰチャネルＭＯＳトランジスタＰＴ２１とＮチャネ
ルＭＯＳトランジスタＮＴ２１との相互接続ノードの電
圧をゲートに受ける。ＮチャネルＭＯＳトランジスタＮ
Ｔ２２は、ＰチャネルＭＯＳトランジスタＰＴ２２と接
地ノードＧＮＤとの間に接続され、インバータＩＶ２１
からの出力をゲートに受ける。インバータＩＶ２１は、
ＮＡＮＤ回路ＮＤ１からの出力を反転する。Ｐチャネル
ＭＯＳトランジスタＰＴ２３およびＮチャネルＭＯＳト
ランジスタＮＴ２３は、電源ノードＶｃｃと接地ノード
ＧＮＤとの間に直列に接続され、ＰチャネルＭＯＳトラ
ンジスタＰＴ２２とＮチャネルＭＯＳトランジスタＮＴ
２２との相互接続ノードの電圧をゲートに受ける。さら
に、ＰチャネルＭＯＳトランジスタＰＴ２３およびＮチ
ャネルＭＯＳトランジスタＮＴ２３の相互接続ノードの
電圧がＮチャネルＭＯＳトランジスタＮＴ２のゲートへ
供給される。
ジスタＰＴ２１−ＰＴ２３と、ＮチャネルＭＯＳトラン
ジスタＮＴ２１−ＮＴ２３と、インバータＩＶ２１とを
含む。ＰチャネルＭＯＳトランジスタＰＴ２１は、電源
ノードＶｃｃとＮチャネルＭＯＳトランジスタＮＴ２１
との間に接続され、ＰチャネルＭＯＳトランジスタＰＴ
２２とＮチャネルＭＯＳトランジスタＮＴ２２との相互
接続ノードの電圧をゲートに受ける。ＮチャネルＭＯＳ
トランジスタＮＴ２１は、ＰチャネルＭＯＳトランジス
タＰＴ２１と接地ノードＧＮＤとの間に接続され、ＮＡ
ＮＤ回路ＮＤ１からの出力をゲートに受ける。Ｐチャネ
ルＭＯＳトランジスタＰＴ２２は、電源ノードＶｃｃと
ＮチャネルＭＯＳトランジスタＮＴ２２との間に接続さ
れ、ＰチャネルＭＯＳトランジスタＰＴ２１とＮチャネ
ルＭＯＳトランジスタＮＴ２１との相互接続ノードの電
圧をゲートに受ける。ＮチャネルＭＯＳトランジスタＮ
Ｔ２２は、ＰチャネルＭＯＳトランジスタＰＴ２２と接
地ノードＧＮＤとの間に接続され、インバータＩＶ２１
からの出力をゲートに受ける。インバータＩＶ２１は、
ＮＡＮＤ回路ＮＤ１からの出力を反転する。Ｐチャネル
ＭＯＳトランジスタＰＴ２３およびＮチャネルＭＯＳト
ランジスタＮＴ２３は、電源ノードＶｃｃと接地ノード
ＧＮＤとの間に直列に接続され、ＰチャネルＭＯＳトラ
ンジスタＰＴ２２とＮチャネルＭＯＳトランジスタＮＴ
２２との相互接続ノードの電圧をゲートに受ける。さら
に、ＰチャネルＭＯＳトランジスタＰＴ２３およびＮチ
ャネルＭＯＳトランジスタＮＴ２３の相互接続ノードの
電圧がＮチャネルＭＯＳトランジスタＮＴ２のゲートへ
供給される。
【００２２】駆動回路２３は、ＰチャネルＭＯＳトラン
ジスタＰＴ３１−ＰＴ３３と、ＮチャネルＭＯＳトラン
ジスタＮＴ３１−ＮＴ３３と、インバータＩＶ３１とを
含む。ＰチャネルＭＯＳトランジスタＰＴ３１は、電源
電圧Ｖｃｃよりも高い電圧Ｖｐｐに昇圧された昇圧ノー
ドＶｐｐとＮチャネルＭＯＳトランジスタＮＴ３１との
間に接続され、ＰチャネルＭＯＳトランジスタＰＴ３２
とＮチャネルＭＯＳトランジスタＮＴ３２との相互接続
ノードの電圧をゲートに受ける。ＮチャネルＭＯＳトラ
ンジスタＮＴ３１は、ＰチャネルＭＯＳトランジスタＰ
Ｔ３１と接地ノードＧＮＤとの間に接続され、遅延回路
２４からの出力をゲートに受ける。ＰチャネルＭＯＳト
ランジスタＰＴ３２は、昇圧ノードＶｐｐとＮチャネル
ＭＯＳトランジスタＮＴ３２との間に接続され、Ｐチャ
ネルＭＯＳトランジスタＰＴ３１とＮチャネルＭＯＳト
ランジスタＮＴ３１との相互接続ノードの電圧をゲート
に受ける。ＮチャネルＭＯＳトランジスタＮＴ３２は、
ＰチャネルＭＯＳトランジスタＰＴ３２と接地ノードＧ
ＮＤとの間に接続され、インバータＩＶ３１からの出力
をゲートに受ける。インバータＩＶ３１は、遅延回路２
４からの出力を反転する。ＰチャネルＭＯＳトランジス
タＰＴ３３およびＮチャネルＭＯＳトランジスタＮＴ３
３は、昇圧ノードＶｐｐと接地ノードＧＮＤとの間に直
列に接続され、ＰチャネルＭＯＳトランジスタＰＴ３２
とＮチャネルＭＯＳトランジスタＮＴ３２との相互接続
ノードの電圧をゲートに受ける。さらに、ＰチャネルＭ
ＯＳトランジスタＰＴ３３およびＮチャネルＭＯＳトラ
ンジスタＮＴ３３の相互接続ノードの電圧がＮチャネル
ＭＯＳトランジスタＮＴ２のゲートへ供給される。遅延
回路２４は、ＮＡＮＤ回路ＮＤ１の出力を遅延させてノ
ードＮ２へ出力する。
ジスタＰＴ３１−ＰＴ３３と、ＮチャネルＭＯＳトラン
ジスタＮＴ３１−ＮＴ３３と、インバータＩＶ３１とを
含む。ＰチャネルＭＯＳトランジスタＰＴ３１は、電源
電圧Ｖｃｃよりも高い電圧Ｖｐｐに昇圧された昇圧ノー
ドＶｐｐとＮチャネルＭＯＳトランジスタＮＴ３１との
間に接続され、ＰチャネルＭＯＳトランジスタＰＴ３２
とＮチャネルＭＯＳトランジスタＮＴ３２との相互接続
ノードの電圧をゲートに受ける。ＮチャネルＭＯＳトラ
ンジスタＮＴ３１は、ＰチャネルＭＯＳトランジスタＰ
Ｔ３１と接地ノードＧＮＤとの間に接続され、遅延回路
２４からの出力をゲートに受ける。ＰチャネルＭＯＳト
ランジスタＰＴ３２は、昇圧ノードＶｐｐとＮチャネル
ＭＯＳトランジスタＮＴ３２との間に接続され、Ｐチャ
ネルＭＯＳトランジスタＰＴ３１とＮチャネルＭＯＳト
ランジスタＮＴ３１との相互接続ノードの電圧をゲート
に受ける。ＮチャネルＭＯＳトランジスタＮＴ３２は、
ＰチャネルＭＯＳトランジスタＰＴ３２と接地ノードＧ
ＮＤとの間に接続され、インバータＩＶ３１からの出力
をゲートに受ける。インバータＩＶ３１は、遅延回路２
４からの出力を反転する。ＰチャネルＭＯＳトランジス
タＰＴ３３およびＮチャネルＭＯＳトランジスタＮＴ３
３は、昇圧ノードＶｐｐと接地ノードＧＮＤとの間に直
列に接続され、ＰチャネルＭＯＳトランジスタＰＴ３２
とＮチャネルＭＯＳトランジスタＮＴ３２との相互接続
ノードの電圧をゲートに受ける。さらに、ＰチャネルＭ
ＯＳトランジスタＰＴ３３およびＮチャネルＭＯＳトラ
ンジスタＮＴ３３の相互接続ノードの電圧がＮチャネル
ＭＯＳトランジスタＮＴ２のゲートへ供給される。遅延
回路２４は、ＮＡＮＤ回路ＮＤ１の出力を遅延させてノ
ードＮ２へ出力する。
【００２３】次に、以上のように構成されたＤＲＡＭの
動作について図３を参照しつつ説明する。
動作について図３を参照しつつ説明する。
【００２４】時刻ｔ１において、イネーブル信号発生回
路７からのアウトプットイネーブル信号ＯＥＭおよび入
出力回路５からのデータ信号ＲＤがともにＨレベルにな
るとＮＡＮＤ回路ＮＤ１の出力、すなわちノードＮ１が
Ｌレベルとなる。これに伴って駆動回路２１からはＬレ
ベルの信号が出力され、ＮチャネルＭＯＳトランジスタ
ＮＴ１はオフになる。一方、駆動回路２２においては、
ＮチャネルＭＯＳトランジスタＮＴ２１がオフになり、
ＮチャネルＭＯＳトランジスタＮＴ２２がオンになるた
め、ＰチャネルＭＯＳトランジスタＰＴ２１のゲートに
接地電圧が供給される。したがって、ＰチャネルＭＯＳ
トランジスタＰＴ２１がオンになり、ＰチャネルＭＯＳ
トランジスタＰＴ２２がオフになる。これによって、ノ
ードＮ３は接地電圧ＧＮＤとなる。このノードＮ３の接
地電圧ＧＮＤを受けてＰチャネルＭＯＳトランジスタＰ
Ｔ２３がオンになり、ＮチャネルＭＯＳトランジスタＮ
Ｔ２３がオフになる。したがって、ＰチャネルＭＯＳト
ランジスタＰＴ２３とＮチャネルＭＯＳトランジスタＮ
Ｔ２３の相互接続ノードは電源電圧Ｖｃｃとなり、この
電源電圧ＶｃｃがＮチャネルＭＯＳトランジスタＮＴ２
のゲートへ供給される。この結果、ＮチャネルＭＯＳト
ランジスタＮＴ２がオンになり、出力ノードＯＵＴの電
圧が立ち下がる。
路７からのアウトプットイネーブル信号ＯＥＭおよび入
出力回路５からのデータ信号ＲＤがともにＨレベルにな
るとＮＡＮＤ回路ＮＤ１の出力、すなわちノードＮ１が
Ｌレベルとなる。これに伴って駆動回路２１からはＬレ
ベルの信号が出力され、ＮチャネルＭＯＳトランジスタ
ＮＴ１はオフになる。一方、駆動回路２２においては、
ＮチャネルＭＯＳトランジスタＮＴ２１がオフになり、
ＮチャネルＭＯＳトランジスタＮＴ２２がオンになるた
め、ＰチャネルＭＯＳトランジスタＰＴ２１のゲートに
接地電圧が供給される。したがって、ＰチャネルＭＯＳ
トランジスタＰＴ２１がオンになり、ＰチャネルＭＯＳ
トランジスタＰＴ２２がオフになる。これによって、ノ
ードＮ３は接地電圧ＧＮＤとなる。このノードＮ３の接
地電圧ＧＮＤを受けてＰチャネルＭＯＳトランジスタＰ
Ｔ２３がオンになり、ＮチャネルＭＯＳトランジスタＮ
Ｔ２３がオフになる。したがって、ＰチャネルＭＯＳト
ランジスタＰＴ２３とＮチャネルＭＯＳトランジスタＮ
Ｔ２３の相互接続ノードは電源電圧Ｖｃｃとなり、この
電源電圧ＶｃｃがＮチャネルＭＯＳトランジスタＮＴ２
のゲートへ供給される。この結果、ＮチャネルＭＯＳト
ランジスタＮＴ２がオンになり、出力ノードＯＵＴの電
圧が立ち下がる。
【００２５】ノードＮ１の電圧は、遅延回路２４によっ
て時間ｄだけ遅延されてノードＮ２へ出力される。した
がって、時刻ｔ１から時間ｄ経過後の時刻ｔ２におい
て、ノードＮ２がＬレベルとなる。これに伴って、駆動
回路２３において、ＮチャネルＭＯＳトランジスタＮＴ
３１がオフになり、ＮチャネルＭＯＳトランジスタＮＴ
３２がオンになる。したがって、ＰチャネルＭＯＳトラ
ンジスタＰＴ３１がオンになり、ＰチャネルＭＯＳトラ
ンジスタＰＴ３２がオフになる。これによって、ノード
Ｎ４は接地電圧ＧＮＤとなる。このノードＮ４の接地電
圧ＧＮＤを受けてＰチャネルＭＯＳトランジスタＰＴ３
３がオンになり、ＮチャネルＭＯＳトランジスタＮＴ３
３がオフになる。したがって、ＰチャネルＭＯＳトラン
ジスタＰＴ３３とＮチャネルＭＯＳトランジスタＮＴ３
３の相互接続ノードは昇圧電圧Ｖｐｐとなり、この昇圧
電圧ＶｐｐがＮチャネルＭＯＳトランジスタＮＴ２のゲ
ートへ供給される。この結果、ＮチャネルＭＯＳトラン
ジスタＮＴ２は、さらに強くオンになり、出力ノードＯ
ＵＴが接地電圧ＧＮＤに引き抜かれる。
て時間ｄだけ遅延されてノードＮ２へ出力される。した
がって、時刻ｔ１から時間ｄ経過後の時刻ｔ２におい
て、ノードＮ２がＬレベルとなる。これに伴って、駆動
回路２３において、ＮチャネルＭＯＳトランジスタＮＴ
３１がオフになり、ＮチャネルＭＯＳトランジスタＮＴ
３２がオンになる。したがって、ＰチャネルＭＯＳトラ
ンジスタＰＴ３１がオンになり、ＰチャネルＭＯＳトラ
ンジスタＰＴ３２がオフになる。これによって、ノード
Ｎ４は接地電圧ＧＮＤとなる。このノードＮ４の接地電
圧ＧＮＤを受けてＰチャネルＭＯＳトランジスタＰＴ３
３がオンになり、ＮチャネルＭＯＳトランジスタＮＴ３
３がオフになる。したがって、ＰチャネルＭＯＳトラン
ジスタＰＴ３３とＮチャネルＭＯＳトランジスタＮＴ３
３の相互接続ノードは昇圧電圧Ｖｐｐとなり、この昇圧
電圧ＶｐｐがＮチャネルＭＯＳトランジスタＮＴ２のゲ
ートへ供給される。この結果、ＮチャネルＭＯＳトラン
ジスタＮＴ２は、さらに強くオンになり、出力ノードＯ
ＵＴが接地電圧ＧＮＤに引き抜かれる。
【００２６】このように、ＮチャネルＭＯＳトランジス
タＮＴ２は、時刻ｔ１から時間ｄの間はゲートに電源電
圧Ｖｃｃを受けてオンになり出力ノードＯＵＴを接地電
圧ＧＮＤに引き抜く。これによって、出力のリンギング
を防ぐことができる。
タＮＴ２は、時刻ｔ１から時間ｄの間はゲートに電源電
圧Ｖｃｃを受けてオンになり出力ノードＯＵＴを接地電
圧ＧＮＤに引き抜く。これによって、出力のリンギング
を防ぐことができる。
【００２７】また、時刻ｔ２になるとゲートに昇圧電圧
Ｖｐｐを受けてさらに強くオンになり、出力ノードＯＵ
Ｔの電圧の立ち下がりが速くなる。これによって、プル
ダウン特性を向上させることができる。
Ｖｐｐを受けてさらに強くオンになり、出力ノードＯＵ
Ｔの電圧の立ち下がりが速くなる。これによって、プル
ダウン特性を向上させることができる。
【００２８】さらに、遅延回路２４による遅延時間ｄを
調整することによって、出力の立ち上がり時間と立ち下
がり時間との比を所望の値に調整することができるた
め、リンギングを効果的に防ぎ、かつ所望のプルダウン
特性を得ることができる。
調整することによって、出力の立ち上がり時間と立ち下
がり時間との比を所望の値に調整することができるた
め、リンギングを効果的に防ぎ、かつ所望のプルダウン
特性を得ることができる。
【００２９】以上のように、この実施の形態１によれ
ば、駆動回路２２，２３と、遅延回路２４とを設けたた
め、リンギングの影響を受けることなく出力バッファ９
のプルダウン特性を向上させることができる。
ば、駆動回路２２，２３と、遅延回路２４とを設けたた
め、リンギングの影響を受けることなく出力バッファ９
のプルダウン特性を向上させることができる。
【００３０】また、遅延回路２４による遅延時間ｄを調
整することによって、リンギングを効果的に防ぎ、かつ
所望のプルダウン特性を得ることができる。
整することによって、リンギングを効果的に防ぎ、かつ
所望のプルダウン特性を得ることができる。
【００３１】［実施の形態２］図４は、この発明の実施
の形態２によるＤＲＡＭの出力バッファの全体構成を示
すブロック図である。図４を参照して、この出力バッフ
ァは、制御信号発生回路ＣＴＬと、ＮＡＮＤ回路ＮＤ１
１−ＮＤ１３と、ＰチャネルＭＯＳトランジスタＳＰＴ
１，ＳＰＴ２と、駆動回路２１−２３と、遅延回路２４
と、ＮチャネルＭＯＳトランジスタＮＴ１，ＮＴ２とを
備える。
の形態２によるＤＲＡＭの出力バッファの全体構成を示
すブロック図である。図４を参照して、この出力バッフ
ァは、制御信号発生回路ＣＴＬと、ＮＡＮＤ回路ＮＤ１
１−ＮＤ１３と、ＰチャネルＭＯＳトランジスタＳＰＴ
１，ＳＰＴ２と、駆動回路２１−２３と、遅延回路２４
と、ＮチャネルＭＯＳトランジスタＮＴ１，ＮＴ２とを
備える。
【００３２】制御信号発生回路ＣＴＬは、インバータＩ
Ｖ４１−ＩＶ４４と、ＮチャネルＭＯＳトランジスタＮ
Ｔ４１とを含む。インバータＩＶ４１は、図１に示され
るＮＡＮＤ回路１１によって発生されるモードセット信
号／ＭＳＥＴを反転する。インバータＩＶ４２は、モー
ドセット信号／ＭＳＥＴおよびインバータＩＶ４１から
の出力ＭＳＥＴに応答して活性化され、列アドレス信号
ＣＡＤを反転してノードＮ５へ出力する。インバータＩ
Ｖ４３およびＩＶ４４は、ラッチ回路を構成し、ノード
Ｎ５の値を反転・保持する。このラッチ回路からの出力
が制御信号ＭＡＤとなる。ＮチャネルＭＯＳトランジス
タＮＴ４１は、ノードＮ５と接地ノードＧＮＤとの間に
接続され、パワーオンリセット信号ＰＯＲをゲートに受
ける。
Ｖ４１−ＩＶ４４と、ＮチャネルＭＯＳトランジスタＮ
Ｔ４１とを含む。インバータＩＶ４１は、図１に示され
るＮＡＮＤ回路１１によって発生されるモードセット信
号／ＭＳＥＴを反転する。インバータＩＶ４２は、モー
ドセット信号／ＭＳＥＴおよびインバータＩＶ４１から
の出力ＭＳＥＴに応答して活性化され、列アドレス信号
ＣＡＤを反転してノードＮ５へ出力する。インバータＩ
Ｖ４３およびＩＶ４４は、ラッチ回路を構成し、ノード
Ｎ５の値を反転・保持する。このラッチ回路からの出力
が制御信号ＭＡＤとなる。ＮチャネルＭＯＳトランジス
タＮＴ４１は、ノードＮ５と接地ノードＧＮＤとの間に
接続され、パワーオンリセット信号ＰＯＲをゲートに受
ける。
【００３３】ＰチャネルＭＯＳトランジスタＳＰＴ１
は、ソースが電源ノードＶｃｃに、ドレインがＮＡＮＤ
回路ＮＤ１１の入力にそれぞれ接続され、制御信号ＭＡ
Ｄに応答してオン／オフする。ＰチャネルＭＯＳトラン
ジスタＳＰＴ２は、遅延回路２４とノードＮ７との間に
接続され、制御信号ＭＡＤに応答してオン／オフする。
ＮＡＮＤ回路ＮＤ１１は、アウトプットイネーブル信号
ＯＥＭとデータ信号ＲＤとのＮＡＮＤを駆動回路２１へ
出力する。ＮＡＮＤ回路ＮＤ１２は、アウトプットイネ
ーブル信号ＯＥＭ、データ信号ＲＤ、およびＰチャネル
ＭＯＳトランジスタＳＰＴ１のドレイン電圧を入力に受
け、それらのＮＡＮＤをノードＮ６へ出力する。ＮＡＮ
Ｄ回路ＮＤ１３は、アウトプットイネーブル信号ＯＥ
Ｍ、データ信号ＲＤ、および制御信号ＭＡＤを入力に受
け、それらのＮＡＮＤをノードＮ７へ出力する。駆動回
路２１は、図２に示されるのと同じ構成を有し、ＮＡＮ
Ｄ回路ＮＤ１１からの出力に応答して、接地電圧ＧＮＤ
または電源電圧ＶｃｃをＮチャネルＭＯＳトランジスタ
ＮＴ１のゲートへ出力する。駆動回路２２は、図２に示
されるのと同じ構成を有し、ノードＮ６の電圧に応答し
て、接地電圧ＧＮＤまたは電源電圧ＶｃｃをＮチャネル
ＭＯＳトランジスタＮＴ２のゲートへ出力する。駆動回
路２３は、図２に示されるのと同じ構成を有し、ノード
Ｎ７の電圧に応答して、電源電圧Ｖｃｃよりも高い電圧
Ｖｐｐまたは接地電圧ＧＮＤをＮチャネルＭＯＳトラン
ジスタＮＴ２のゲートへ出力する。遅延回路２４は、ノ
ードＮ６の値を遅延させて出力する。
は、ソースが電源ノードＶｃｃに、ドレインがＮＡＮＤ
回路ＮＤ１１の入力にそれぞれ接続され、制御信号ＭＡ
Ｄに応答してオン／オフする。ＰチャネルＭＯＳトラン
ジスタＳＰＴ２は、遅延回路２４とノードＮ７との間に
接続され、制御信号ＭＡＤに応答してオン／オフする。
ＮＡＮＤ回路ＮＤ１１は、アウトプットイネーブル信号
ＯＥＭとデータ信号ＲＤとのＮＡＮＤを駆動回路２１へ
出力する。ＮＡＮＤ回路ＮＤ１２は、アウトプットイネ
ーブル信号ＯＥＭ、データ信号ＲＤ、およびＰチャネル
ＭＯＳトランジスタＳＰＴ１のドレイン電圧を入力に受
け、それらのＮＡＮＤをノードＮ６へ出力する。ＮＡＮ
Ｄ回路ＮＤ１３は、アウトプットイネーブル信号ＯＥ
Ｍ、データ信号ＲＤ、および制御信号ＭＡＤを入力に受
け、それらのＮＡＮＤをノードＮ７へ出力する。駆動回
路２１は、図２に示されるのと同じ構成を有し、ＮＡＮ
Ｄ回路ＮＤ１１からの出力に応答して、接地電圧ＧＮＤ
または電源電圧ＶｃｃをＮチャネルＭＯＳトランジスタ
ＮＴ１のゲートへ出力する。駆動回路２２は、図２に示
されるのと同じ構成を有し、ノードＮ６の電圧に応答し
て、接地電圧ＧＮＤまたは電源電圧ＶｃｃをＮチャネル
ＭＯＳトランジスタＮＴ２のゲートへ出力する。駆動回
路２３は、図２に示されるのと同じ構成を有し、ノード
Ｎ７の電圧に応答して、電源電圧Ｖｃｃよりも高い電圧
Ｖｐｐまたは接地電圧ＧＮＤをＮチャネルＭＯＳトラン
ジスタＮＴ２のゲートへ出力する。遅延回路２４は、ノ
ードＮ６の値を遅延させて出力する。
【００３４】次に、以上のように構成されたＤＲＡＭの
動作について説明する。図５を参照して、電源電圧Ｖｃ
ｃが立ち上がるとパワーオンリセット信号ＰＯＲが所定
時間Ｈレベルとなる。これによって、ノードＮ５がＬレ
ベルとなり、この値がインバータＩＶ４３およびＩＶ４
４で構成されるラッチ回路により反転・保持される。し
たがって、制御信号発生回路ＣＴＬからはＨレベルの制
御信号ＭＡＤが出力される。
動作について説明する。図５を参照して、電源電圧Ｖｃ
ｃが立ち上がるとパワーオンリセット信号ＰＯＲが所定
時間Ｈレベルとなる。これによって、ノードＮ５がＬレ
ベルとなり、この値がインバータＩＶ４３およびＩＶ４
４で構成されるラッチ回路により反転・保持される。し
たがって、制御信号発生回路ＣＴＬからはＨレベルの制
御信号ＭＡＤが出力される。
【００３５】続いて、時刻ｔ１において、モードセット
信号／ＭＳＥＴが所定時間Ｌレベルとなり、これに応じ
てインバータＩＶ４２が活性化され、Ｌレベルの列アド
レス信号ＣＡＤが反転されてノードＮ５へ出力される。
これによって、ノードＮ５がＨレベルとなり、この値が
インバータＩＶ４３およびＩＶ４４で構成されるラッチ
回路により反転・保持される。したがって、制御信号発
生回路ＣＴＬからはＬレベルの制御信号ＭＡＤが出力さ
れる。
信号／ＭＳＥＴが所定時間Ｌレベルとなり、これに応じ
てインバータＩＶ４２が活性化され、Ｌレベルの列アド
レス信号ＣＡＤが反転されてノードＮ５へ出力される。
これによって、ノードＮ５がＨレベルとなり、この値が
インバータＩＶ４３およびＩＶ４４で構成されるラッチ
回路により反転・保持される。したがって、制御信号発
生回路ＣＴＬからはＬレベルの制御信号ＭＡＤが出力さ
れる。
【００３６】同様に、時刻ｔ２において、Ｌレベルの列
アドレス信号ＣＡＤが反転されてノードＮ５へ出力さ
れ、制御信号発生回路ＣＴＬからはＨレベルの制御信号
ＭＡＤが出力される。
アドレス信号ＣＡＤが反転されてノードＮ５へ出力さ
れ、制御信号発生回路ＣＴＬからはＨレベルの制御信号
ＭＡＤが出力される。
【００３７】このように、制御信号ＭＡＤの値は、モー
ドセット信号／ＭＳＥＴがＬレベルとなるときの列アド
レス信号ＣＡＤの値に応じて変化する。
ドセット信号／ＭＳＥＴがＬレベルとなるときの列アド
レス信号ＣＡＤの値に応じて変化する。
【００３８】以下、制御信号ＭＡＤがＨレベルの場合と
Ｌレベルの場合について説明する。 （ａ）制御信号ＭＡＤがＨレベルの場合 このとき、ＰチャネルＭＯＳトランジスタＳＰＴ１およ
びＳＰＴ２はオフになる。したがって、駆動回路２２、
遅延回路２４、およびＮＡＮＤ回路ＮＤ１２は動作しな
い。
Ｌレベルの場合について説明する。 （ａ）制御信号ＭＡＤがＨレベルの場合 このとき、ＰチャネルＭＯＳトランジスタＳＰＴ１およ
びＳＰＴ２はオフになる。したがって、駆動回路２２、
遅延回路２４、およびＮＡＮＤ回路ＮＤ１２は動作しな
い。
【００３９】図６を参照して、アウトプットイネーブル
信号ＯＥＭおよびデータ信号ＲＤがともにＨレベルにな
るとＮＡＮＤ回路ＮＤ１１およびＮＤ１３の出力がＬレ
ベルとなる。
信号ＯＥＭおよびデータ信号ＲＤがともにＨレベルにな
るとＮＡＮＤ回路ＮＤ１１およびＮＤ１３の出力がＬレ
ベルとなる。
【００４０】これに伴って駆動回路２１からはＬレベル
の信号が出力され、ＮチャネルＭＯＳトランジスタＮＴ
１はオフになる。一方、駆動回路２３においては、実施
の形態１に示されるのと同様にして昇圧電圧ＶｐｐがＮ
チャネルＭＯＳトランジスタＮＴ２のゲートへ供給され
る。この結果、ＮチャネルＭＯＳトランジスタＮＴ２
は、ゲートに電源電圧Ｖｃｃが供給される場合と比べて
強くオンになり、出力ノードＯＵＴが接地電圧ＧＮＤに
引き抜かれる。これにより、出力ノードＯＵＴの電圧の
立ち下がりが速くなるため、プルダウン特性を向上させ
ることができる。
の信号が出力され、ＮチャネルＭＯＳトランジスタＮＴ
１はオフになる。一方、駆動回路２３においては、実施
の形態１に示されるのと同様にして昇圧電圧ＶｐｐがＮ
チャネルＭＯＳトランジスタＮＴ２のゲートへ供給され
る。この結果、ＮチャネルＭＯＳトランジスタＮＴ２
は、ゲートに電源電圧Ｖｃｃが供給される場合と比べて
強くオンになり、出力ノードＯＵＴが接地電圧ＧＮＤに
引き抜かれる。これにより、出力ノードＯＵＴの電圧の
立ち下がりが速くなるため、プルダウン特性を向上させ
ることができる。
【００４１】（ｂ）制御信号ＭＡＤがＬレベルの場合 このとき、ＰチャネルＭＯＳトランジスタＳＰＴ１およ
びＳＰＴ２はオンになる。これにより、駆動回路２２，
２３、遅延回路２４、およびＮＡＮＤ回路ＮＤ１２が動
作する。
びＳＰＴ２はオンになる。これにより、駆動回路２２，
２３、遅延回路２４、およびＮＡＮＤ回路ＮＤ１２が動
作する。
【００４２】図７を参照して、アウトプットイネーブル
信号ＯＥＭおよびデータ信号ＲＤがともにＨレベルにな
るとＮＡＮＤ回路ＮＤ１１およびＮＤ１２の出力がＬレ
ベルとなる。これに伴って駆動回路２１からはＬレベル
の信号が出力され、ＮチャネルＭＯＳトランジスタＮＴ
１はオフになる。一方、ＮＡＮＤ回路ＮＤ１２の出力が
Ｌレベルとなるのに伴ってノードＮ６がＬレベルとな
り、駆動回路２２によって、実施の形態１に示されるの
と同様に電源電圧ＶｃｃがＮチャネルＭＯＳトランジス
タＮＴ２のゲートへ供給される。この結果、Ｎチャネル
ＭＯＳトランジスタＮＴ２がオンになり、出力ノードＯ
ＵＴの電圧が立ち下がる。
信号ＯＥＭおよびデータ信号ＲＤがともにＨレベルにな
るとＮＡＮＤ回路ＮＤ１１およびＮＤ１２の出力がＬレ
ベルとなる。これに伴って駆動回路２１からはＬレベル
の信号が出力され、ＮチャネルＭＯＳトランジスタＮＴ
１はオフになる。一方、ＮＡＮＤ回路ＮＤ１２の出力が
Ｌレベルとなるのに伴ってノードＮ６がＬレベルとな
り、駆動回路２２によって、実施の形態１に示されるの
と同様に電源電圧ＶｃｃがＮチャネルＭＯＳトランジス
タＮＴ２のゲートへ供給される。この結果、Ｎチャネル
ＭＯＳトランジスタＮＴ２がオンになり、出力ノードＯ
ＵＴの電圧が立ち下がる。
【００４３】ノードＮ６の電圧は、遅延回路２４によっ
て時間ｄだけ遅延されてノードＮ７へ出力される。した
がって、実施の形態１と同様、電源電圧ＶｃｃがＮチャ
ネルＭＯＳトランジスタＮＴ２のゲートへ供給されてか
ら時間ｄ経過後に、駆動回路２３によって昇圧電圧Ｖｐ
ｐがＮチャネルＭＯＳトランジスタＮＴ２のゲートへ供
給される。この結果、ＮチャネルＭＯＳトランジスタＮ
Ｔ２は、さらに強くオンになり、出力ノードＯＵＴが接
地電圧ＧＮＤに引き抜かれる。これにより、実施の形態
１に示されるのと同様の効果を得ることができる。
て時間ｄだけ遅延されてノードＮ７へ出力される。した
がって、実施の形態１と同様、電源電圧ＶｃｃがＮチャ
ネルＭＯＳトランジスタＮＴ２のゲートへ供給されてか
ら時間ｄ経過後に、駆動回路２３によって昇圧電圧Ｖｐ
ｐがＮチャネルＭＯＳトランジスタＮＴ２のゲートへ供
給される。この結果、ＮチャネルＭＯＳトランジスタＮ
Ｔ２は、さらに強くオンになり、出力ノードＯＵＴが接
地電圧ＧＮＤに引き抜かれる。これにより、実施の形態
１に示されるのと同様の効果を得ることができる。
【００４４】以上のように、この実施の形態２によれ
ば、制御信号発生回路ＣＴＬと、ＰチャネルＭＯＳトラ
ンジスタＳＰＴ１，ＳＰＴ２とを設けたため、Ｎチャネ
ルＭＯＳトランジスタＮＴ２のゲートに供給する電圧を
（１）昇圧電圧Ｖｐｐ、（２）まず電源電圧Ｖｃｃその
後昇圧電圧Ｖｐｐ、の２通りにすることができ、これら
を必要に応じて、モードセット信号／ＭＳＥＴおよび列
アドレス信号ＣＡＤにより切換えることができる。これ
により、リンギングを効果的に防ぎ、かつ所望のプルダ
ウン特性を得ることができる。
ば、制御信号発生回路ＣＴＬと、ＰチャネルＭＯＳトラ
ンジスタＳＰＴ１，ＳＰＴ２とを設けたため、Ｎチャネ
ルＭＯＳトランジスタＮＴ２のゲートに供給する電圧を
（１）昇圧電圧Ｖｐｐ、（２）まず電源電圧Ｖｃｃその
後昇圧電圧Ｖｐｐ、の２通りにすることができ、これら
を必要に応じて、モードセット信号／ＭＳＥＴおよび列
アドレス信号ＣＡＤにより切換えることができる。これ
により、リンギングを効果的に防ぎ、かつ所望のプルダ
ウン特性を得ることができる。
【００４５】なお、ここでは、制御信号ＭＡＤの値を切
換えるために列アドレス信号ＣＡＤを用いたが、これ以
外の外部入力信号を用いてもよい。
換えるために列アドレス信号ＣＡＤを用いたが、これ以
外の外部入力信号を用いてもよい。
【００４６】［実施の形態３］図８は、この発明の実施
の形態３によるＤＲＡＭの出力バッファの全体構成を示
すブロック図である。図８を参照して、この出力バッフ
ァは、図４に示される制御信号発生回路ＣＴＬに代え
て、パッドＰＡＤを備える。パッドＰＡＤは、電源端子
３１または接地端子３２のいずれかにワイヤボンディン
グされる。
の形態３によるＤＲＡＭの出力バッファの全体構成を示
すブロック図である。図８を参照して、この出力バッフ
ァは、図４に示される制御信号発生回路ＣＴＬに代え
て、パッドＰＡＤを備える。パッドＰＡＤは、電源端子
３１または接地端子３２のいずれかにワイヤボンディン
グされる。
【００４７】次に、以上のように構成されたＤＲＡＭの
動作について説明する。パッドＰＡＤが電源端子３１と
ワイヤボンディングされるとき、パッドＰＡＤは電源電
圧Ｖｃｃとなる。この結果、ＤＲＡＭは、実施の形態２
における（ａ）制御信号ＭＡＤがＨレベルの場合と同様
の動作をする。
動作について説明する。パッドＰＡＤが電源端子３１と
ワイヤボンディングされるとき、パッドＰＡＤは電源電
圧Ｖｃｃとなる。この結果、ＤＲＡＭは、実施の形態２
における（ａ）制御信号ＭＡＤがＨレベルの場合と同様
の動作をする。
【００４８】パッドＰＡＤが接地端子３２とワイヤボン
ディングされるとき、パッドＰＡＤは接地電圧ＧＮＤと
なる。この結果、ＤＲＡＭは、実施の形態２における
（ｂ）制御信号ＭＡＤがＬレベルの場合と同様の動作を
する。
ディングされるとき、パッドＰＡＤは接地電圧ＧＮＤと
なる。この結果、ＤＲＡＭは、実施の形態２における
（ｂ）制御信号ＭＡＤがＬレベルの場合と同様の動作を
する。
【００４９】以上のように、この実施の形態３によれ
ば、パッドＰＡＤと、ＰチャネルＭＯＳトランジスタＳ
ＰＴ１，ＳＰＴ２とを設けたため、ＮチャネルＭＯＳト
ランジスタＮＴ２のゲートに供給する電圧を（１）昇圧
電圧Ｖｐｐ、（２）まず電源電圧Ｖｃｃその後昇圧電圧
Ｖｐｐ、の２通りにすることができ、これらをパッドＰ
ＡＤのワイヤボンディングにより切換えることができ
る。これにより、リンギングを効果的に防ぎ、かつ所望
のプルダウン特性を得ることができる。
ば、パッドＰＡＤと、ＰチャネルＭＯＳトランジスタＳ
ＰＴ１，ＳＰＴ２とを設けたため、ＮチャネルＭＯＳト
ランジスタＮＴ２のゲートに供給する電圧を（１）昇圧
電圧Ｖｐｐ、（２）まず電源電圧Ｖｃｃその後昇圧電圧
Ｖｐｐ、の２通りにすることができ、これらをパッドＰ
ＡＤのワイヤボンディングにより切換えることができ
る。これにより、リンギングを効果的に防ぎ、かつ所望
のプルダウン特性を得ることができる。
【００５０】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【００５１】
【発明の効果】この発明に従った半導体集積回路装置
は、制御手段を含む出力バッファを設けたため、内部信
号が第２の状態のとき、第２のＮチャネルＭＯＳトラン
ジスタは、ゲートに電源電圧を受けてオンになり、出力
ノードを接地電圧に引き抜く。さらに電源電圧を受けた
後所定時間経過後、第２のＮチャネルＭＯＳトランジス
タのゲートに電源電圧よりも高い電圧が供給される。こ
れにより、出力ノードが急に接地電圧に引き抜かれるこ
とがないためリンギングを防ぐことができる。さらに、
出力ノードを接地電圧に引き抜く時間が速くなり、プル
ダウン特性が向上する。
は、制御手段を含む出力バッファを設けたため、内部信
号が第２の状態のとき、第２のＮチャネルＭＯＳトラン
ジスタは、ゲートに電源電圧を受けてオンになり、出力
ノードを接地電圧に引き抜く。さらに電源電圧を受けた
後所定時間経過後、第２のＮチャネルＭＯＳトランジス
タのゲートに電源電圧よりも高い電圧が供給される。こ
れにより、出力ノードが急に接地電圧に引き抜かれるこ
とがないためリンギングを防ぐことができる。さらに、
出力ノードを接地電圧に引き抜く時間が速くなり、プル
ダウン特性が向上する。
【００５２】また、制御手段は、第１の駆動回路と、遅
延回路と、第２の駆動回路とを含むため、内部信号が第
２の状態のとき、第１の駆動回路によって電源電圧が第
２のＮチャネルＭＯＳトランジスタのゲートに供給さ
れ、出力ノードが接地電圧に引き抜かれる。さらに、遅
延回路による遅延時間経過後に、第２の駆動回路によっ
て電源電圧よりも高い電圧が第２のＮチャネルＭＯＳト
ランジスタのゲートに供給される。これにより、出力ノ
ードが急に接地電圧に引き抜かれることがないためリン
ギングを防ぐことができる。さらに、出力ノードを接地
電圧に引き抜く時間が速くなり、プルダウン特性が向上
する。
延回路と、第２の駆動回路とを含むため、内部信号が第
２の状態のとき、第１の駆動回路によって電源電圧が第
２のＮチャネルＭＯＳトランジスタのゲートに供給さ
れ、出力ノードが接地電圧に引き抜かれる。さらに、遅
延回路による遅延時間経過後に、第２の駆動回路によっ
て電源電圧よりも高い電圧が第２のＮチャネルＭＯＳト
ランジスタのゲートに供給される。これにより、出力ノ
ードが急に接地電圧に引き抜かれることがないためリン
ギングを防ぐことができる。さらに、出力ノードを接地
電圧に引き抜く時間が速くなり、プルダウン特性が向上
する。
【００５３】また、ラッチ回路と、モードセット信号発
生回路とを設けたため、必要に応じて、第２のＮチャネ
ルＭＯＳトランジスタのゲートに供給する電圧を外部入
力信号によって切換えることができる。この結果、出力
バッファは、リンギングの影響を受けることなくプルダ
ウン特性が向上する。
生回路とを設けたため、必要に応じて、第２のＮチャネ
ルＭＯＳトランジスタのゲートに供給する電圧を外部入
力信号によって切換えることができる。この結果、出力
バッファは、リンギングの影響を受けることなくプルダ
ウン特性が向上する。
【００５４】また、電源端子または接地端子に接続され
るパッドを設けたため、必要に応じて、第２のＮチャネ
ルＭＯＳトランジスタのゲートに供給する電圧をパッド
のワイヤボンディングによって切換えることができる。
この結果、出力バッファは、リンギングの影響を受ける
ことなくプルダウン特性が向上する。
るパッドを設けたため、必要に応じて、第２のＮチャネ
ルＭＯＳトランジスタのゲートに供給する電圧をパッド
のワイヤボンディングによって切換えることができる。
この結果、出力バッファは、リンギングの影響を受ける
ことなくプルダウン特性が向上する。
【図１】 この発明の実施の形態１によるＤＲＡＭの全
体構成を示すブロック図である。
体構成を示すブロック図である。
【図２】 図１に示された出力バッファの全体構成を示
すブロック図である。
すブロック図である。
【図３】 図２に示された出力バッファの動作を説明す
るためのタイミングチャートである。
るためのタイミングチャートである。
【図４】 この発明の実施の形態２による出力バッファ
の全体構成を示すブロック図である。
の全体構成を示すブロック図である。
【図５】 図４に示された出力バッファの動作を説明す
るためのタイミングチャートである。
るためのタイミングチャートである。
【図６】 図４に示された出力バッファの動作を説明す
るためのタイミングチャートである。
るためのタイミングチャートである。
【図７】 図４に示された出力バッファの動作を説明す
るためのタイミングチャートである。
るためのタイミングチャートである。
【図８】 この発明の実施の形態３による出力バッファ
の全体構成を示すブロック図である。
の全体構成を示すブロック図である。
【図９】 従来の出力バッファの全体構成を示すブロッ
ク図である。
ク図である。
７ イネーブル信号発生回路、９ 出力バッファ、２
２，２３ 駆動回路、２４ 遅延回路、３１ 電源端
子、３２ 接地端子、ＰＴ２１−ＰＴ２３，ＰＴ３１−
ＰＴ３３ ＰチャネルＭＯＳトランジスタ、ＮＴ１，Ｎ
Ｔ２，ＮＴ２１−ＮＴ２３，ＮＴ３１−ＮＴ３３ Ｎチ
ャネルＭＯＳトランジスタ、ＩＶ２１，ＩＶ３１，ＩＶ
４３，ＩＶ４４ インバータ、ＰＡＤ パッド、Ｖｃｃ
電源ノード、ＧＮＤ 接地ノード、Ｖｐｐ 昇圧ノー
ド、ＯＵＴ 出力ノード、ＯＥＭ アウトプットイネー
ブル信号、ＲＤ データ信号、／ＭＳＥＴ モードセッ
ト信号、ＣＡＤ 列アドレス信号、ＭＡＤ 制御信号。
２，２３ 駆動回路、２４ 遅延回路、３１ 電源端
子、３２ 接地端子、ＰＴ２１−ＰＴ２３，ＰＴ３１−
ＰＴ３３ ＰチャネルＭＯＳトランジスタ、ＮＴ１，Ｎ
Ｔ２，ＮＴ２１−ＮＴ２３，ＮＴ３１−ＮＴ３３ Ｎチ
ャネルＭＯＳトランジスタ、ＩＶ２１，ＩＶ３１，ＩＶ
４３，ＩＶ４４ インバータ、ＰＡＤ パッド、Ｖｃｃ
電源ノード、ＧＮＤ 接地ノード、Ｖｐｐ 昇圧ノー
ド、ＯＵＴ 出力ノード、ＯＥＭ アウトプットイネー
ブル信号、ＲＤ データ信号、／ＭＳＥＴ モードセッ
ト信号、ＣＡＤ 列アドレス信号、ＭＡＤ 制御信号。
フロントページの続き (72)発明者 池田 豊 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5B015 AA02 BA62 BA64 CA03 CA04 5B024 AA03 BA23 BA29 CA07 CA11 5J056 AA00 AA04 BB24 CC05 DD13 DD28 EE04 FF07 FF08 GG08 HH04 KK00
Claims (5)
- 【請求項１】 外部入力信号に応答して内部信号を発生
する内部回路と、 前記内部信号に応答して外部出力信号を発生する出力バ
ッファとを備え、 前記出力バッファは、 電源ノードと出力ノードとの間に接続され、前記内部信
号が第１の状態のときオンになり、前記内部信号が第２
の状態のときオフになる第１のＮチャネルＭＯＳトラン
ジスタと、 前記出力ノードと接地ノードとの間に接続され、前記第
１のＮチャネルＭＯＳトランジスタと相補的にオン／オ
フする第２のＮチャネルＭＯＳトランジスタと、 前記内部信号が第１の状態のとき、前記第２のＮチャネ
ルＭＯＳトランジスタのゲートに接地電圧を供給し、前
記内部信号が第２の状態のとき、前記第２のＮチャネル
ＭＯＳトランジスタのゲートに電源電圧を供給し、次い
で前記電源電圧よりも高い電圧を供給する制御手段とを
含む、半導体集積回路装置。 - 【請求項２】 前記制御手段は、 前記内部信号が第１の状態のとき接地電圧を前記第２の
ＮチャネルＭＯＳトランジスタのゲートに供給し、前記
内部信号が第２の状態のとき電源電圧を前記第２のＮチ
ャネルＭＯＳトランジスタのゲートに供給する第１の駆
動回路と、 前記内部信号を遅延させる遅延回路と、 前記遅延回路により遅延された内部信号が第１の状態の
とき接地電圧を前記第２のＮチャネルＭＯＳトランジス
タのゲートに供給し、前記遅延回路により遅延された内
部信号が第２の状態のとき電源電圧よりも高い電圧を前
記第２のＮチャネルＭＯＳトランジスタのゲートに供給
する第２の駆動回路とを含む、半導体集積回路装置。 - 【請求項３】 前記第１の駆動回路は、 電源ノードと接地ノードとの間に接続される第１のＰチ
ャネルＭＯＳトランジスタと、 前記第１のＰチャネルＭＯＳトランジスタと接地ノード
との間に接続され、前記内部信号に応答してオン／オフ
する第１のＮチャネルＭＯＳトランジスタと、 電源ノードと接地ノードとの間に前記第１のＰチャネル
ＭＯＳトランジスタと並列に接続され、前記第１のＰチ
ャネルＭＯＳトランジスタと前記第１のＮチャネルＭＯ
Ｓトランジスタとの相互接続ノードの電圧をゲートに受
ける第２のＰチャネルＭＯＳトランジスタと、 前記第２のＰチャネルＭＯＳトランジスタと接地ノード
との間に接続され、前記第１のＮチャネルＭＯＳトラン
ジスタと相補的にオン／オフする第２のＮチャネルＭＯ
Ｓトランジスタと、 電源ノードと接地ノードとの間に前記第１および第２の
ＰチャネルＭＯＳトランジスタと並列に接続され、前記
第２のＰチャネルＭＯＳトランジスタと前記第２のＮチ
ャネルＭＯＳトランジスタとの相互接続ノードの電圧を
ゲートに受ける第３のＰチャネルＭＯＳトランジスタ
と、 前記第３のＰチャネルＭＯＳトランジスタと接地ノード
との間に接続され、前記第２のＰチャネルＭＯＳトラン
ジスタと前記第２のＮチャネルＭＯＳトランジスタとの
相互接続ノードの電圧をゲートに受ける第３のＮチャネ
ルＭＯＳトランジスタとを含み、 前記第２の駆動回路は、 電源電圧よりも高い電圧に昇圧された昇圧ノードと接地
ノードとの間に接続される第４のＰチャネルＭＯＳトラ
ンジスタと、 前記第４のＰチャネルＭＯＳトランジスタと接地ノード
との間に接続され、前記遅延回路により遅延された内部
信号に応答してオン／オフする第４のＮチャネルＭＯＳ
トランジスタと、 前記昇圧ノードと接地ノードとの間に前記第４のＰチャ
ネルＭＯＳトランジスタと並列に接続され、前記第４の
ＰチャネルＭＯＳトランジスタと前記第４のＮチャネル
ＭＯＳトランジスタとの相互接続ノードの電圧をゲート
に受ける第５のＰチャネルＭＯＳトランジスタと、 前記第５のＰチャネルＭＯＳトランジスタと接地ノード
との間に接続され、前記第４のＮチャネルＭＯＳトラン
ジスタと相補的にオン／オフする第５のＮチャネルＭＯ
Ｓトランジスタと、 前記昇圧ノードと接地ノードとの間に前記第４および第
５のＰチャネルＭＯＳトランジスタと並列に接続され、
前記第５のＰチャネルＭＯＳトランジスタと前記第５の
ＮチャネルＭＯＳトランジスタとの相互接続ノードの電
圧をゲートに受ける第６のＰチャネルＭＯＳトランジス
タと、 前記第６のＰチャネルＭＯＳトランジスタと接地ノード
との間に接続され、前記第５のＰチャネルＭＯＳトラン
ジスタと前記第５のＮチャネルＭＯＳトランジスタとの
相互接続ノードの電圧をゲートに受ける第６のＮチャネ
ルＭＯＳトランジスタとを含む、請求項２に記載の半導
体集積回路装置。 - 【請求項４】 前記半導体集積回路装置はさらに、外部
入力信号をラッチするラッチ回路と、前記ラッチ回路の
ラッチを可能にするモードセット信号を発生するモード
セット信号発生回路とを備え、 前記制御手段は、 前記ラッチ回路からの出力が第１の状態のとき停止し、
前記ラッチ回路からの出力が第２の状態のとき動作し
て、前記内部信号が第１の状態のとき前記第２のＮチャ
ネルＭＯＳトランジスタのゲートに接地電圧を供給し、
前記内部信号が第２の状態のとき前記第２のＮチャネル
ＭＯＳトランジスタのゲートに電源電圧を供給する第１
の駆動回路と、 前記ラッチ回路からの出力が第１の状態のとき停止し、
前記ラッチ回路からの出力が第２の状態のとき動作して
前記内部信号を遅延させる遅延回路と、 前記ラッチ回路からの出力が第１の状態のとき前記内部
信号を受け、前記内部信号が第１の状態のとき前記第２
のＮチャネルＭＯＳトランジスタのゲートに接地電圧を
供給し、前記内部信号が第２の状態のとき前記第２のＮ
チャネルＭＯＳトランジスタのゲートに電源電圧よりも
高い電圧を供給し、前記ラッチ回路からの出力が第２の
状態のとき前記遅延回路により遅延された内部信号を受
け、前記遅延回路により遅延された内部信号が第１の状
態のとき前記第２のＮチャネルＭＯＳトランジスタのゲ
ートに接地電圧を供給し、前記遅延回路により遅延され
た内部信号が第２の状態のとき前記第２のＮチャネルＭ
ＯＳトランジスタのゲートに電源電圧よりも高い電圧を
供給する第２の駆動回路とを含む、請求項１に記載の半
導体集積回路装置。 - 【請求項５】 前記半導体集積回路装置はさらに、 電源端子または接地端子に接続されるパッドを備え、 前記制御手段は、 前記パッドの電圧が電源電圧および接地電圧の一方のと
き停止し、前記パッドの電圧が電源電圧および接地電圧
の当該他方のとき動作して、前記内部信号が第１の状態
のとき前記第２のＮチャネルＭＯＳトランジスタのゲー
トに接地電圧を供給し、前記内部信号が第２の状態のと
き前記第２のＮチャネルＭＯＳトランジスタのゲートに
電源電圧を供給する第１の駆動回路と、 前記パッドの電圧が電源電圧および接地電圧の一方のと
き停止し、前記パッドの電圧が電源電圧および接地電圧
の当該他方のとき動作して、前記内部信号を遅延させる
遅延回路と、 前記パッドの電圧が電源電圧および接地電圧の一方のと
き前記内部信号を受け、前記内部信号が第１の状態のと
き前記第２のＮチャネルＭＯＳトランジスタのゲートに
接地電圧を供給し、前記内部信号が第２の状態のとき前
記第２のＮチャネルＭＯＳトランジスタのゲートに電源
電圧よりも高い電圧を供給し、 前記パッドの電圧が電源電圧および接地電圧の当該他方
のとき前記遅延回路により遅延された内部信号を受け、
前記遅延回路により遅延された内部信号が第１の状態の
とき前記第２のＮチャネルＭＯＳトランジスタのゲート
に接地電圧を供給し、前記遅延回路により遅延された内
部信号が第２の状態のとき前記第２のＮチャネルＭＯＳ
トランジスタのゲートに電源電圧よりも高い電圧を供給
する第２の駆動回路とを含む、請求項１に記載の半導体
集積回路装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10207680A JP2000040369A (ja) | 1998-07-23 | 1998-07-23 | 半導体集積回路装置 |
| TW087120909A TW421797B (en) | 1998-07-23 | 1998-12-16 | Semiconductor integrated circuit device |
| US09/219,781 US6163177A (en) | 1998-07-23 | 1998-12-23 | Semiconductor integrated circuit device having output buffer |
| KR1019990010387A KR100315609B1 (ko) | 1998-07-23 | 1999-03-25 | 출력 버퍼를 갖는 반도체 집적 회로 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10207680A JP2000040369A (ja) | 1998-07-23 | 1998-07-23 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000040369A true JP2000040369A (ja) | 2000-02-08 |
Family
ID=16543803
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10207680A Withdrawn JP2000040369A (ja) | 1998-07-23 | 1998-07-23 | 半導体集積回路装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6163177A (ja) |
| JP (1) | JP2000040369A (ja) |
| KR (1) | KR100315609B1 (ja) |
| TW (1) | TW421797B (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| KR20030003428A (ko) * | 2001-06-30 | 2003-01-10 | 주식회사 하이닉스반도체 | 저전력 출력 드라이버 |
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|---|---|---|---|---|
| KR100332455B1 (ko) * | 1999-08-09 | 2002-04-13 | 윤종용 | 반도체 장치의 가변 임피던스 콘트롤회로 및 오프 칩 드라이버회로와 가변 임피던스 콘트롤 방법 |
| US6522180B1 (en) * | 2000-12-21 | 2003-02-18 | Intel Corporation | Bi-voltage levels switches |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5334889A (en) * | 1990-06-20 | 1994-08-02 | Oki Electric Industry, Co., Ltd. | CMOS output buffer circuit with less noise |
| KR950000496B1 (ko) * | 1992-01-30 | 1995-01-24 | 삼성전자 주식회사 | 반도체 메모리 장치의 데이타 출력회로 |
| JP3006320B2 (ja) * | 1992-10-21 | 2000-02-07 | モトローラ株式会社 | 高効率ドライバ−を有する電圧変換回路 |
| JPH08203270A (ja) * | 1995-01-27 | 1996-08-09 | Matsushita Electron Corp | 半導体集積回路 |
| KR0172373B1 (ko) * | 1995-09-14 | 1999-03-30 | 김광호 | 반도체 메모리 장치의 데이타 출력버퍼 |
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| US5912569A (en) * | 1997-09-22 | 1999-06-15 | Cypress Semiconductor Corp. | Methods, circuits and devices for improving crossover performance and/or monotonicity, and applications of the same in a universal serial bus (USB) low speed output driver |
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-
1998
- 1998-07-23 JP JP10207680A patent/JP2000040369A/ja not_active Withdrawn
- 1998-12-16 TW TW087120909A patent/TW421797B/zh active
- 1998-12-23 US US09/219,781 patent/US6163177A/en not_active Expired - Fee Related
-
1999
- 1999-03-25 KR KR1019990010387A patent/KR100315609B1/ko not_active IP Right Cessation
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| KR20030003428A (ko) * | 2001-06-30 | 2003-01-10 | 주식회사 하이닉스반도체 | 저전력 출력 드라이버 |
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| Publication number | Publication date |
|---|---|
| KR20000011222A (ko) | 2000-02-25 |
| US6163177A (en) | 2000-12-19 |
| TW421797B (en) | 2001-02-11 |
| KR100315609B1 (ko) | 2001-12-20 |
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|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
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