JPH11120784A - 半導体装置および半導体記憶装置 - Google Patents
半導体装置および半導体記憶装置Info
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- JPH11120784A JPH11120784A JP28358797A JP28358797A JPH11120784A JP H11120784 A JPH11120784 A JP H11120784A JP 28358797 A JP28358797 A JP 28358797A JP 28358797 A JP28358797 A JP 28358797A JP H11120784 A JPH11120784 A JP H11120784A
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- voltage
- power supply
- supply voltage
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Abstract
(57)【要約】
【課題】本発明は、複数の電源電圧下で動作する半導体
記憶装置を実現することを最も主要な特徴とする。 【解決手段】書き込み回路５、消去回路６、書き込み回
路５あるいは消去回路６で使用される高電圧Ｖｐｐを発
生するＶｐｐ発生回路７、Ｖｐｐ発生回路７を駆動する
Ｖｐｐ駆動回路８、高電圧Ｖｐｐの電圧を制御するＶｐ
ｐリミッタ９、外部電源電圧Ｖｄｄが低いときにＶｐｐ
駆動回路８に電圧Ｖｈを供給するＶｈ発生回路１０、電
圧Ｖｈの値を制御するＶｈリミッタ１１、Ｖｈ発生回路
を駆動するＶｈ駆動回路１２が設けられる。入力された
Ｖｄｄのレベルは、Ｖｄｄレベル検出回路１４によって
検出され、Ｖｄｄが高い時、Ｖｄｄレベル検出回路１４
の出力信号ＨＬは“Ｈ”となり、低い時、出力信号ＬＬ
は“Ｈ”となる。電圧Ｖｄｄは降圧回路１５に供給され
て、内部電源電圧Ｖｃｃが発生される。
記憶装置を実現することを最も主要な特徴とする。 【解決手段】書き込み回路５、消去回路６、書き込み回
路５あるいは消去回路６で使用される高電圧Ｖｐｐを発
生するＶｐｐ発生回路７、Ｖｐｐ発生回路７を駆動する
Ｖｐｐ駆動回路８、高電圧Ｖｐｐの電圧を制御するＶｐ
ｐリミッタ９、外部電源電圧Ｖｄｄが低いときにＶｐｐ
駆動回路８に電圧Ｖｈを供給するＶｈ発生回路１０、電
圧Ｖｈの値を制御するＶｈリミッタ１１、Ｖｈ発生回路
を駆動するＶｈ駆動回路１２が設けられる。入力された
Ｖｄｄのレベルは、Ｖｄｄレベル検出回路１４によって
検出され、Ｖｄｄが高い時、Ｖｄｄレベル検出回路１４
の出力信号ＨＬは“Ｈ”となり、低い時、出力信号ＬＬ
は“Ｈ”となる。電圧Ｖｄｄは降圧回路１５に供給され
て、内部電源電圧Ｖｃｃが発生される。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に係り、
特に外部から供給される電源電圧を昇圧する昇圧回路を
備えたフラッシュメモリやＥＥＰＲＯＭ等の半導体記憶
装置に関する。
特に外部から供給される電源電圧を昇圧する昇圧回路を
備えたフラッシュメモリやＥＥＰＲＯＭ等の半導体記憶
装置に関する。
【０００２】
【従来の技術】フラッシュメモリのメモリセルの１つと
して、ｐ型半導体基板上に電荷蓄積層（浮遊ゲート）と
制御ゲートが積層形成されたｎチャネル型のＭＯＳＦＥ
Ｔ構造を有するものが知られている。このような構造の
メモリセルにおいては、通常、浮遊ゲートに蓄えられた
電荷量によって、データ“０”または“１”を記憶す
る。記憶されたデータは、制御ゲートに読み出し電圧を
与え、メモリセルに流れる電流（読み出しセル電流）の
多さを検出して読み出すことができる。例えば、浮遊ゲ
ートに正の電荷が蓄えられており、メモリセルのしきい
値が２Ｖ以下の場合、制御ゲートに３Ｖの読み出し電圧
が与えられると読み出しセル電流が流れ、データ“１”
が読み出される。浮遊ゲートに負の電荷が蓄えられてお
り、メモリセルのしきい値が４Ｖ以上の場合、制御ゲー
トに３Ｖの読み出し電圧が与えられても読み出しセル電
流は流れず、データ“０”が読み出される。
して、ｐ型半導体基板上に電荷蓄積層（浮遊ゲート）と
制御ゲートが積層形成されたｎチャネル型のＭＯＳＦＥ
Ｔ構造を有するものが知られている。このような構造の
メモリセルにおいては、通常、浮遊ゲートに蓄えられた
電荷量によって、データ“０”または“１”を記憶す
る。記憶されたデータは、制御ゲートに読み出し電圧を
与え、メモリセルに流れる電流（読み出しセル電流）の
多さを検出して読み出すことができる。例えば、浮遊ゲ
ートに正の電荷が蓄えられており、メモリセルのしきい
値が２Ｖ以下の場合、制御ゲートに３Ｖの読み出し電圧
が与えられると読み出しセル電流が流れ、データ“１”
が読み出される。浮遊ゲートに負の電荷が蓄えられてお
り、メモリセルのしきい値が４Ｖ以上の場合、制御ゲー
トに３Ｖの読み出し電圧が与えられても読み出しセル電
流は流れず、データ“０”が読み出される。
【０００３】複数のメモリセルはマトリクス状に配置さ
れメモリセルアレイを形成する。また、アドレス信号に
よって選択されたメモリセルのデータを読むためのセン
スアンプが設けられる。このセンスアンプによって読み
出されたデータは、データ出力端子からチップ外部へ出
力される。また、アドレス信号によって選択されたメモ
リセルのデータを消去するための消去回路が設けられ
る。メモリセルの制御ゲートに例えば−５Ｖ、ソースに
例えば１０Ｖを印加し、浮遊ゲート中の電子を抜くこと
で消去される。通常、６４Ｋビット単位で消去が行われ
る。
れメモリセルアレイを形成する。また、アドレス信号に
よって選択されたメモリセルのデータを読むためのセン
スアンプが設けられる。このセンスアンプによって読み
出されたデータは、データ出力端子からチップ外部へ出
力される。また、アドレス信号によって選択されたメモ
リセルのデータを消去するための消去回路が設けられ
る。メモリセルの制御ゲートに例えば−５Ｖ、ソースに
例えば１０Ｖを印加し、浮遊ゲート中の電子を抜くこと
で消去される。通常、６４Ｋビット単位で消去が行われ
る。
【０００４】さらに、アドレス信号によって選択された
メモリセルにデータを書き込むための書き込み回路が設
けられる。メモリセルの制御ゲートに例えば１０Ｖ、ド
レインに例えば６Ｖを印加すると、メモリセルにホット
エレクトロンを生じるような書き込み電流が流れ、メモ
リセルの浮遊ゲートに電子が蓄積される。この書き込み
は、通常、８ビットあるいは１６ビットといった単位で
同時に行われる。
メモリセルにデータを書き込むための書き込み回路が設
けられる。メモリセルの制御ゲートに例えば１０Ｖ、ド
レインに例えば６Ｖを印加すると、メモリセルにホット
エレクトロンを生じるような書き込み電流が流れ、メモ
リセルの浮遊ゲートに電子が蓄積される。この書き込み
は、通常、８ビットあるいは１６ビットといった単位で
同時に行われる。
【０００５】フラッシュメモリで使用される電源電圧
は、今日では５Ｖあるいは３．３Ｖが主流である。上記
の書き込み電圧、消去電圧はチップ内部で電源電圧から
発生されるが、書き込み電流が大きいために、低コスト
化のため書き込み用の電源（例えば１２Ｖ）を要求する
フラッシュメモリもある。
は、今日では５Ｖあるいは３．３Ｖが主流である。上記
の書き込み電圧、消去電圧はチップ内部で電源電圧から
発生されるが、書き込み電流が大きいために、低コスト
化のため書き込み用の電源（例えば１２Ｖ）を要求する
フラッシュメモリもある。
【０００６】フラッシュメモリは、コンピュータの分野
ではＢＩＯＳ（Basic Input/OutputSystem ）を記憶し
たり、携帯電話では通信プロトコルを記憶したりする、
重要なデバイスである。他にもデジタルカメラでの画像
記憶や、携帯パソコン等でハードディスクの代わりに使
われる。また、応用分野によって電源電圧が異なるので
あるが、フラッシュメモリのために電源電圧を変換して
使う例も少なくない。例えば、携帯電話では軽量化、低
消費電力化のため１．５Ｖ電池１個で動作するものが望
まれる。低消費電力化は携帯機器では重要な技術であ
る。また、コンピュータでは、他のＣＰＵなどの電源と
共通化するため、３．３Ｖ電源電圧で動作するものが望
まれる。
ではＢＩＯＳ（Basic Input/OutputSystem ）を記憶し
たり、携帯電話では通信プロトコルを記憶したりする、
重要なデバイスである。他にもデジタルカメラでの画像
記憶や、携帯パソコン等でハードディスクの代わりに使
われる。また、応用分野によって電源電圧が異なるので
あるが、フラッシュメモリのために電源電圧を変換して
使う例も少なくない。例えば、携帯電話では軽量化、低
消費電力化のため１．５Ｖ電池１個で動作するものが望
まれる。低消費電力化は携帯機器では重要な技術であ
る。また、コンピュータでは、他のＣＰＵなどの電源と
共通化するため、３．３Ｖ電源電圧で動作するものが望
まれる。
【０００７】３．３Ｖで動作するフラッシュメモリを５
Ｖ電源を供給するシステムに搭載すると、消費電力が増
大し、また、３．３Ｖの電圧しか印加されない想定で設
計されているトランジスタで構成されるので、５Ｖ電源
では電圧が高すぎ、トランジスタの信頼性に悪影響を与
える。
Ｖ電源を供給するシステムに搭載すると、消費電力が増
大し、また、３．３Ｖの電圧しか印加されない想定で設
計されているトランジスタで構成されるので、５Ｖ電源
では電圧が高すぎ、トランジスタの信頼性に悪影響を与
える。
【０００８】また、５Ｖまでの電圧が印加される想定で
設計されているトランジスタで構成されるフラッシュメ
モリでは、電源電圧を３．３Ｖにするとトランジスタの
能力が不足し、動作しない場合もある。電源電圧が規格
値と異なる場合には動かないことも多い。このように、
電源電圧の異なるシステム間では、フラッシュメモリを
移動させて、データの転送ができなくなる。このため、
応用分野に応じて５Ｖで動作するフラッシュメモリ、
３．３Ｖで動作するフラッシメモリ等、様々な電源仕様
のフラッシュメモリを用意しなければならないので、コ
ストが高くなってしまう。
設計されているトランジスタで構成されるフラッシュメ
モリでは、電源電圧を３．３Ｖにするとトランジスタの
能力が不足し、動作しない場合もある。電源電圧が規格
値と異なる場合には動かないことも多い。このように、
電源電圧の異なるシステム間では、フラッシュメモリを
移動させて、データの転送ができなくなる。このため、
応用分野に応じて５Ｖで動作するフラッシュメモリ、
３．３Ｖで動作するフラッシメモリ等、様々な電源仕様
のフラッシュメモリを用意しなければならないので、コ
ストが高くなってしまう。
【０００９】
【発明が解決しようとする課題】従来の半導体記憶装置
では応用分野によって異なる様々な電源仕様のものを用
意する必要があり、互換性がないという問題があった。
また、携帯機器等に用いた場合に電源仕様がその機器に
適合していないと、消費電力化が大きくなるという問題
があった。
では応用分野によって異なる様々な電源仕様のものを用
意する必要があり、互換性がないという問題があった。
また、携帯機器等に用いた場合に電源仕様がその機器に
適合していないと、消費電力化が大きくなるという問題
があった。
【００１０】本発明は、上記のような事情を考慮してな
されたもので、その目的は、様々な電源電圧のもとで動
作する半導体記憶装置を提供することにある。
されたもので、その目的は、様々な電源電圧のもとで動
作する半導体記憶装置を提供することにある。
【００１１】さらに本発明の他の目的は、消費電力の少
ない半導体記憶装置を提供することにある。
ない半導体記憶装置を提供することにある。
【００１２】
【課題を解決するための手段】請求項１に係る半導体装
置は、外部から供給される外部電源電圧の電圧レベルを
検出する電圧レベル検出回路と、上記電圧レベル検出回
路で電源電圧レベルが所定レベルよりも低いことが検出
されたときに、上記電源電圧よりも高い電圧レベルの第
１の電圧を発生する第１の電圧発生回路と、上記外部電
源電圧および上記第１の電圧が供給され、これら外部電
源電圧および第１の電圧に対応した高レベル電圧を有す
る駆動信号を発生する駆動信号発生回路と、上記駆動信
号によって駆動され、上記外部電源電圧よりも高い電圧
レベルの第２の電圧を発生する第２の電圧発生回路とを
具備したことを特徴とする半導体装置。
置は、外部から供給される外部電源電圧の電圧レベルを
検出する電圧レベル検出回路と、上記電圧レベル検出回
路で電源電圧レベルが所定レベルよりも低いことが検出
されたときに、上記電源電圧よりも高い電圧レベルの第
１の電圧を発生する第１の電圧発生回路と、上記外部電
源電圧および上記第１の電圧が供給され、これら外部電
源電圧および第１の電圧に対応した高レベル電圧を有す
る駆動信号を発生する駆動信号発生回路と、上記駆動信
号によって駆動され、上記外部電源電圧よりも高い電圧
レベルの第２の電圧を発生する第２の電圧発生回路とを
具備したことを特徴とする半導体装置。
【００１３】請求項２に係る半導体記憶装置は、データ
の書き込みが可能なメモリセルと、上記メモリセルにデ
ータの書き込みを行う書き込み回路と、外部から供給さ
れる第１の外部電源電圧の電圧レベルを検出する第１の
電圧レベル検出回路と、外部から供給される第２の外部
電源電圧の電圧レベルを検出する第２の電圧レベル検出
回路と、上記メモリセルにデータ書き込みを行う際に上
記メモリセルに印加する、上記第１の外部電源電圧より
も高電圧の書き込み電圧を発生する電圧発生回路と、上
記第１の電圧レベル検出回路で第１の外部電源電圧レベ
ルが第１の所定レベルよりも低くかつ上記第２の電圧レ
ベル検出回路で第２の外部電源電圧レベルが第２の所定
レベルよりも低いことが検出されたときは上記書き込み
回路による上記メモリセルへのデータ書き込みを禁止
し、上記第１の電圧レベル検出回路で第１の外部電源電
圧レベルが第１の所定レベルよりも高いことが検出され
たときは上記書き込み回路による上記メモリセルへのデ
ータ書き込みを可能にする書き込み禁止回路とを具備し
たことを特徴とする。
の書き込みが可能なメモリセルと、上記メモリセルにデ
ータの書き込みを行う書き込み回路と、外部から供給さ
れる第１の外部電源電圧の電圧レベルを検出する第１の
電圧レベル検出回路と、外部から供給される第２の外部
電源電圧の電圧レベルを検出する第２の電圧レベル検出
回路と、上記メモリセルにデータ書き込みを行う際に上
記メモリセルに印加する、上記第１の外部電源電圧より
も高電圧の書き込み電圧を発生する電圧発生回路と、上
記第１の電圧レベル検出回路で第１の外部電源電圧レベ
ルが第１の所定レベルよりも低くかつ上記第２の電圧レ
ベル検出回路で第２の外部電源電圧レベルが第２の所定
レベルよりも低いことが検出されたときは上記書き込み
回路による上記メモリセルへのデータ書き込みを禁止
し、上記第１の電圧レベル検出回路で第１の外部電源電
圧レベルが第１の所定レベルよりも高いことが検出され
たときは上記書き込み回路による上記メモリセルへのデ
ータ書き込みを可能にする書き込み禁止回路とを具備し
たことを特徴とする。
【００１４】請求項３に係る半導体記憶装置は、データ
の書き込み／消去が可能なメモリセルと、上記メモリセ
ルのデータを消去する消去回路と、外部から供給される
第１の外部電源電圧の電圧レベルを検出する第１の電圧
レベル検出回路と、外部から供給される第２の外部電源
電圧の電圧レベルを検出する第２の電圧レベル検出回路
と、上記メモリセルのデータ消去を行う際に上記メモリ
セルに印加する、上記第１の外部電源電圧よりも高電圧
の消去電圧を発生する電圧発生回路と、上記第１の電圧
レベル検出回路で第１の外部電源電圧レベルが第１の所
定レベルよりも低くかつ上記第２の電圧レベル検出回路
で第２の外部電源電圧レベルが第２の所定レベルよりも
低いことが検出されたときは上記消去回路による上記メ
モリセルへのデータ消去を禁止し、上記第１の電圧レベ
ル検出回路で第１の外部電源電圧レベルが第１の所定レ
ベルよりも高いことが検出されたときは上記消去回路に
よる上記メモリセルのデータ消去を可能にする消去禁止
回路とを具備したことを特徴とする。
の書き込み／消去が可能なメモリセルと、上記メモリセ
ルのデータを消去する消去回路と、外部から供給される
第１の外部電源電圧の電圧レベルを検出する第１の電圧
レベル検出回路と、外部から供給される第２の外部電源
電圧の電圧レベルを検出する第２の電圧レベル検出回路
と、上記メモリセルのデータ消去を行う際に上記メモリ
セルに印加する、上記第１の外部電源電圧よりも高電圧
の消去電圧を発生する電圧発生回路と、上記第１の電圧
レベル検出回路で第１の外部電源電圧レベルが第１の所
定レベルよりも低くかつ上記第２の電圧レベル検出回路
で第２の外部電源電圧レベルが第２の所定レベルよりも
低いことが検出されたときは上記消去回路による上記メ
モリセルへのデータ消去を禁止し、上記第１の電圧レベ
ル検出回路で第１の外部電源電圧レベルが第１の所定レ
ベルよりも高いことが検出されたときは上記消去回路に
よる上記メモリセルのデータ消去を可能にする消去禁止
回路とを具備したことを特徴とする。
【００１５】請求項４に係る不揮発性半導体記憶装置
は、複数の不揮発性メモリセルと、外部から供給される
外部電源電圧の電圧レベルを検出する電圧レベル検出回
路と、上記電圧レベル検出回路の電圧レベル検出結果に
応じて同時に書き込みを行う上記不揮発性メモリセルの
個数を変えて上記複数の不揮発性メモリセルへデータの
書き込みを行う書き込み回路とを具備したことを特徴と
する。
は、複数の不揮発性メモリセルと、外部から供給される
外部電源電圧の電圧レベルを検出する電圧レベル検出回
路と、上記電圧レベル検出回路の電圧レベル検出結果に
応じて同時に書き込みを行う上記不揮発性メモリセルの
個数を変えて上記複数の不揮発性メモリセルへデータの
書き込みを行う書き込み回路とを具備したことを特徴と
する。
【００１６】請求項５に係る不揮発性半導体記憶装置
は、複数の不揮発性メモリセルと、外部から供給される
外部電源電圧の電圧レベルを検出する電圧レベル検出回
路と、上記電圧レベル検出回路の電圧レベル検出結果に
応じて同時にデータ消去を行う上記不揮発性メモリセル
の個数を変えて上記複数の不揮発性メモリセルのデータ
消去を行う消去回路とを具備したことを特徴とする。
は、複数の不揮発性メモリセルと、外部から供給される
外部電源電圧の電圧レベルを検出する電圧レベル検出回
路と、上記電圧レベル検出回路の電圧レベル検出結果に
応じて同時にデータ消去を行う上記不揮発性メモリセル
の個数を変えて上記複数の不揮発性メモリセルのデータ
消去を行う消去回路とを具備したことを特徴とする。
【００１７】請求項６に係る不揮発性半導体記憶装置
は、不揮発性メモリセルと、外部から供給される外部電
源電圧の電圧レベルを検出する電圧レベル検出回路と、
上記不揮発性メモリセルへのデータ書き込み時に上記不
揮発性メモリセルに印加される書き込み電圧の値を上記
電圧レベル検出回路の電圧レベル検出結果に応じて制限
する書き込み電圧制限回路とを具備したことを特徴とす
る。
は、不揮発性メモリセルと、外部から供給される外部電
源電圧の電圧レベルを検出する電圧レベル検出回路と、
上記不揮発性メモリセルへのデータ書き込み時に上記不
揮発性メモリセルに印加される書き込み電圧の値を上記
電圧レベル検出回路の電圧レベル検出結果に応じて制限
する書き込み電圧制限回路とを具備したことを特徴とす
る。
【００１８】請求項７に係る不揮発性半導体記憶装置
は、不揮発性メモリセルと、外部から供給される外部電
源電圧の電圧レベルを検出する電圧レベル検出回路と、
上記不揮発性メモリセルのデータ消去時に上記不揮発性
メモリセルに印加される消去電圧の値を上記電圧レベル
検出回路の電圧レベル検出結果に応じて制限する消去電
圧制限回路とを具備したことを特徴とする。
は、不揮発性メモリセルと、外部から供給される外部電
源電圧の電圧レベルを検出する電圧レベル検出回路と、
上記不揮発性メモリセルのデータ消去時に上記不揮発性
メモリセルに印加される消去電圧の値を上記電圧レベル
検出回路の電圧レベル検出結果に応じて制限する消去電
圧制限回路とを具備したことを特徴とする。
【００１９】請求項８に係る半導体記憶装置は、メモリ
セルと、上記メモリセルの動作を制御する制御回路と、
外部から供給される外部電源電圧の電圧レベルを検出す
る電圧レベル検出回路と、上記電圧レベル検出回路で外
部電源電圧レベルが所定レベルよりも高いことが検出さ
れたときに、上記外部電源電圧よりも低い電圧レベルの
電源電圧を発生して上記制御回路の少なくとも一部に供
給する降圧回路とを具備したことを特徴とする。
セルと、上記メモリセルの動作を制御する制御回路と、
外部から供給される外部電源電圧の電圧レベルを検出す
る電圧レベル検出回路と、上記電圧レベル検出回路で外
部電源電圧レベルが所定レベルよりも高いことが検出さ
れたときに、上記外部電源電圧よりも低い電圧レベルの
電源電圧を発生して上記制御回路の少なくとも一部に供
給する降圧回路とを具備したことを特徴とする。
【００２０】請求項９に係る半導体記憶装置は、メモリ
セルと、上記メモリセルの動作を制御する制御回路と、
外部から供給される外部電源電圧の電圧レベルを検出す
る電圧レベル検出回路と、上記電圧レベル検出回路で外
部電源電圧レベルが所定レベルよりも低いことが検出さ
れたときに、上記外部電源電圧よりも高い電圧レベルの
電源電圧を発生して上記制御回路の少なくとも一部に供
給する昇圧回路とを具備したことを特徴とする。
セルと、上記メモリセルの動作を制御する制御回路と、
外部から供給される外部電源電圧の電圧レベルを検出す
る電圧レベル検出回路と、上記電圧レベル検出回路で外
部電源電圧レベルが所定レベルよりも低いことが検出さ
れたときに、上記外部電源電圧よりも高い電圧レベルの
電源電圧を発生して上記制御回路の少なくとも一部に供
給する昇圧回路とを具備したことを特徴とする。
【００２１】請求項１０に係る半導体記憶装置は、メモ
リセルと、外部から供給される外部電源電圧の電圧レベ
ルを検出する電圧レベル検出回路と、上記メモリセルに
記憶されているデータを読み出す読み出し回路と、上記
電圧レベル検出回路の電圧レベル検出結果に応じて外部
に対する電流供給能力が変更され、上記読み出し回路が
読み出したデータを外部へ出力する出力回路とを具備し
たことを特徴とする。請求項１１に係る半導体記憶装置
は、メモリセルと、上記メモリセルの動作を制御する制
御回路と、制御信号が入力される入力端子と、外部から
供給される外部電源電圧を受け、この外部電源電圧から
上記制御回路に供給する内部電源電圧を発生すると共に
この内部電源電圧の値を制御し、上記制御信号に基づい
て上記内部電源電圧を上記制御回路に供給するか否かの
制御を行う内部電源電圧制御回路とを具備したことを特
徴とする。
リセルと、外部から供給される外部電源電圧の電圧レベ
ルを検出する電圧レベル検出回路と、上記メモリセルに
記憶されているデータを読み出す読み出し回路と、上記
電圧レベル検出回路の電圧レベル検出結果に応じて外部
に対する電流供給能力が変更され、上記読み出し回路が
読み出したデータを外部へ出力する出力回路とを具備し
たことを特徴とする。請求項１１に係る半導体記憶装置
は、メモリセルと、上記メモリセルの動作を制御する制
御回路と、制御信号が入力される入力端子と、外部から
供給される外部電源電圧を受け、この外部電源電圧から
上記制御回路に供給する内部電源電圧を発生すると共に
この内部電源電圧の値を制御し、上記制御信号に基づい
て上記内部電源電圧を上記制御回路に供給するか否かの
制御を行う内部電源電圧制御回路とを具備したことを特
徴とする。
【００２２】本発明では、第１の高電圧発生回路と第２
の高電圧発生回路を備え、外部電源電圧が低いとき第１
の高電圧発生回路で発生させた高電圧を第２の高電圧発
生回路に供給して、外部電源電圧が低いときに高電圧が
発生できないことを防ぐ。
の高電圧発生回路を備え、外部電源電圧が低いとき第１
の高電圧発生回路で発生させた高電圧を第２の高電圧発
生回路に供給して、外部電源電圧が低いときに高電圧が
発生できないことを防ぐ。
【００２３】また、外部電源電圧が低いときに、書き込
み用の電圧が供給されたことを検出しないと書き込みを
禁止し、書き込み不良を防ぐ。
み用の電圧が供給されたことを検出しないと書き込みを
禁止し、書き込み不良を防ぐ。
【００２４】また、外部電源電圧が低いときに、消去用
の電圧が供給されたことを検出しないと消去を禁止し、
消去不良を防ぐ。
の電圧が供給されたことを検出しないと消去を禁止し、
消去不良を防ぐ。
【００２５】また、外部電源電圧に応じて同時に書き込
みを行うメモリセルの数を変え、外部電源電圧が低いと
きには同時に書き込みを行うメモリセルの数を減らし
て、消費電力を低減する。
みを行うメモリセルの数を変え、外部電源電圧が低いと
きには同時に書き込みを行うメモリセルの数を減らし
て、消費電力を低減する。
【００２６】また、外部電源電圧に応じて同時に消去す
るメモリセルの数を変え、外部電源電圧が低いときには
同時に消去するメモリセルの数を減らして、消費電力を
低減する。
るメモリセルの数を変え、外部電源電圧が低いときには
同時に消去するメモリセルの数を減らして、消費電力を
低減する。
【００２７】また、外部電源電圧に応じて書き込み電圧
の値を変え、外部電源電圧が低いときには書き込み電圧
を低くして、消費電力を低減する。
の値を変え、外部電源電圧が低いときには書き込み電圧
を低くして、消費電力を低減する。
【００２８】また、外部電源電圧に応じて消去電圧の値
を変え、外部電源電圧が低いときには消去電圧を低くし
て、消費電力を低減する。
を変え、外部電源電圧が低いときには消去電圧を低くし
て、消費電力を低減する。
【００２９】また、外部電源電圧が高いときは、降圧回
路によって降圧した電圧を他の回路に供給し、高い電源
電圧が印加されたときに回路を構成するトランジスタの
信頼性を確保する。
路によって降圧した電圧を他の回路に供給し、高い電源
電圧が印加されたときに回路を構成するトランジスタの
信頼性を確保する。
【００３０】また、外部電源電圧が低いときは、昇圧回
路によって昇圧された電圧を他の回路に供給し、低い電
源電圧による動作不良を防ぐ。
路によって昇圧された電圧を他の回路に供給し、低い電
源電圧による動作不良を防ぐ。
【００３１】また、外部電源電圧が高いときは、データ
を外部に出力する出力回路の電流供給能力を下げ、高い
電源電圧時に出力回路で消費される電力の無駄を防ぐ。
を外部に出力する出力回路の電流供給能力を下げ、高い
電源電圧時に出力回路で消費される電力の無駄を防ぐ。
【００３２】また、内部電源を制御する回路とその内部
電源を内部回路に供給するか否かを外部から制御できる
ようにし、システムが長い待機状態になったとき内部電
源の供給を止め、スタンバイ電力を低減する。
電源を内部回路に供給するか否かを外部から制御できる
ようにし、システムが長い待機状態になったとき内部電
源の供給を止め、スタンバイ電力を低減する。
【００３３】これらによって複数の電源電圧下で動作す
る半導体記憶装置を実現することができる。また、消費
電力の少ない半導体記憶装置を実現することができる。
る半導体記憶装置を実現することができる。また、消費
電力の少ない半導体記憶装置を実現することができる。
【００３４】
【発明の実施の形態】以下、本発明を実施の形態により
説明する。
説明する。
【００３５】図１は、本発明に係るフラッシュメモリの
全体の構成を示すブロック図である。なお、ここでは図
面を簡略化するために特徴的な回路のみを示している。
従って、ここに示した回路や端子の他に、ここに示した
各回路を制御するための制御信号あるいは電圧を発生す
る回路や制御信号入力端子、アドレス信号入力端子等が
あるが、それらは全て図示を省略している。
全体の構成を示すブロック図である。なお、ここでは図
面を簡略化するために特徴的な回路のみを示している。
従って、ここに示した回路や端子の他に、ここに示した
各回路を制御するための制御信号あるいは電圧を発生す
る回路や制御信号入力端子、アドレス信号入力端子等が
あるが、それらは全て図示を省略している。
【００３６】複数のフラッシュメモリセルＭは、マトリ
クス状に配置されてメモリセルアレイ１を構成してい
る。上記各メモリセルＭの制御ゲートは、複数のワード
線ＷＬ（図ではワード線ＷＬ０、ＷＬ１の２本のみ示し
ている）のうちの１つに接続されており、ドレインは複
数のビット線ＢＬ（図ではビット線ＢＬ０〜ＢＬ３の４
本のみ示している）のうちの１つに接続されており、ソ
ースはソース線ＳＲＣ（図ではソース線ＳＲＣ０、ＳＲ
Ｃ１の２本のみ示している）のうちの１つに接続されて
いる。
クス状に配置されてメモリセルアレイ１を構成してい
る。上記各メモリセルＭの制御ゲートは、複数のワード
線ＷＬ（図ではワード線ＷＬ０、ＷＬ１の２本のみ示し
ている）のうちの１つに接続されており、ドレインは複
数のビット線ＢＬ（図ではビット線ＢＬ０〜ＢＬ３の４
本のみ示している）のうちの１つに接続されており、ソ
ースはソース線ＳＲＣ（図ではソース線ＳＲＣ０、ＳＲ
Ｃ１の２本のみ示している）のうちの１つに接続されて
いる。
【００３７】上記メモリセルアレイ１には、選択された
メモリセルＭのデータを読み出すために読み出し回路２
が接続されている。この読み出し回路２によって読み出
されたデータは、データ入出力回路３を介してデータ入
出力端子４に出力されチップ外部に伝えられる。さらに
上記メモリセルアレイ１には、選択されたメモリセルＭ
のデータの書き込み／消去を行うために書き込み回路５
および消去回路６が接続されている。また、書き込み回
路５で書き込みに使用されるあるいは消去回路６で消去
に使用される高電圧Ｖｐｐを発生するためのＶｐｐ発生
回路７と、このＶｐｐ発生回路７を駆動するＶｐｐ駆動
回路８と、高電圧Ｖｐｐの電圧を制御するＶｐｐリミッ
タ９が設けられている。
メモリセルＭのデータを読み出すために読み出し回路２
が接続されている。この読み出し回路２によって読み出
されたデータは、データ入出力回路３を介してデータ入
出力端子４に出力されチップ外部に伝えられる。さらに
上記メモリセルアレイ１には、選択されたメモリセルＭ
のデータの書き込み／消去を行うために書き込み回路５
および消去回路６が接続されている。また、書き込み回
路５で書き込みに使用されるあるいは消去回路６で消去
に使用される高電圧Ｖｐｐを発生するためのＶｐｐ発生
回路７と、このＶｐｐ発生回路７を駆動するＶｐｐ駆動
回路８と、高電圧Ｖｐｐの電圧を制御するＶｐｐリミッ
タ９が設けられている。
【００３８】さらに、外部から供給される電源電圧Ｖｄ
ｄの値が低いときに上記Ｖｐｐ駆動回路８に電圧Ｖｈを
供給するためのＶｈ発生回路１０、電圧Ｖｈの値を制御
するＶｈリミッタ１１及びＶｈ発生回路を駆動するＶｈ
駆動回路１２が設けられている。
ｄの値が低いときに上記Ｖｐｐ駆動回路８に電圧Ｖｈを
供給するためのＶｈ発生回路１０、電圧Ｖｈの値を制御
するＶｈリミッタ１１及びＶｈ発生回路を駆動するＶｈ
駆動回路１２が設けられている。
【００３９】１３は上記外部電源電圧Ｖｄｄの入力端子
であり、この入力端子１３に入力された外部電源電圧Ｖ
ｄｄの電圧レベルは、Ｖｄｄレベル検出回路１４によっ
て検出される。そして、外部電源電圧Ｖｄｄの電圧レベ
ルが比較的高い時、上記Ｖｄｄレベル検出回路１４から
の一方の出力信号ＨＬは“Ｈ”となり、電源電圧Ｖｄｄ
の電圧レベルが比較的低い時には、上記Ｖｄｄレベル検
出回路１４からの他方の出力信号ＬＬは“Ｈ”となる。
であり、この入力端子１３に入力された外部電源電圧Ｖ
ｄｄの電圧レベルは、Ｖｄｄレベル検出回路１４によっ
て検出される。そして、外部電源電圧Ｖｄｄの電圧レベ
ルが比較的高い時、上記Ｖｄｄレベル検出回路１４から
の一方の出力信号ＨＬは“Ｈ”となり、電源電圧Ｖｄｄ
の電圧レベルが比較的低い時には、上記Ｖｄｄレベル検
出回路１４からの他方の出力信号ＬＬは“Ｈ”となる。
【００４０】また、上記入力端子１３に入力された外部
電源電圧Ｖｄｄは降圧回路１５に供給される。この降圧
回路１５は、電源電圧Ｖｄｄから降圧された内部電源電
圧Ｖｃｃを発生する回路である。そして、降圧回路制御
端子１６に入力される制御信号に応じて、上記降圧回路
１５は、電源電圧Ｖｃｃを内部回路（例えば、書き込み
回路５、消去回路６及び読み出し回路２等）に供給した
り、その供給を停止したりする。なお、上記降圧回路制
御端子１６に入力される制御信号は、Ｖｄｄレベル検出
回路１４にも供給される。
電源電圧Ｖｄｄは降圧回路１５に供給される。この降圧
回路１５は、電源電圧Ｖｄｄから降圧された内部電源電
圧Ｖｃｃを発生する回路である。そして、降圧回路制御
端子１６に入力される制御信号に応じて、上記降圧回路
１５は、電源電圧Ｖｃｃを内部回路（例えば、書き込み
回路５、消去回路６及び読み出し回路２等）に供給した
り、その供給を停止したりする。なお、上記降圧回路制
御端子１６に入力される制御信号は、Ｖｄｄレベル検出
回路１４にも供給される。
【００４１】図２は、図１中のメモリセルアレイ１内に
設けられている複数の各メモリセルＭの素子断面構造を
示している。ｐ型半導体基板３０表面にはｎ型拡散層３
１がドレインおよびソースとして形成される。これらド
レインとソースの間のチャネル領域上に絶縁膜３２が形
成されその上に浮遊ゲート３３が形成される。さらに浮
遊ゲート３３上に絶縁膜３４と制御ゲート３５が積層形
成される。チャネル領域には、必要に応じて、中性しき
い値（浮遊ゲート中の電荷が０の場合のしきい値）を制
御するために適宜、不純物が追加導入される。なお、図
２中の各電圧ＶＳＵＢ、ＶＢＬ、ＶＳＲＣ、ＶＷＬはそ
れぞれ基板、ビット線、ソース線、ワード線の電圧であ
り、それぞれ基板、ビット線、ソース線、ワード線に接
続されている。
設けられている複数の各メモリセルＭの素子断面構造を
示している。ｐ型半導体基板３０表面にはｎ型拡散層３
１がドレインおよびソースとして形成される。これらド
レインとソースの間のチャネル領域上に絶縁膜３２が形
成されその上に浮遊ゲート３３が形成される。さらに浮
遊ゲート３３上に絶縁膜３４と制御ゲート３５が積層形
成される。チャネル領域には、必要に応じて、中性しき
い値（浮遊ゲート中の電荷が０の場合のしきい値）を制
御するために適宜、不純物が追加導入される。なお、図
２中の各電圧ＶＳＵＢ、ＶＢＬ、ＶＳＲＣ、ＶＷＬはそ
れぞれ基板、ビット線、ソース線、ワード線の電圧であ
り、それぞれ基板、ビット線、ソース線、ワード線に接
続されている。
【００４２】図２のような構造のメモリセルにおいて、
例えばソース線を１０Ｖ、基板を０Ｖ、ビット線をフロ
ーティング状態、ワード線を−５Ｖとすることによっ
て、データ消去が行われる。この消去によって浮遊ゲー
トの電位が正の方向にシフトし、メモリセルのしきい値
が下がる。消去状態は、記憶データ“１”の状態と同じ
である。また、例えばソース線を０Ｖ、基板を０Ｖ、ビ
ット線を６Ｖ、ワード線を１０Ｖとすることによって、
データ“０”の書き込みが行われる。この“０”書き込
みによって浮遊ゲートの電位が負の方向にシフトし、メ
モリセルのしきい値が上がる。そして、例えばワード線
を４Ｖ、基板を０Ｖ、ソースを０Ｖにしたときに、ドレ
インからソースに電流が流れればデータは“１”、流れ
なければデータは“０”として読み出される。この読み
出しは図１中の読み出し回路２によって行われる。
例えばソース線を１０Ｖ、基板を０Ｖ、ビット線をフロ
ーティング状態、ワード線を−５Ｖとすることによっ
て、データ消去が行われる。この消去によって浮遊ゲー
トの電位が正の方向にシフトし、メモリセルのしきい値
が下がる。消去状態は、記憶データ“１”の状態と同じ
である。また、例えばソース線を０Ｖ、基板を０Ｖ、ビ
ット線を６Ｖ、ワード線を１０Ｖとすることによって、
データ“０”の書き込みが行われる。この“０”書き込
みによって浮遊ゲートの電位が負の方向にシフトし、メ
モリセルのしきい値が上がる。そして、例えばワード線
を４Ｖ、基板を０Ｖ、ソースを０Ｖにしたときに、ドレ
インからソースに電流が流れればデータは“１”、流れ
なければデータは“０”として読み出される。この読み
出しは図１中の読み出し回路２によって行われる。
【００４３】図３は、図１に示される読み出し回路２、
データ入出力回路３及びデータ入出力端子４の一部回路
の構成を具体的に示している。図１ではデータ入出力端
子４は１つしか示さなかったが、図３ではデータ入出力
端子４が複数ある場合の例であり、その１つが第１デー
タ入出力端子４−１として示してある。
データ入出力回路３及びデータ入出力端子４の一部回路
の構成を具体的に示している。図１ではデータ入出力端
子４は１つしか示さなかったが、図３ではデータ入出力
端子４が複数ある場合の例であり、その１つが第１デー
タ入出力端子４−１として示してある。
【００４４】読み出し回路２の一部は、ｎチャネルＭＯ
ＳトランジスタＱｎ１、Ｑｎ２、ｐチャネルＭＯＳトラ
ンジスタＱｐ１、Ｑｐ２及びＮＡＮＤ論理ゲートＧ１で
構成されている。すなわち、ＮＡＮＤ論理ゲートＧ１の
一方入力端子には信号ＳＥＮＳＥが供給される。また、
前記降圧回路１５で降圧された内部電源電圧Ｖｃｃの供
給ノードと上記ＮＡＮＤ論理ゲートＧ１の他方入力端子
との間には、上記トランジスタＱｐ１、Ｑｐ２のソー
ス、ドレイン間が直列に挿入されている。上記トランジ
スタＱｐ１のゲートには信号ＳＥＮＳＥＢ（信号ＳＥＮ
ＳＥの反転信号）が供給される。また、上記トランジス
タＱｐ２のゲートはＮＡＮＤ論理ゲートＧ１の他方入力
端子に接続されている。また、上記ＮＡＮＤ論理ゲート
回路Ｇ１の他方入力端子とビット線ＢＬ０、ＢＬ１との
間には上記トランジスタＱｎ１、Ｑｎ２の各ソース、ド
レイン間が並列に挿入されている。上記トランジスタＱ
ｎ１のゲートにはカラムアドレス信号Ａ０Ｒが、トラン
ジスタＱｎ２のゲートにはカラムアドレス信号Ａ１Ｒが
それぞれ供給される。
ＳトランジスタＱｎ１、Ｑｎ２、ｐチャネルＭＯＳトラ
ンジスタＱｐ１、Ｑｐ２及びＮＡＮＤ論理ゲートＧ１で
構成されている。すなわち、ＮＡＮＤ論理ゲートＧ１の
一方入力端子には信号ＳＥＮＳＥが供給される。また、
前記降圧回路１５で降圧された内部電源電圧Ｖｃｃの供
給ノードと上記ＮＡＮＤ論理ゲートＧ１の他方入力端子
との間には、上記トランジスタＱｐ１、Ｑｐ２のソー
ス、ドレイン間が直列に挿入されている。上記トランジ
スタＱｐ１のゲートには信号ＳＥＮＳＥＢ（信号ＳＥＮ
ＳＥの反転信号）が供給される。また、上記トランジス
タＱｐ２のゲートはＮＡＮＤ論理ゲートＧ１の他方入力
端子に接続されている。また、上記ＮＡＮＤ論理ゲート
回路Ｇ１の他方入力端子とビット線ＢＬ０、ＢＬ１との
間には上記トランジスタＱｎ１、Ｑｎ２の各ソース、ド
レイン間が並列に挿入されている。上記トランジスタＱ
ｎ１のゲートにはカラムアドレス信号Ａ０Ｒが、トラン
ジスタＱｎ２のゲートにはカラムアドレス信号Ａ１Ｒが
それぞれ供給される。
【００４５】このような構成の読み出し回路において、
信号ＳＥＮＳＥＢが“Ｌ”になり、トランジスタＱｐ１
がオンすると、カラムアドレス信号Ａ０ＲとＡ１Ｒで選
択されたビット線ＢＬにデータ読み出しのための電流が
供給される。このとき選択されたワード線ＷＬには４Ｖ
が印加されている。非選択のワード線ＷＬは０Ｖであ
る。選択されたメモリセルＭのデータが“１”であれ
ば、選択されたメモリセルＭには電流が流れ、トランジ
スタＱｐ２のドレイン電圧は低下する。信号ＳＥＮＳＥ
が“Ｈ”になると、このドレイン電圧はセンスされ、Ｎ
ＡＮＤ論理ゲート回路Ｇ１の出力は“Ｈ”となる。選択
されたメモリセルＭのデータが“０”であれば、選択さ
れたメモリセルＭには電流が流れず、トランジスタＱｐ
２のドレイン電圧は高い。信号ＳＥＮＳＥが“Ｈ”でこ
のドレイン電圧はセンスされ、ＮＡＮＤ論理ゲート回路
Ｇ１の出力は“Ｌ”となる。
信号ＳＥＮＳＥＢが“Ｌ”になり、トランジスタＱｐ１
がオンすると、カラムアドレス信号Ａ０ＲとＡ１Ｒで選
択されたビット線ＢＬにデータ読み出しのための電流が
供給される。このとき選択されたワード線ＷＬには４Ｖ
が印加されている。非選択のワード線ＷＬは０Ｖであ
る。選択されたメモリセルＭのデータが“１”であれ
ば、選択されたメモリセルＭには電流が流れ、トランジ
スタＱｐ２のドレイン電圧は低下する。信号ＳＥＮＳＥ
が“Ｈ”になると、このドレイン電圧はセンスされ、Ｎ
ＡＮＤ論理ゲート回路Ｇ１の出力は“Ｈ”となる。選択
されたメモリセルＭのデータが“０”であれば、選択さ
れたメモリセルＭには電流が流れず、トランジスタＱｐ
２のドレイン電圧は高い。信号ＳＥＮＳＥが“Ｈ”でこ
のドレイン電圧はセンスされ、ＮＡＮＤ論理ゲート回路
Ｇ１の出力は“Ｌ”となる。
【００４６】データ入出力回路３の一部は、インバータ
Ｉ１、Ｉ２、Ｉ３、ＮＡＮＤ論理ゲート回路Ｇ２、Ｇ
４、ＮＯＲ論理ゲート回路Ｇ３、Ｇ５、書き込みや消去
時に用いられる高電圧および電源電圧Ｖｄｄに耐えうる
高耐圧ｐチャネルＭＯＳトランジスタＱｈｐ１〜Ｑｈｐ
６、高耐圧ｎチャネルＭＯＳトランジスタＱｈｎ１〜Ｑ
ｈｎ６で構成されている。すなわち、ＮＡＮＤ論理ゲー
ト回路Ｇ２には、読み出し回路２内のＮＡＮＤ論理ゲー
ト回路Ｇ１の出力と制御信号ＤＯＥが供給される。ＮＯ
Ｒ論理ゲート回路Ｇ３には、読み出し回路２内のＮＡＮ
Ｄ論理ゲート回路Ｇ１の出力と制御信号ＤＯＥＢが供給
される。また、ＮＡＮＤ論理ゲート回路Ｇ２の出力はイ
ンバータＩ２で反転される。
Ｉ１、Ｉ２、Ｉ３、ＮＡＮＤ論理ゲート回路Ｇ２、Ｇ
４、ＮＯＲ論理ゲート回路Ｇ３、Ｇ５、書き込みや消去
時に用いられる高電圧および電源電圧Ｖｄｄに耐えうる
高耐圧ｐチャネルＭＯＳトランジスタＱｈｐ１〜Ｑｈｐ
６、高耐圧ｎチャネルＭＯＳトランジスタＱｈｎ１〜Ｑ
ｈｎ６で構成されている。すなわち、ＮＡＮＤ論理ゲー
ト回路Ｇ２には、読み出し回路２内のＮＡＮＤ論理ゲー
ト回路Ｇ１の出力と制御信号ＤＯＥが供給される。ＮＯ
Ｒ論理ゲート回路Ｇ３には、読み出し回路２内のＮＡＮ
Ｄ論理ゲート回路Ｇ１の出力と制御信号ＤＯＥＢが供給
される。また、ＮＡＮＤ論理ゲート回路Ｇ２の出力はイ
ンバータＩ２で反転される。
【００４７】前記Ｖｄｄレベル検出回路１４からの一方
の出力信号ＨＬはインバータＩ１を介してＮＡＮＤ論理
ゲート回路Ｇ４に供給されると共にＮＯＲ論理ゲート回
路Ｇ３に供給される。上記ＮＡＮＤ論理ゲート回路Ｇ４
にはまた、読み出し回路２内のＮＡＮＤ論理ゲート回路
Ｇ１の出力と制御信号ＤＯＥが供給される。また、上記
ＮＯＲ論理ゲート回路Ｇ５には、読み出し回路２内のＮ
ＡＮＤ論理ゲート回路Ｇ１の出力と制御信号ＤＯＥＢ
（制御信号ＤＯＥの反転信号）が供給される。また、Ｎ
ＡＮＤ論理ゲート回路Ｇ４の出力はインバータＩ３で反
転される。
の出力信号ＨＬはインバータＩ１を介してＮＡＮＤ論理
ゲート回路Ｇ４に供給されると共にＮＯＲ論理ゲート回
路Ｇ３に供給される。上記ＮＡＮＤ論理ゲート回路Ｇ４
にはまた、読み出し回路２内のＮＡＮＤ論理ゲート回路
Ｇ１の出力と制御信号ＤＯＥが供給される。また、上記
ＮＯＲ論理ゲート回路Ｇ５には、読み出し回路２内のＮ
ＡＮＤ論理ゲート回路Ｇ１の出力と制御信号ＤＯＥＢ
（制御信号ＤＯＥの反転信号）が供給される。また、Ｎ
ＡＮＤ論理ゲート回路Ｇ４の出力はインバータＩ３で反
転される。
【００４８】上記高耐圧ｐチャネルＭＯＳトランジスタ
Ｑｈｐ１、Ｑｈｐ２と高耐圧ｎチャネルＭＯＳトランジ
スタＱｈｎ１、Ｑｈｎ２及びｐチャネルＭＯＳトランジ
スタＱｈｐ３、Ｑｈｐ４と高耐圧ｎチャネルＭＯＳトラ
ンジスタＱｈｎ３、Ｑｈｎ４とはそれぞれ、上記ＮＡＮ
Ｄ論理ゲート回路Ｇ２、Ｇ４から出力されるＶｃｃ系の
出力信号をＶｄｄ系の信号にレベル変換するレベル変換
回路４１−１、４１−２を構成している。例えばＮＡＮ
Ｄ論理ゲート回路Ｇ２の出力信号をレベル変換するレベ
ル変換回路４１−１では、外部電源電圧Ｖｄｄの供給ノ
ードと接地電圧のノードとの間にはトランジスタＱｈｐ
１、Ｑｈｎ１のソース、ドレイン間が直列に挿入され、
同様にＶｄｄの供給ノードと接地電圧のノードとの間に
はトランジスタＱｈｐ２、Ｑｈｎ２のソース、ドレイン
間が直列に挿入されている。そして、トランジスタＱｈ
ｐ１のゲートはトランジスタＱｈｐ２、Ｑｈｎ２のドレ
イン共通接続ノードに接続され、トランジスタＱｈｐ２
のゲートはトランジスタＱｈｐ１、Ｑｈｎ１のドレイン
共通接続ノードに接続され、トランジスタＱｈｎ１のゲ
ートには上記ＮＡＮＤ論理ゲート回路Ｇ２の出力信号
が、トランジスタＱｈｎ２のゲートには上記インバータ
Ｉ２の出力信号がそれぞれ供給される。
Ｑｈｐ１、Ｑｈｐ２と高耐圧ｎチャネルＭＯＳトランジ
スタＱｈｎ１、Ｑｈｎ２及びｐチャネルＭＯＳトランジ
スタＱｈｐ３、Ｑｈｐ４と高耐圧ｎチャネルＭＯＳトラ
ンジスタＱｈｎ３、Ｑｈｎ４とはそれぞれ、上記ＮＡＮ
Ｄ論理ゲート回路Ｇ２、Ｇ４から出力されるＶｃｃ系の
出力信号をＶｄｄ系の信号にレベル変換するレベル変換
回路４１−１、４１−２を構成している。例えばＮＡＮ
Ｄ論理ゲート回路Ｇ２の出力信号をレベル変換するレベ
ル変換回路４１−１では、外部電源電圧Ｖｄｄの供給ノ
ードと接地電圧のノードとの間にはトランジスタＱｈｐ
１、Ｑｈｎ１のソース、ドレイン間が直列に挿入され、
同様にＶｄｄの供給ノードと接地電圧のノードとの間に
はトランジスタＱｈｐ２、Ｑｈｎ２のソース、ドレイン
間が直列に挿入されている。そして、トランジスタＱｈ
ｐ１のゲートはトランジスタＱｈｐ２、Ｑｈｎ２のドレ
イン共通接続ノードに接続され、トランジスタＱｈｐ２
のゲートはトランジスタＱｈｐ１、Ｑｈｎ１のドレイン
共通接続ノードに接続され、トランジスタＱｈｎ１のゲ
ートには上記ＮＡＮＤ論理ゲート回路Ｇ２の出力信号
が、トランジスタＱｈｎ２のゲートには上記インバータ
Ｉ２の出力信号がそれぞれ供給される。
【００４９】他方のレベル変換回路４１−２も一方のレ
ベル変換回路４１−１と同様に構成されており、トラン
ジスタＱｈｐ３、Ｑｈｐ４がＱｈｐ１、Ｑｈｐ２に、ト
ランジスタＱｈｎ３、Ｑｈｎ４がＱｈｎ１、Ｑｈｎ２に
それぞれ対応している。
ベル変換回路４１−１と同様に構成されており、トラン
ジスタＱｈｐ３、Ｑｈｐ４がＱｈｐ１、Ｑｈｐ２に、ト
ランジスタＱｈｎ３、Ｑｈｎ４がＱｈｎ１、Ｑｈｎ２に
それぞれ対応している。
【００５０】上記トランジスタＱｈｐ５とＱｈｎ５及び
トランジスタＱｈｐ６とＱｈｎ６はそれぞれ、前記第１
データ入出力端子４−１から読み出しデータを出力する
際の出力トランジスタとして使用されている。すなわ
ち、トランジスタＱｈｐ５のソース、ドレイン間はＶｄ
ｄの供給ノードと第１データ入出力端子４−１との間に
挿入されており、そのゲートには上記レベル変換回路４
１−１からの出力信号（トランジスタＱｈｐ２、Ｑｈｎ
２のドレイン共通接続ノードの信号）が供給される。ト
ランジスタＱｈｎ５のソース、ドレイン間は第１データ
入出力端子４−１と接地電圧の供給ノードとの間に挿入
されており、そのゲートには先のＮＯＲ論理ゲート回路
Ｇ３の出力信号が供給される。トランジスタＱｈｐ６の
ソース、ドレイン間はＶｄｄの供給ノードと第１データ
入出力端子４−１との間に挿入されており、そのゲート
には上記レベル変換回路４１−２からの出力信号（トラ
ンジスタＱｈｐ４、Ｑｈｎ４のドレイン共通接続ノード
の信号）が供給される。トランジスタＱｈｎ６のソー
ス、ドレイン間は第１データ入出力端子４−１と接地電
圧の供給ノードとの間に挿入されており、そのゲートに
は先のＮＯＲ論理ゲート回路Ｇ５の出力信号が供給され
る。
トランジスタＱｈｐ６とＱｈｎ６はそれぞれ、前記第１
データ入出力端子４−１から読み出しデータを出力する
際の出力トランジスタとして使用されている。すなわ
ち、トランジスタＱｈｐ５のソース、ドレイン間はＶｄ
ｄの供給ノードと第１データ入出力端子４−１との間に
挿入されており、そのゲートには上記レベル変換回路４
１−１からの出力信号（トランジスタＱｈｐ２、Ｑｈｎ
２のドレイン共通接続ノードの信号）が供給される。ト
ランジスタＱｈｎ５のソース、ドレイン間は第１データ
入出力端子４−１と接地電圧の供給ノードとの間に挿入
されており、そのゲートには先のＮＯＲ論理ゲート回路
Ｇ３の出力信号が供給される。トランジスタＱｈｐ６の
ソース、ドレイン間はＶｄｄの供給ノードと第１データ
入出力端子４−１との間に挿入されており、そのゲート
には上記レベル変換回路４１−２からの出力信号（トラ
ンジスタＱｈｐ４、Ｑｈｎ４のドレイン共通接続ノード
の信号）が供給される。トランジスタＱｈｎ６のソー
ス、ドレイン間は第１データ入出力端子４−１と接地電
圧の供給ノードとの間に挿入されており、そのゲートに
は先のＮＯＲ論理ゲート回路Ｇ５の出力信号が供給され
る。
【００５１】このような構成のデータ入出力回路におい
て、制御信号ＤＯＥが“Ｈ”、ＤＯＥＢが“Ｌ”で、読
み出し回路２から読み出されたメモリセルＭのデータが
第１データ入出力端子４−１に出力される。外部電源電
圧Ｖｄｄが比較的高い時は、制御信号ＨＬが“Ｈ”なの
で、データは高耐圧ｎチャネルＭＯＳトランジスタＱｈ
ｎ５と高耐圧ｐチャネルＭＯＳトランジスタＱｈｐ５の
みを用いて出力される。電源電圧Ｖｄｄが比較的低い時
は、制御信号ＨＬが“Ｌ”なので、データは高耐圧ｎチ
ャネルＭＯＳトランジスタＱｈｎ５、Ｑｈｎ６と高耐圧
ｐチャネルＭＯＳトランジスタＱｈｐ５、Ｑｈｐ６の両
方を用いて出力される。
て、制御信号ＤＯＥが“Ｈ”、ＤＯＥＢが“Ｌ”で、読
み出し回路２から読み出されたメモリセルＭのデータが
第１データ入出力端子４−１に出力される。外部電源電
圧Ｖｄｄが比較的高い時は、制御信号ＨＬが“Ｈ”なの
で、データは高耐圧ｎチャネルＭＯＳトランジスタＱｈ
ｎ５と高耐圧ｐチャネルＭＯＳトランジスタＱｈｐ５の
みを用いて出力される。電源電圧Ｖｄｄが比較的低い時
は、制御信号ＨＬが“Ｌ”なので、データは高耐圧ｎチ
ャネルＭＯＳトランジスタＱｈｎ５、Ｑｈｎ６と高耐圧
ｐチャネルＭＯＳトランジスタＱｈｐ５、Ｑｈｐ６の両
方を用いて出力される。
【００５２】すなわち、外部電源電圧Ｖｄｄが比較的高
いときは、データを出力するためのトランジスタの数を
少なくし、電流供給能力を低下させて、消費電力の増大
を防いでいる。電流供給能力を低下させても外部電源電
圧Ｖｄｄが高いので、正味の電流供給は十分確保される
ように、高耐圧ｎチャネルＭＯＳトランジスタＱｈｎ
５、Ｑｈｎ６と高耐圧ｐチャネルＭＯＳトランジスタＱ
ｈｐ５，Ｑｈｐ６の寸法が設定されている。なお、図３
中、破線で囲まれた領域内に存在しているインバータＩ
１、Ｉ２、Ｉ３、ＮＡＮＤ論理ゲート回路Ｇ２、Ｇ４、
ＮＯＲ論理ゲート回路Ｇ３、Ｇ５には降圧回路１７で降
圧された内部電源電圧Ｖｃｃが電源として供給されてい
る。
いときは、データを出力するためのトランジスタの数を
少なくし、電流供給能力を低下させて、消費電力の増大
を防いでいる。電流供給能力を低下させても外部電源電
圧Ｖｄｄが高いので、正味の電流供給は十分確保される
ように、高耐圧ｎチャネルＭＯＳトランジスタＱｈｎ
５、Ｑｈｎ６と高耐圧ｐチャネルＭＯＳトランジスタＱ
ｈｐ５，Ｑｈｐ６の寸法が設定されている。なお、図３
中、破線で囲まれた領域内に存在しているインバータＩ
１、Ｉ２、Ｉ３、ＮＡＮＤ論理ゲート回路Ｇ２、Ｇ４、
ＮＯＲ論理ゲート回路Ｇ３、Ｇ５には降圧回路１７で降
圧された内部電源電圧Ｖｃｃが電源として供給されてい
る。
【００５３】図３に示したデータ入出力回路は２本のビ
ット線ＢＬ０とＢＬ１に対応するものであり、残り２本
のビット線ＢＬ２とＢＬ３に対応するデータ入出力回路
の構成が図４に示されている。図４では、第２データ入
出力端子４−２から読み出しデータが出力される。な
お、図３と図４で対応する箇所には同じ符号を付してそ
の説明は省略する。
ット線ＢＬ０とＢＬ１に対応するものであり、残り２本
のビット線ＢＬ２とＢＬ３に対応するデータ入出力回路
の構成が図４に示されている。図４では、第２データ入
出力端子４−２から読み出しデータが出力される。な
お、図３と図４で対応する箇所には同じ符号を付してそ
の説明は省略する。
【００５４】図５は、データ読み出しの動作を示すタイ
ミングチャートである。カラムアドレス信号Ａ０ＲとＡ
１Ｒが確定して、制御信号ＳＥＮＳＥが“Ｈ”、ＳＥＮ
ＳＥＢが“Ｌ”になると、選択されたビット線ＢＬに接
続されたメモリセルＭのデータが読み出される。また、
制御信号ＤＯＥが“Ｈ”、ＤＯＥＢが“Ｌ”となって、
読み出しデータが第１、第２データ入出力端子４−１、
４−２から出力される。なお、ここでは示してないが、
選択されたワード線ＷＬはカラムアドレス信号と同期し
て４Ｖにされる。
ミングチャートである。カラムアドレス信号Ａ０ＲとＡ
１Ｒが確定して、制御信号ＳＥＮＳＥが“Ｈ”、ＳＥＮ
ＳＥＢが“Ｌ”になると、選択されたビット線ＢＬに接
続されたメモリセルＭのデータが読み出される。また、
制御信号ＤＯＥが“Ｈ”、ＤＯＥＢが“Ｌ”となって、
読み出しデータが第１、第２データ入出力端子４−１、
４−２から出力される。なお、ここでは示してないが、
選択されたワード線ＷＬはカラムアドレス信号と同期し
て４Ｖにされる。
【００５５】図６は、図１に示される書き込み回路５と
データ入出力回路３とデータ入出力端子４の一部回路の
具体的な回路構成を示している。図１ではデータ入出力
端子４は１つしか示していないが、図６ではデータ入出
力端子４が複数ある場合を示しており、その１つが第１
データ入出力端子４−１として示してある。
データ入出力回路３とデータ入出力端子４の一部回路の
具体的な回路構成を示している。図１ではデータ入出力
端子４は１つしか示していないが、図６ではデータ入出
力端子４が複数ある場合を示しており、その１つが第１
データ入出力端子４−１として示してある。
【００５６】書き込み回路５の一部は、高耐圧ｎチャネ
ルＭＯＳトランジスタＱｈｎ１１〜Ｑｈｎ１７、高耐圧
ｐチャネルＭＯＳトランジスタＱｈｐ１１〜Ｑｈｐ１
４、ＮＡＮＤ論理ゲート回路Ｇ６、インバータＩ５、Ｉ
６、Ｉ７で構成されている。
ルＭＯＳトランジスタＱｈｎ１１〜Ｑｈｎ１７、高耐圧
ｐチャネルＭＯＳトランジスタＱｈｐ１１〜Ｑｈｐ１
４、ＮＡＮＤ論理ゲート回路Ｇ６、インバータＩ５、Ｉ
６、Ｉ７で構成されている。
【００５７】すなわち、前記内部電源電圧Ｖｃｃの供給
ノードと内部ノード４２との間にはトランジスタＱｈｐ
１１、Ｑｈｐ１２のソース、ドレイン間が直列に挿入さ
れている。また、上記内部ノード４２と接地電圧のノー
ドとの間にはトランジスタＱｈｎ１１、Ｑｈｎ１２のソ
ース、ドレイン間が直列に挿入されている。そして、上
記トランジスタＱｈｐ１１のゲートにはラッチ制御信号
ＬＡＴＣＨＢ（信号ＬＡＴＣＨの反転信号）が、トラン
ジスタＱｈｎ１２のゲートにはラッチ制御信号ＬＡＴＣ
Ｈがそれぞれ供給され、トランジスタＱｈｐ１２、Ｑｈ
ｎ１１の各ゲートには、前記データ入出力回路３から出
力される入力データＤｉｎ１が供給される。
ノードと内部ノード４２との間にはトランジスタＱｈｐ
１１、Ｑｈｐ１２のソース、ドレイン間が直列に挿入さ
れている。また、上記内部ノード４２と接地電圧のノー
ドとの間にはトランジスタＱｈｎ１１、Ｑｈｎ１２のソ
ース、ドレイン間が直列に挿入されている。そして、上
記トランジスタＱｈｐ１１のゲートにはラッチ制御信号
ＬＡＴＣＨＢ（信号ＬＡＴＣＨの反転信号）が、トラン
ジスタＱｈｎ１２のゲートにはラッチ制御信号ＬＡＴＣ
Ｈがそれぞれ供給され、トランジスタＱｈｐ１２、Ｑｈ
ｎ１１の各ゲートには、前記データ入出力回路３から出
力される入力データＤｉｎ１が供給される。
【００５８】上記内部ノード４２には、インバータＩ
５、Ｉ６からなるラッチ回路４３が接続されており、こ
のラッチ回路４３の出力はＮＡＮＤ論理ゲート回路Ｇ６
の一方入力端子に供給される。このＮＡＮＤ論理ゲート
回路Ｇ６の他方入力端子には書き込み信号ＷＲＩＴＥ１
が供給される。インバータＩ７は上記ＮＡＮＤ論理ゲー
ト回路Ｇ６の出力を反転する。
５、Ｉ６からなるラッチ回路４３が接続されており、こ
のラッチ回路４３の出力はＮＡＮＤ論理ゲート回路Ｇ６
の一方入力端子に供給される。このＮＡＮＤ論理ゲート
回路Ｇ６の他方入力端子には書き込み信号ＷＲＩＴＥ１
が供給される。インバータＩ７は上記ＮＡＮＤ論理ゲー
ト回路Ｇ６の出力を反転する。
【００５９】上記高耐圧ｐチャネルＭＯＳトランジスタ
Ｑｈｐ１３、Ｑｈｐ１４と高耐圧ｎチャネルＭＯＳトラ
ンジスタＱｈｎ１３、Ｑｈｎ１４とは、上記ＮＡＮＤ論
理ゲート回路Ｇ６から出力されるＶｃｃ系の出力信号を
Ｖｐｐ系の信号にレベル変換するレベル変換回路４４を
構成している。このレベル変換回路４４では、前記図１
中のＶｐｐ発生回路７で得られる高電圧Ｖｐｐの供給ノ
ードと接地電圧のノードとの間にトランジスタＱｈｐ１
３、Ｑｈｎ１３のソース、ドレイン間が直列に挿入さ
れ、同様にＶｐｐの供給ノードと接地電圧のノードとの
間にトランジスタＱｈｐ１４、Ｑｈｎ１４のソース、ド
レイン間が直列に挿入されている。そして、トランジス
タＱｈｐ１３のゲートはトランジスタＱｈｐ１４、Ｑｈ
ｎ１４のドレイン共通接続ノードに接続され、トランジ
スタＱｈｐ１４のゲートはトランジスタＱｈｐ１３、Ｑ
ｈｎ１３のドレイン共通接続ノードに接続され、トラン
ジスタＱｈｎ１３のゲートには上記インバータＩ７の出
力信号が、トランジスタＱｈｎ１４のゲートには上記Ｎ
ＡＮＤ論理ゲート回路Ｇ６の出力信号がそれぞれ供給さ
れる。
Ｑｈｐ１３、Ｑｈｐ１４と高耐圧ｎチャネルＭＯＳトラ
ンジスタＱｈｎ１３、Ｑｈｎ１４とは、上記ＮＡＮＤ論
理ゲート回路Ｇ６から出力されるＶｃｃ系の出力信号を
Ｖｐｐ系の信号にレベル変換するレベル変換回路４４を
構成している。このレベル変換回路４４では、前記図１
中のＶｐｐ発生回路７で得られる高電圧Ｖｐｐの供給ノ
ードと接地電圧のノードとの間にトランジスタＱｈｐ１
３、Ｑｈｎ１３のソース、ドレイン間が直列に挿入さ
れ、同様にＶｐｐの供給ノードと接地電圧のノードとの
間にトランジスタＱｈｐ１４、Ｑｈｎ１４のソース、ド
レイン間が直列に挿入されている。そして、トランジス
タＱｈｐ１３のゲートはトランジスタＱｈｐ１４、Ｑｈ
ｎ１４のドレイン共通接続ノードに接続され、トランジ
スタＱｈｐ１４のゲートはトランジスタＱｈｐ１３、Ｑ
ｈｎ１３のドレイン共通接続ノードに接続され、トラン
ジスタＱｈｎ１３のゲートには上記インバータＩ７の出
力信号が、トランジスタＱｈｎ１４のゲートには上記Ｎ
ＡＮＤ論理ゲート回路Ｇ６の出力信号がそれぞれ供給さ
れる。
【００６０】そして、上記レベル変換回路４４の出力ノ
ードであるトランジスタＱｈｐ１４、Ｑｈｎ１４のドレ
イン共通接続ノードには、トランジスタＱｈｐ１５のゲ
ートが接続されている。このトランジスタＱｈｐ１５の
ソースは高電圧Ｖｐｐの供給ノードに接続されている。
さらにこのトランジスタＱｈｐ１５のドレインとビット
線ＢＬ０との間には、ゲートに書き込みカラムアドレス
信号Ａ０Ｗが供給されるトランジスタＱｈｎ１６のソー
ス、ドレイン間及びゲートに書き込みカラムアドレス信
号Ａ１Ｗが供給されるトランジスタＱｈｎ１７のソー
ス、ドレイン間が並列に挿入されている。
ードであるトランジスタＱｈｐ１４、Ｑｈｎ１４のドレ
イン共通接続ノードには、トランジスタＱｈｐ１５のゲ
ートが接続されている。このトランジスタＱｈｐ１５の
ソースは高電圧Ｖｐｐの供給ノードに接続されている。
さらにこのトランジスタＱｈｐ１５のドレインとビット
線ＢＬ０との間には、ゲートに書き込みカラムアドレス
信号Ａ０Ｗが供給されるトランジスタＱｈｎ１６のソー
ス、ドレイン間及びゲートに書き込みカラムアドレス信
号Ａ１Ｗが供給されるトランジスタＱｈｎ１７のソー
ス、ドレイン間が並列に挿入されている。
【００６１】また、図６において、データ入出力回路３
の一部は、インバータＩ４、高耐圧ｐチャネルＭＯＳト
ランジスタＱｈｐ７〜Ｑｈｐ１０、高耐圧ｎチャネルＭ
ＯＳトランジスタＱｈｎ７〜Ｑｈｎ１０で構成されてい
る。このデータ入出力回路３の一部は、前記第１データ
入出力端子４−１に外部から供給される書き込み用のデ
ータを取り込んで、上記書き込み回路５にＤｉｎ１とし
て与えるものであり、以下のように構成されている。す
なわち、内部電源電圧Ｖｄｄの供給ノードとＤｉｎ１の
ノードとの間にはトランジスタＱｈｐ７、Ｑｈｐ８のソ
ース、ドレイン間が直列に挿入されている。また、Ｄｉ
ｎ１のノードと接地電圧のノードとの間にはトランジス
タＱｈｎ７、Ｑｈｎ８のソース、ドレイン間が並列に挿
入されている。そして、上記トランジスタＱｈｐ７、Ｑ
ｈｎ７の各ゲート及び上記トランジスタＱｈｐ８、Ｑｈ
ｎ８の各ゲートはそれぞれ共通に接続され、トランジス
タＱｈｐ８、Ｑｈｎ８のゲート共通接続ノードは第１デ
ータ入出力端子４−１に接続されている。制御信号ＤＩ
Ｅは書き込みデータを取り込む制御を行うために使用さ
れるＶｃｃ系の信号であり、トランジスタＱｈｐ９、Ｑ
ｈｐ１０とトランジスタＱｈｎ９、Ｑｈｎ１０とは、こ
の制御信号ＤＩＥをＶｄｄ系の信号にレベル変換するレ
ベル変換回路４５を構成している。
の一部は、インバータＩ４、高耐圧ｐチャネルＭＯＳト
ランジスタＱｈｐ７〜Ｑｈｐ１０、高耐圧ｎチャネルＭ
ＯＳトランジスタＱｈｎ７〜Ｑｈｎ１０で構成されてい
る。このデータ入出力回路３の一部は、前記第１データ
入出力端子４−１に外部から供給される書き込み用のデ
ータを取り込んで、上記書き込み回路５にＤｉｎ１とし
て与えるものであり、以下のように構成されている。す
なわち、内部電源電圧Ｖｄｄの供給ノードとＤｉｎ１の
ノードとの間にはトランジスタＱｈｐ７、Ｑｈｐ８のソ
ース、ドレイン間が直列に挿入されている。また、Ｄｉ
ｎ１のノードと接地電圧のノードとの間にはトランジス
タＱｈｎ７、Ｑｈｎ８のソース、ドレイン間が並列に挿
入されている。そして、上記トランジスタＱｈｐ７、Ｑ
ｈｎ７の各ゲート及び上記トランジスタＱｈｐ８、Ｑｈ
ｎ８の各ゲートはそれぞれ共通に接続され、トランジス
タＱｈｐ８、Ｑｈｎ８のゲート共通接続ノードは第１デ
ータ入出力端子４−１に接続されている。制御信号ＤＩ
Ｅは書き込みデータを取り込む制御を行うために使用さ
れるＶｃｃ系の信号であり、トランジスタＱｈｐ９、Ｑ
ｈｐ１０とトランジスタＱｈｎ９、Ｑｈｎ１０とは、こ
の制御信号ＤＩＥをＶｄｄ系の信号にレベル変換するレ
ベル変換回路４５を構成している。
【００６２】上記レベル変換回路４５では、外部電源電
圧Ｖｄｄの供給ノードと接地電圧のノードとの間にトラ
ンジスタＱｈｐ９、Ｑｈｎ９のソース、ドレイン間が直
列に挿入され、同様にＶｄｄの供給ノードと接地電圧の
ノードとの間にトランジスタＱｈｐ１０、Ｑｈｎ１０の
ソース、ドレイン間が直列に挿入されている。そして、
トランジスタＱｈｐ９のゲートはトランジスタＱｈｐ１
０、Ｑｈｎ１０のドレイン共通接続ノードに接続され、
トランジスタＱｈｐ１０のゲートはトランジスタＱｈｐ
９、Ｑｈｎ９のドレイン共通接続ノードに接続され、ト
ランジスタＱｈｎ１０のゲートには上記制御信号ＤＩＥ
が、トランジスタＱｈｎ９のゲートには上記インバータ
Ｉ４の出力信号がそれぞれ供給される。
圧Ｖｄｄの供給ノードと接地電圧のノードとの間にトラ
ンジスタＱｈｐ９、Ｑｈｎ９のソース、ドレイン間が直
列に挿入され、同様にＶｄｄの供給ノードと接地電圧の
ノードとの間にトランジスタＱｈｐ１０、Ｑｈｎ１０の
ソース、ドレイン間が直列に挿入されている。そして、
トランジスタＱｈｐ９のゲートはトランジスタＱｈｐ１
０、Ｑｈｎ１０のドレイン共通接続ノードに接続され、
トランジスタＱｈｐ１０のゲートはトランジスタＱｈｐ
９、Ｑｈｎ９のドレイン共通接続ノードに接続され、ト
ランジスタＱｈｎ１０のゲートには上記制御信号ＤＩＥ
が、トランジスタＱｈｎ９のゲートには上記インバータ
Ｉ４の出力信号がそれぞれ供給される。
【００６３】このような構成の回路において、信号ＷＲ
１ＴＥ１が“Ｈ”となると、書き込みカラムアドレス信
号Ａ０ＷとＡ１Ｗで選択されたビット線ＢＬに書き込み
データに応じて電圧が供給される。データ“０”書き込
み時にビット線ＢＬには６Ｖの電圧が印加され、データ
“１”書き込み時は供給されない。このとき選択された
ワード線ＷＬには１０Ｖが印加されている。非選択のワ
ード線ＷＬは０Ｖである。書き込みデータはインバータ
Ｉ５とＩ６で構成されるラッチ回路４３に記憶されてい
る。なお、図６中、破線で囲まれた領域内に存在してい
るインバータＩ４、Ｉ５、Ｉ６、ＮＡＮＤ論理ゲート回
路Ｇ６には、降圧回路１７で降圧された内部電源電圧Ｖ
ｃｃが電源として供給されている。
１ＴＥ１が“Ｈ”となると、書き込みカラムアドレス信
号Ａ０ＷとＡ１Ｗで選択されたビット線ＢＬに書き込み
データに応じて電圧が供給される。データ“０”書き込
み時にビット線ＢＬには６Ｖの電圧が印加され、データ
“１”書き込み時は供給されない。このとき選択された
ワード線ＷＬには１０Ｖが印加されている。非選択のワ
ード線ＷＬは０Ｖである。書き込みデータはインバータ
Ｉ５とＩ６で構成されるラッチ回路４３に記憶されてい
る。なお、図６中、破線で囲まれた領域内に存在してい
るインバータＩ４、Ｉ５、Ｉ６、ＮＡＮＤ論理ゲート回
路Ｇ６には、降圧回路１７で降圧された内部電源電圧Ｖ
ｃｃが電源として供給されている。
【００６４】また、データ入出力回路３では、制御信号
ＤＩＥが“Ｈ”のときに第１データ入出力端子４−１に
入力された書き込みデータを取り込む。
ＤＩＥが“Ｈ”のときに第１データ入出力端子４−１に
入力された書き込みデータを取り込む。
【００６５】図６に示した書き込み回路はビット線ＢＬ
０とＢＬ１に対応するものであり、ビット線ＢＬ２とＢ
Ｌ３に対応する書き込み回路の構成が図７に示されてい
る。図７では、第２データ入出力端子４−２に書き込み
データが入力される。また、前記ＮＡＮＤ論理ゲート回
路Ｇ６には、書き込み信号ＷＲＩＴＥ１に対応した信号
ＷＲＩＴＥ２が供給される。なお、図６と図７で対応す
る箇所には同じ符号を付してその説明は省略する。
０とＢＬ１に対応するものであり、ビット線ＢＬ２とＢ
Ｌ３に対応する書き込み回路の構成が図７に示されてい
る。図７では、第２データ入出力端子４−２に書き込み
データが入力される。また、前記ＮＡＮＤ論理ゲート回
路Ｇ６には、書き込み信号ＷＲＩＴＥ１に対応した信号
ＷＲＩＴＥ２が供給される。なお、図６と図７で対応す
る箇所には同じ符号を付してその説明は省略する。
【００６６】図８は、図１中の書き込み回路５におい
て、上記書き込み信号ＷＲＩＴＥ１、ＷＲＩＴＥ２を発
生する回路部分の具体的な回路構成を示している。この
回路は、ＮＡＮＤ論理ゲート回路Ｇ９〜Ｇ１２、インバ
ータＩ９、Ｉ１０及びキャパシタＣ１で構成されてい
る。すなわち、ＮＡＮＤ論理ゲート回路Ｇ９には内部電
源電圧Ｖｃｃ（“Ｈ”）と制御信号ＷＲＩＴＥとが供給
される。そして、このＮＡＮＤ論理ゲート回路Ｇ９の出
力信号がインバータＩ８で反転されることにより、前記
書き込み信号ＷＲＩＴＥ１が出力される。ＮＡＮＤ論理
ゲート回路Ｇ１０には内部電源電圧Ｖｃｃ（“Ｈ”）、
制御信号ＷＲＩＴＥ及び前記Ｖｄｄレベル検出回路１４
の出力信号ＬＬが供給される。上記ＮＡＮＤ論理ゲート
回路Ｇ１０の出力信号は２個のインバータＩ９、Ｉ１０
を介して、ＮＡＮＤ論理ゲート回路Ｇ１１の一方入力端
子に供給される。ＮＡＮＤ論理ゲート回路Ｇ１２には内
部電源電圧Ｖｃｃ（“Ｈ”）、制御信号ＷＲＩＴＥ及び
前記Ｖｄｄレベル検出回路１４の出力信号ＨＬが供給さ
れる。上記ＮＡＮＤ論理ゲート回路Ｇ１２の出力信号は
ＮＡＮＤ論理ゲート回路Ｇ１１の他方入力端子に供給さ
れる。なお、上記キャパシタＣ１は、ＮＡＮＤ論理ゲー
ト回路Ｇ１０の出力端子からインバータＩ９の入力端子
に至る経路に一端が接続されており、他端は接地電圧の
ノードに接続されている。
て、上記書き込み信号ＷＲＩＴＥ１、ＷＲＩＴＥ２を発
生する回路部分の具体的な回路構成を示している。この
回路は、ＮＡＮＤ論理ゲート回路Ｇ９〜Ｇ１２、インバ
ータＩ９、Ｉ１０及びキャパシタＣ１で構成されてい
る。すなわち、ＮＡＮＤ論理ゲート回路Ｇ９には内部電
源電圧Ｖｃｃ（“Ｈ”）と制御信号ＷＲＩＴＥとが供給
される。そして、このＮＡＮＤ論理ゲート回路Ｇ９の出
力信号がインバータＩ８で反転されることにより、前記
書き込み信号ＷＲＩＴＥ１が出力される。ＮＡＮＤ論理
ゲート回路Ｇ１０には内部電源電圧Ｖｃｃ（“Ｈ”）、
制御信号ＷＲＩＴＥ及び前記Ｖｄｄレベル検出回路１４
の出力信号ＬＬが供給される。上記ＮＡＮＤ論理ゲート
回路Ｇ１０の出力信号は２個のインバータＩ９、Ｉ１０
を介して、ＮＡＮＤ論理ゲート回路Ｇ１１の一方入力端
子に供給される。ＮＡＮＤ論理ゲート回路Ｇ１２には内
部電源電圧Ｖｃｃ（“Ｈ”）、制御信号ＷＲＩＴＥ及び
前記Ｖｄｄレベル検出回路１４の出力信号ＨＬが供給さ
れる。上記ＮＡＮＤ論理ゲート回路Ｇ１２の出力信号は
ＮＡＮＤ論理ゲート回路Ｇ１１の他方入力端子に供給さ
れる。なお、上記キャパシタＣ１は、ＮＡＮＤ論理ゲー
ト回路Ｇ１０の出力端子からインバータＩ９の入力端子
に至る経路に一端が接続されており、他端は接地電圧の
ノードに接続されている。
【００６７】図８に示した回路において、外部電源電圧
Ｖｄｄの値が比較的高く、前記Ｖｄｄレベル検出回路１
４からの出力信号ＨＬが“Ｈ”で、出力信号ＬＬが
“Ｌ”のときに、制御信号ＷＲＩＴＥが入力されると、
書き込み信号ＷＲＩＴＥ１とＷＲＩＴＥ２とが同時に発
生する。また、外部電源電圧Ｖｄｄの値が比較的低いと
きは、信号ＨＬが“Ｌ”、信号ＬＬが“Ｈ”となり、図
８に示される回路で発生される書き込み信号ＷＲＩＴＥ
１とＷＲＩＥ２とはタイミングをずらして発生される。
なお、上記ＮＡＮＤ論理回路Ｇ９〜Ｇ１２とインバータ
Ｉ８〜Ｉ１０にはそれぞれ内部電源電圧Ｖｃｃが供給さ
れる。また、上記キャパシタＣ１は信号ＷＲＩＴＥ１と
ＷＲＩＴＥ２のタイミングをずらすためのものである。
Ｖｄｄの値が比較的高く、前記Ｖｄｄレベル検出回路１
４からの出力信号ＨＬが“Ｈ”で、出力信号ＬＬが
“Ｌ”のときに、制御信号ＷＲＩＴＥが入力されると、
書き込み信号ＷＲＩＴＥ１とＷＲＩＴＥ２とが同時に発
生する。また、外部電源電圧Ｖｄｄの値が比較的低いと
きは、信号ＨＬが“Ｌ”、信号ＬＬが“Ｈ”となり、図
８に示される回路で発生される書き込み信号ＷＲＩＴＥ
１とＷＲＩＥ２とはタイミングをずらして発生される。
なお、上記ＮＡＮＤ論理回路Ｇ９〜Ｇ１２とインバータ
Ｉ８〜Ｉ１０にはそれぞれ内部電源電圧Ｖｃｃが供給さ
れる。また、上記キャパシタＣ１は信号ＷＲＩＴＥ１と
ＷＲＩＴＥ２のタイミングをずらすためのものである。
【００６８】図８の回路で発生させる両制御信号ＷＲＩ
ＴＥ１、ＷＲＩＴＥ２により、外部電源電圧Ｖｄｄが比
較的高い時は、２つのメモリセルＭで同時にデータ書き
込みが行われ、Ｖｄｄが比較的低い時には１つのメモリ
セルＭで書き込みが行われる。これによって、外部電源
電圧Ｖｄｄが比較的低いとき、Ｖｐｐ発生回路７で発生
される電圧Ｖｐｐの電流供給能力も低いものとなるが、
１つのメモリセルＭでのみ書き込みが行われるために、
電流供給能力が低いＶｐｐ発生回路７の電圧Ｖｐｐを用
いても、正常に書き込みを行うことができる。また、外
部電源電圧Ｖｄｄが比較的高いとき、Ｖｐｐ発生回路７
で発生される電圧Ｖｐｐの電流供給能力が十分に高くな
るので、２つのメモリセルＭで同時に書き込みを行って
も、正常に書き込みを行うことができる。
ＴＥ１、ＷＲＩＴＥ２により、外部電源電圧Ｖｄｄが比
較的高い時は、２つのメモリセルＭで同時にデータ書き
込みが行われ、Ｖｄｄが比較的低い時には１つのメモリ
セルＭで書き込みが行われる。これによって、外部電源
電圧Ｖｄｄが比較的低いとき、Ｖｐｐ発生回路７で発生
される電圧Ｖｐｐの電流供給能力も低いものとなるが、
１つのメモリセルＭでのみ書き込みが行われるために、
電流供給能力が低いＶｐｐ発生回路７の電圧Ｖｐｐを用
いても、正常に書き込みを行うことができる。また、外
部電源電圧Ｖｄｄが比較的高いとき、Ｖｐｐ発生回路７
で発生される電圧Ｖｐｐの電流供給能力が十分に高くな
るので、２つのメモリセルＭで同時に書き込みを行って
も、正常に書き込みを行うことができる。
【００６９】図９は、外部電源電圧Ｖｄｄの値が比較的
高い時のデータ書き込みの動作を示すタイミングチャー
トである。第１、第２データ入出力端子４−１、４−２
に書き込みデータが入力され、制御信号ＤＩＥが“Ｈ”
になると、書き込みデータが内部に取り込まれる。制御
信号ＬＡＴＣＨが“Ｈ”、ＬＡＴＣＨＢが“Ｌ”になる
と、書き込みデータがインバータＩ５、Ｉ６からなるラ
ッチ回路４３でラッチされる。そして、書き込みカラム
アドレス信号Ａ０ＷとＡ１Ｗが確定して、書き込み信号
ＷＲＩＴＥ１、ＷＲＩＴＥ２が“Ｈ”となって、２つの
選択されたメモリセルＭに同時に書き込みが行われる。
このとき、図示しないが、制御信号ＷＲＩＴＥ１、ＷＲ
ＩＴＥ２に同期して、選択されたワード線ＷＬには１０
Ｖの電圧が与えられる。
高い時のデータ書き込みの動作を示すタイミングチャー
トである。第１、第２データ入出力端子４−１、４−２
に書き込みデータが入力され、制御信号ＤＩＥが“Ｈ”
になると、書き込みデータが内部に取り込まれる。制御
信号ＬＡＴＣＨが“Ｈ”、ＬＡＴＣＨＢが“Ｌ”になる
と、書き込みデータがインバータＩ５、Ｉ６からなるラ
ッチ回路４３でラッチされる。そして、書き込みカラム
アドレス信号Ａ０ＷとＡ１Ｗが確定して、書き込み信号
ＷＲＩＴＥ１、ＷＲＩＴＥ２が“Ｈ”となって、２つの
選択されたメモリセルＭに同時に書き込みが行われる。
このとき、図示しないが、制御信号ＷＲＩＴＥ１、ＷＲ
ＩＴＥ２に同期して、選択されたワード線ＷＬには１０
Ｖの電圧が与えられる。
【００７０】図１０は、外部電源電圧Ｖｄｄの値が比較
的低い時のデータ書き込みの動作を示すタイミングチャ
ートである。第１、第２データ入出力端子４−１、４−
２に書き込みデータが入力され、制御信号ＤＩＥが
“Ｈ”になると、書き込みデータが内部に取り込まれ
る。そして、制御信号ＬＡＴＣＨが“Ｈ”、ＬＡＴＣＨ
Ｂが“Ｌ”になると、書き込みデータがラッチ回路４３
でラッチされる。さらに、書き込みカラムアドレス信号
Ａ０ＷとＡ１Ｗが確定し、次にまず一方の書き込み信号
ＷＲＩＴＥ１が“Ｈ”になって、１つの選択されたメモ
リセルＭに書き込みが行われる。この後、他方の書き込
み信号ＷＲＩＴＥ１２が“Ｈ”になって、もう１つの選
択されたメモリセルＭに書き込みが行われる。このと
き、図示しないが、書き込み信号ＷＲＩＴＥ１、ＷＲＩ
ＴＥ２に同期して、選択されたワード線ＷＬには１０Ｖ
の電圧が与えられる。
的低い時のデータ書き込みの動作を示すタイミングチャ
ートである。第１、第２データ入出力端子４−１、４−
２に書き込みデータが入力され、制御信号ＤＩＥが
“Ｈ”になると、書き込みデータが内部に取り込まれ
る。そして、制御信号ＬＡＴＣＨが“Ｈ”、ＬＡＴＣＨ
Ｂが“Ｌ”になると、書き込みデータがラッチ回路４３
でラッチされる。さらに、書き込みカラムアドレス信号
Ａ０ＷとＡ１Ｗが確定し、次にまず一方の書き込み信号
ＷＲＩＴＥ１が“Ｈ”になって、１つの選択されたメモ
リセルＭに書き込みが行われる。この後、他方の書き込
み信号ＷＲＩＴＥ１２が“Ｈ”になって、もう１つの選
択されたメモリセルＭに書き込みが行われる。このと
き、図示しないが、書き込み信号ＷＲＩＴＥ１、ＷＲＩ
ＴＥ２に同期して、選択されたワード線ＷＬには１０Ｖ
の電圧が与えられる。
【００７１】図１１は、図１中の消去回路６の一部回路
の具体的な回路構成を示している。この回路は、ＮＡＮ
Ｄ論理ゲート回路Ｇ１５〜Ｇ１８、インバータＩ１１〜
Ｉ１５、キャパシタＣ２、高耐圧ｎチャネルＭＯＳトラ
ンジスタＱｈｎ１８〜Ｑｈｎ２５、高耐圧ｐチャネルＭ
ＯＳトランジスタＱｈｐ１５〜Ｑｈｐ１８で構成されて
いる。すなわち、ＮＡＮＤ論理ゲート回路Ｇ１５には内
部電源電圧Ｖｃｃと制御信号ＥＲＡＳＥとが供給され
る。そして、このＮＡＮＤ論理ゲート回路Ｇ１５の出力
信号がインバータＩ１１で反転される。
の具体的な回路構成を示している。この回路は、ＮＡＮ
Ｄ論理ゲート回路Ｇ１５〜Ｇ１８、インバータＩ１１〜
Ｉ１５、キャパシタＣ２、高耐圧ｎチャネルＭＯＳトラ
ンジスタＱｈｎ１８〜Ｑｈｎ２５、高耐圧ｐチャネルＭ
ＯＳトランジスタＱｈｐ１５〜Ｑｈｐ１８で構成されて
いる。すなわち、ＮＡＮＤ論理ゲート回路Ｇ１５には内
部電源電圧Ｖｃｃと制御信号ＥＲＡＳＥとが供給され
る。そして、このＮＡＮＤ論理ゲート回路Ｇ１５の出力
信号がインバータＩ１１で反転される。
【００７２】ＮＡＮＤ論理ゲート回路Ｇ１６には内部電
源電圧Ｖｃｃ、制御信号ＥＲＡＳＥ及び前記Ｖｄｄレベ
ル検出回路１４の出力信号ＬＬが供給される。上記ＮＡ
ＮＤ論理ゲート回路Ｇ１６の出力信号は２個のインバー
タＩ１２、Ｉ１３を介して、ＮＡＮＤ論理ゲート回路Ｇ
１８の一方入力端子に供給される。ＮＡＮＤ論理ゲート
回路Ｇ１７には内部電源電圧Ｖｃｃ、制御信号ＥＲＡＳ
Ｅ及び前記Ｖｄｄレベル検出回路１４の出力信号ＨＬが
供給される。上記ＮＡＮＤ論理ゲート回路Ｇ１７の出力
信号はＮＡＮＤ論理ゲート回路Ｇ１８の他方入力端子に
供給される。上記キャパシタＣ２は、ＮＡＮＤ論理ゲー
ト回路Ｇ１６の出力端子からインバータＩ１２の入力端
子に至る経路に一端が接続されており、他端は接地電圧
のノードに接続されている。
源電圧Ｖｃｃ、制御信号ＥＲＡＳＥ及び前記Ｖｄｄレベ
ル検出回路１４の出力信号ＬＬが供給される。上記ＮＡ
ＮＤ論理ゲート回路Ｇ１６の出力信号は２個のインバー
タＩ１２、Ｉ１３を介して、ＮＡＮＤ論理ゲート回路Ｇ
１８の一方入力端子に供給される。ＮＡＮＤ論理ゲート
回路Ｇ１７には内部電源電圧Ｖｃｃ、制御信号ＥＲＡＳ
Ｅ及び前記Ｖｄｄレベル検出回路１４の出力信号ＨＬが
供給される。上記ＮＡＮＤ論理ゲート回路Ｇ１７の出力
信号はＮＡＮＤ論理ゲート回路Ｇ１８の他方入力端子に
供給される。上記キャパシタＣ２は、ＮＡＮＤ論理ゲー
ト回路Ｇ１６の出力端子からインバータＩ１２の入力端
子に至る経路に一端が接続されており、他端は接地電圧
のノードに接続されている。
【００７３】上記インバータＩ１１の出力信号はインバ
ータＩ１４で反転され、上記ＮＡＮＤ論理ゲート回路Ｇ
１８の出力信号はインバータＩ１５で反転される。
ータＩ１４で反転され、上記ＮＡＮＤ論理ゲート回路Ｇ
１８の出力信号はインバータＩ１５で反転される。
【００７４】上記トランジスタＱｈｐ１５、Ｑｈｐ１６
とトランジスタＱｈｎ１８、Ｑｈｎ１９とは、前記図
６、図７に示すレベル変換回路４５と同様のレベル変換
回路４６を構成しており、このレベル変換回路４６は上
記インバータＩ１１の出力信号をＶｐｐ系の信号にレベ
ル変換する。
とトランジスタＱｈｎ１８、Ｑｈｎ１９とは、前記図
６、図７に示すレベル変換回路４５と同様のレベル変換
回路４６を構成しており、このレベル変換回路４６は上
記インバータＩ１１の出力信号をＶｐｐ系の信号にレベ
ル変換する。
【００７５】同様に、上記トランジスタＱｈｐ１７、Ｑ
ｈｐ１８とトランジスタＱｈｎ２０、Ｑｈｎ２１とは、
上記レベル変換回路４６と同様のＶｃｃ系からＶｐｐ系
へのレベル変換回路４７を構成している。
ｈｐ１８とトランジスタＱｈｎ２０、Ｑｈｎ２１とは、
上記レベル変換回路４６と同様のＶｃｃ系からＶｐｐ系
へのレベル変換回路４７を構成している。
【００７６】上記トランジスタＱｈｎ２２とＱｈｎ２３
及びトランジスタＱｈｎ２４とＱｈｎ２５はそれぞれ、
前記図１中のソース線ＳＲＣ０、ＳＲＣ１にソース電圧
を出力する際の出力トランジスタとして使用されてい
る。すなわち、トランジスタＱｈｐ２２のソース、ドレ
イン間はＶｐｐの供給ノードとソース線ＳＲＣ０との間
に挿入されており、そのゲートには上記レベル変換回路
４６からの出力信号（トランジスタＱｈｐ１６、Ｑｈｎ
１９のドレイン共通接続ノードの信号）が供給される。
トランジスタＱｈｎ２３のソース、ドレイン間はソース
線ＳＲＣ０と接地電圧の供給ノードとの間に挿入されて
おり、そのゲートにはインバータＩ１４の出力信号が供
給される。トランジスタＱｈｐ２４のソース、ドレイン
間はＶｐｐの供給ノードとソース線ＳＲＣ１との間に挿
入されており、そのゲートには上記レベル変換回路４７
からの出力信号（トランジスタＱｈｐ１８、Ｑｈｎ２１
のドレイン共通接続ノードの信号）が供給される。トラ
ンジスタＱｈｎ２５のソース、ドレイン間はソース線Ｓ
ＲＣ１と接地電圧の供給ノードとの間に挿入されてお
り、そのゲートにはインバータＩ１５の出力信号が供給
される。
及びトランジスタＱｈｎ２４とＱｈｎ２５はそれぞれ、
前記図１中のソース線ＳＲＣ０、ＳＲＣ１にソース電圧
を出力する際の出力トランジスタとして使用されてい
る。すなわち、トランジスタＱｈｐ２２のソース、ドレ
イン間はＶｐｐの供給ノードとソース線ＳＲＣ０との間
に挿入されており、そのゲートには上記レベル変換回路
４６からの出力信号（トランジスタＱｈｐ１６、Ｑｈｎ
１９のドレイン共通接続ノードの信号）が供給される。
トランジスタＱｈｎ２３のソース、ドレイン間はソース
線ＳＲＣ０と接地電圧の供給ノードとの間に挿入されて
おり、そのゲートにはインバータＩ１４の出力信号が供
給される。トランジスタＱｈｐ２４のソース、ドレイン
間はＶｐｐの供給ノードとソース線ＳＲＣ１との間に挿
入されており、そのゲートには上記レベル変換回路４７
からの出力信号（トランジスタＱｈｐ１８、Ｑｈｎ２１
のドレイン共通接続ノードの信号）が供給される。トラ
ンジスタＱｈｎ２５のソース、ドレイン間はソース線Ｓ
ＲＣ１と接地電圧の供給ノードとの間に挿入されてお
り、そのゲートにはインバータＩ１５の出力信号が供給
される。
【００７７】図１１に示した回路において、外部電源電
圧Ｖｄｄの値が比較的高い時で、前記Ｖｄｄレベル検出
回路１４の出力信号ＨＬが“Ｈ”で、ＬＬが“Ｌ”のと
き、消去信号ＥＲＡＳＥが入力されると、メモリセルア
レイ１の２つのソース線ＳＲＣ０、ＳＲＣ１に同時に高
電圧Ｖｐｐ（実際にはＶｐｐからｎチャネルＭＯＳトラ
ンジスタＱｈｎ２２、Ｑｈｎ２４のしきい値分だけ低下
した電圧Ｖｐｐ′）が出力され、図１中のメモリセルア
レイ１内の全ての（８個の）メモリセルＭが同時に消去
される。
圧Ｖｄｄの値が比較的高い時で、前記Ｖｄｄレベル検出
回路１４の出力信号ＨＬが“Ｈ”で、ＬＬが“Ｌ”のと
き、消去信号ＥＲＡＳＥが入力されると、メモリセルア
レイ１の２つのソース線ＳＲＣ０、ＳＲＣ１に同時に高
電圧Ｖｐｐ（実際にはＶｐｐからｎチャネルＭＯＳトラ
ンジスタＱｈｎ２２、Ｑｈｎ２４のしきい値分だけ低下
した電圧Ｖｐｐ′）が出力され、図１中のメモリセルア
レイ１内の全ての（８個の）メモリセルＭが同時に消去
される。
【００７８】また、外部電源電圧Ｖｄｄの値が比較的低
く、前記Ｖｄｄレベル検出回路１４の出力信号ＨＬが
“Ｌ”で、ＬＬが“Ｈ”のときに、消去信号ＥＲＡＳＥ
が入力されると、まず一方のソース線ＳＲＣ０に高電圧
Ｖｐｐ′が出力され、このソース線ＳＲＣ０に接続され
ている４個のメモリセルＭで同時に消去が行われる。次
にソース線ＳＲＣ１に高電圧Ｖｐｐ′が出力され、メモ
リセルアレイ１内の残りの４個のメモリセルＭで消去が
行われる。
く、前記Ｖｄｄレベル検出回路１４の出力信号ＨＬが
“Ｌ”で、ＬＬが“Ｈ”のときに、消去信号ＥＲＡＳＥ
が入力されると、まず一方のソース線ＳＲＣ０に高電圧
Ｖｐｐ′が出力され、このソース線ＳＲＣ０に接続され
ている４個のメモリセルＭで同時に消去が行われる。次
にソース線ＳＲＣ１に高電圧Ｖｐｐ′が出力され、メモ
リセルアレイ１内の残りの４個のメモリセルＭで消去が
行われる。
【００７９】ここで、ＮＡＮＤ論理回路Ｇ１５〜Ｇ１８
とインバータＩ１１〜Ｉ１５にはそれぞれ内部電源電圧
Ｖｃｃが電源として供給される。また、キャパシタＣ２
は、ソース線ＳＲＣ０とＳＲＣ１に電圧を出力する際の
タイミングをずらすためのものである。
とインバータＩ１１〜Ｉ１５にはそれぞれ内部電源電圧
Ｖｃｃが電源として供給される。また、キャパシタＣ２
は、ソース線ＳＲＣ０とＳＲＣ１に電圧を出力する際の
タイミングをずらすためのものである。
【００８０】これによって、外部電源電圧Ｖｄｄの値が
比較的低いとき、Ｖｐｐ発生回路７で発生される電圧Ｖ
ｐｐの電流供給能力も低いものとなるが、メモリセルア
レイ１内のメモリセルＭのうち半数のメモリセルでデー
タ消去が行われるために、電流供給能力が低いＶｐｐ発
生回路７の電圧Ｖｐｐを用いても、正常に消去を行うこ
とができる。また、外部電源電圧Ｖｄｄが比較的高いと
き、Ｖｐｐ発生回路７で発生される電圧Ｖｐｐの電流供
給能力が十分に高くなるので、メモリセルアレイ１内の
全てのメモリセルＭで同時に消去を行っても、正常に消
去を行うことができる。
比較的低いとき、Ｖｐｐ発生回路７で発生される電圧Ｖ
ｐｐの電流供給能力も低いものとなるが、メモリセルア
レイ１内のメモリセルＭのうち半数のメモリセルでデー
タ消去が行われるために、電流供給能力が低いＶｐｐ発
生回路７の電圧Ｖｐｐを用いても、正常に消去を行うこ
とができる。また、外部電源電圧Ｖｄｄが比較的高いと
き、Ｖｐｐ発生回路７で発生される電圧Ｖｐｐの電流供
給能力が十分に高くなるので、メモリセルアレイ１内の
全てのメモリセルＭで同時に消去を行っても、正常に消
去を行うことができる。
【００８１】図１２は、外部電源電圧Ｖｄｄの値が比較
的高い時のデータ消去の動作を示すタイミングチャート
である。ソース線ＳＲＣ０とＳＲＣ１が同時にＶｐｐ
（前記のように実際はＶｐｐ′）となって、８つのメモ
リセルＭで同時に消去が行われる。このとき、図示しな
いが、ソース線ＳＲＣ０とＳＲＣ１に同期してワード線
ＷＬ０とＷＬ１に−５Ｖの電圧が与えられる。
的高い時のデータ消去の動作を示すタイミングチャート
である。ソース線ＳＲＣ０とＳＲＣ１が同時にＶｐｐ
（前記のように実際はＶｐｐ′）となって、８つのメモ
リセルＭで同時に消去が行われる。このとき、図示しな
いが、ソース線ＳＲＣ０とＳＲＣ１に同期してワード線
ＷＬ０とＷＬ１に−５Ｖの電圧が与えられる。
【００８２】図１３は、外部電源電圧Ｖｄｄの値が比較
的低い時のデータ消去の動作を示すタイミングチャート
である。まず、ソース線ＳＲＣ０がＶｐｐ（前記のよう
に実際はＶｐｐ′）となって、４つのメモリセルＭで同
時に消去が行われる。このとき、図示しないが、ソース
線ＳＲＣ０に同期してワード線ＷＬ０に−５Ｖの電圧が
与えられる。次に、ソース線ＳＲＣ１がＶｐｐ（前記の
ように実際はＶｐｐ′）となって、残りの４つのメモリ
セルＭで同時に消去が行われる。このときも、ソース線
ＳＲＣ１に同期してワード線ＷＬ１に−５Ｖの電圧が与
えられる。
的低い時のデータ消去の動作を示すタイミングチャート
である。まず、ソース線ＳＲＣ０がＶｐｐ（前記のよう
に実際はＶｐｐ′）となって、４つのメモリセルＭで同
時に消去が行われる。このとき、図示しないが、ソース
線ＳＲＣ０に同期してワード線ＷＬ０に−５Ｖの電圧が
与えられる。次に、ソース線ＳＲＣ１がＶｐｐ（前記の
ように実際はＶｐｐ′）となって、残りの４つのメモリ
セルＭで同時に消去が行われる。このときも、ソース線
ＳＲＣ１に同期してワード線ＷＬ１に−５Ｖの電圧が与
えられる。
【００８３】図１４は、図１中のＶｐｐ発生回路７の具
体的な回路構成を示している。この回路は、高耐圧ｎチ
ャネルＭＯＳトランジスタＱｈｎ２６〜Ｑｈｎ３５とキ
ャパシタＣ３〜Ｃ１０で構成されている。すなわち、外
部電源電圧Ｖｄｄの供給ノードとＶｐｐの出力ノードと
の間にトランジスタＱｈｎ２６、Ｑｈｎ２８、Ｑｈｎ３
０、Ｑｈｎ３２、Ｑｈｎ３４、Ｑｈｎ３５のソース、ド
レイン間が直列に挿入されている。上記トランジスタＱ
ｈｎ２６のゲートはＶｄｄの供給ノードに接続され、上
記トランジスタＱｈｎ３５のゲートはＶｐｐの出力ノー
ドとは反対側に位置するソースもしくはドレインに接続
されている。また、上記トランジスタＱｈｎ２７、Ｑｈ
ｎ２９、Ｑｈｎ３１、Ｑｈｎ３３の各ソース、ドレイン
間は、上記トランジスタＱｈｎ２８、Ｑｈｎ３０、Ｑｈ
ｎ３２、Ｑｈｎ３４の各ゲートと、これらトランジスタ
Ｑｈｎ２８、Ｑｈｎ３０、Ｑｈｎ３２、Ｑｈｎ３４の各
ソース、ドレインのうちＶｄｄの供給ノードに近い側に
位置するソースもしくはドレインとの間にそれぞれ挿入
されている。また、上記トランジスタＱｈｎ２７、Ｑｈ
ｎ２９、Ｑｈｎ３１、Ｑｈｎ３３の各ゲートは、上記ト
ランジスタＱｈｎ２８、Ｑｈｎ３０、Ｑｈｎ３２、Ｑｈ
ｎ３４の各ソース、ドレインのうちＶｐｐの出力ノード
に近い側に位置するドレインもしくはソースにそれぞれ
接続されている。
体的な回路構成を示している。この回路は、高耐圧ｎチ
ャネルＭＯＳトランジスタＱｈｎ２６〜Ｑｈｎ３５とキ
ャパシタＣ３〜Ｃ１０で構成されている。すなわち、外
部電源電圧Ｖｄｄの供給ノードとＶｐｐの出力ノードと
の間にトランジスタＱｈｎ２６、Ｑｈｎ２８、Ｑｈｎ３
０、Ｑｈｎ３２、Ｑｈｎ３４、Ｑｈｎ３５のソース、ド
レイン間が直列に挿入されている。上記トランジスタＱ
ｈｎ２６のゲートはＶｄｄの供給ノードに接続され、上
記トランジスタＱｈｎ３５のゲートはＶｐｐの出力ノー
ドとは反対側に位置するソースもしくはドレインに接続
されている。また、上記トランジスタＱｈｎ２７、Ｑｈ
ｎ２９、Ｑｈｎ３１、Ｑｈｎ３３の各ソース、ドレイン
間は、上記トランジスタＱｈｎ２８、Ｑｈｎ３０、Ｑｈ
ｎ３２、Ｑｈｎ３４の各ゲートと、これらトランジスタ
Ｑｈｎ２８、Ｑｈｎ３０、Ｑｈｎ３２、Ｑｈｎ３４の各
ソース、ドレインのうちＶｄｄの供給ノードに近い側に
位置するソースもしくはドレインとの間にそれぞれ挿入
されている。また、上記トランジスタＱｈｎ２７、Ｑｈ
ｎ２９、Ｑｈｎ３１、Ｑｈｎ３３の各ゲートは、上記ト
ランジスタＱｈｎ２８、Ｑｈｎ３０、Ｑｈｎ３２、Ｑｈ
ｎ３４の各ソース、ドレインのうちＶｐｐの出力ノード
に近い側に位置するドレインもしくはソースにそれぞれ
接続されている。
【００８４】上記キャパシタＣ３、Ｃ５、Ｃ７、Ｃ９の
各一端は上記トランジスタＱｈｎ２６、Ｑｈｎ２８、Ｑ
ｈｎ３０、Ｑｈｎ３２の各ゲートに接続されている。上
記キャパシタＣ４、Ｃ６、Ｃ８、Ｃ１０の各一端は上記
トランジスタＱｈｎ２６、Ｑｈｎ２８、Ｑｈｎ３０、Ｑ
ｈｎ３２の各ゲートに接続されている。また、上記キャ
パシタＣ４、Ｃ６、Ｃ８、Ｃ１０の各他端には２種類の
駆動信号ＦＩ１、ＦＩ２が交互に供給され、上記キャパ
シタＣ３、Ｃ５、Ｃ７、Ｃ９の各他端には２種類の駆動
信号ＦＩ４、ＦＩ３が交互に供給される。
各一端は上記トランジスタＱｈｎ２６、Ｑｈｎ２８、Ｑ
ｈｎ３０、Ｑｈｎ３２の各ゲートに接続されている。上
記キャパシタＣ４、Ｃ６、Ｃ８、Ｃ１０の各一端は上記
トランジスタＱｈｎ２６、Ｑｈｎ２８、Ｑｈｎ３０、Ｑ
ｈｎ３２の各ゲートに接続されている。また、上記キャ
パシタＣ４、Ｃ６、Ｃ８、Ｃ１０の各他端には２種類の
駆動信号ＦＩ１、ＦＩ２が交互に供給され、上記キャパ
シタＣ３、Ｃ５、Ｃ７、Ｃ９の各他端には２種類の駆動
信号ＦＩ４、ＦＩ３が交互に供給される。
【００８５】図１４のような構成のＶｐｐ発生回路にお
いて、信号ＦＩが“Ｈ”でかつ信号ＦＩ２が“Ｌ”のと
き、キャパシタＣ４あるいはＣ８で昇圧された電圧がそ
れぞれキャパシタＣ６あるいはＣ１０に転送される。ま
た、信号ＦＩが“Ｌ”でかつ信号ＦＩ２が“Ｈ”のと
き、キャパシタＣ６あるいはＣ１０で昇圧された電圧が
それぞれキャパシタＣ８あるいはＶｐｐの出力ノードに
転送される。さらに、電圧転送時に、高耐圧ｎチャネル
ＭＯＳトランジスタＱｈｎ２８、Ｑｈｎ３０、Ｑｈｎ３
２、Ｑｈｎ３４それぞれにおけるしきい値分の転送効率
低下を防ぐ目的で、それらのトランジスタのゲート電極
を昇圧するために上記キャパシタＣ３、Ｃ５、Ｃ７、Ｃ
９が設けられている。
いて、信号ＦＩが“Ｈ”でかつ信号ＦＩ２が“Ｌ”のと
き、キャパシタＣ４あるいはＣ８で昇圧された電圧がそ
れぞれキャパシタＣ６あるいはＣ１０に転送される。ま
た、信号ＦＩが“Ｌ”でかつ信号ＦＩ２が“Ｈ”のと
き、キャパシタＣ６あるいはＣ１０で昇圧された電圧が
それぞれキャパシタＣ８あるいはＶｐｐの出力ノードに
転送される。さらに、電圧転送時に、高耐圧ｎチャネル
ＭＯＳトランジスタＱｈｎ２８、Ｑｈｎ３０、Ｑｈｎ３
２、Ｑｈｎ３４それぞれにおけるしきい値分の転送効率
低下を防ぐ目的で、それらのトランジスタのゲート電極
を昇圧するために上記キャパシタＣ３、Ｃ５、Ｃ７、Ｃ
９が設けられている。
【００８６】なお、ここで上記信号ＦＩ１とＦＩ２はＶ
ｃｃ系の信号であり、信号ＦＩ３とＦＩ４はＶｈ系の信
号である。
ｃｃ系の信号であり、信号ＦＩ３とＦＩ４はＶｈ系の信
号である。
【００８７】図１５は、図１中のＶｐｐ駆動回路８の一
部回路の具体的構成を示している。図１５に示した回路
は、内部電源電圧Ｖｃｃの値に逆比例した周波数を持つ
駆動信号ＦＩを発生する回路であり、抵抗Ｒ１、Ｒ２、
ダイオードＤ１、キャパシタＣ１１、Ｃ１２、インバー
タＩ１６〜Ｉ１８、ＮＡＮＤ論理ゲート回路Ｇ１９、Ｇ
２０、ｐチャネルＭＯＳトランジスタＱｐ３〜Ｑｐ１２
及びｎチャネルＭＯＳトランジスタＱｎ４〜Ｑ１５で構
成されている。
部回路の具体的構成を示している。図１５に示した回路
は、内部電源電圧Ｖｃｃの値に逆比例した周波数を持つ
駆動信号ＦＩを発生する回路であり、抵抗Ｒ１、Ｒ２、
ダイオードＤ１、キャパシタＣ１１、Ｃ１２、インバー
タＩ１６〜Ｉ１８、ＮＡＮＤ論理ゲート回路Ｇ１９、Ｇ
２０、ｐチャネルＭＯＳトランジスタＱｐ３〜Ｑｐ１２
及びｎチャネルＭＯＳトランジスタＱｎ４〜Ｑ１５で構
成されている。
【００８８】図１５において、抵抗Ｒ１、ダイオードＤ
１及びｎチャネルＭＯＳトランジスタＱｎ３からなる回
路は、トランジスタＱｎ３のゲートに“Ｈ”の信号が供
給されて、このトランジスタＱｎ３がオンすることによ
り、ダイオードＤ１のブレークダウン電圧に応じた定電
圧を発生する定電圧回路４８である。なお、上記トラン
ジスタＱｎ３のゲート信号は、制御信号ＲＮＧＢ（制御
信号ＲＮＧの反転信号）をインバータＩ１６で反転する
ことによって得られる。
１及びｎチャネルＭＯＳトランジスタＱｎ３からなる回
路は、トランジスタＱｎ３のゲートに“Ｈ”の信号が供
給されて、このトランジスタＱｎ３がオンすることによ
り、ダイオードＤ１のブレークダウン電圧に応じた定電
圧を発生する定電圧回路４８である。なお、上記トラン
ジスタＱｎ３のゲート信号は、制御信号ＲＮＧＢ（制御
信号ＲＮＧの反転信号）をインバータＩ１６で反転する
ことによって得られる。
【００８９】また、ｐチャネルＭＯＳトランジスタＱｐ
３、ｎチャネルＭＯＳトランジスタＱｎ４、抵抗Ｒ２及
び２個のｎチャネルＭＯＳトランジスタＱｎ４、Ｑｎ５
からなる回路は、上記定電圧回路４８で発生される定電
圧が供給され、制御信号ＲＮＧＢに同期して定電圧Ｖｒ
ｅｆを発生する定電圧回路４９である。すなわち、この
定電圧回路４９では、制御信号ＲＮＧＢが“Ｌ”のとき
に、抵抗Ｒ２とトランジスタＱｎ４、Ｑｎ５との共通接
続ノードに定電圧Ｖｒｅｆを発生する。
３、ｎチャネルＭＯＳトランジスタＱｎ４、抵抗Ｒ２及
び２個のｎチャネルＭＯＳトランジスタＱｎ４、Ｑｎ５
からなる回路は、上記定電圧回路４８で発生される定電
圧が供給され、制御信号ＲＮＧＢに同期して定電圧Ｖｒ
ｅｆを発生する定電圧回路４９である。すなわち、この
定電圧回路４９では、制御信号ＲＮＧＢが“Ｌ”のとき
に、抵抗Ｒ２とトランジスタＱｎ４、Ｑｎ５との共通接
続ノードに定電圧Ｖｒｅｆを発生する。
【００９０】上記２個のＮＡＮＤ論理ゲート回路Ｇ１
９、Ｇ２０は、一方の入力端子が他方の出力端子に交互
に接続されて、フリップフロップ回路５０を構成してお
り、一方のＮＡＮＤ論理ゲート回路Ｇ１９の出力端子か
ら発振信号ＦＩが出力される。また、他方のＮＡＮＤ論
理ゲート回路Ｇ２０の出力端子と接地電圧のノードとの
間には、ゲートに制御信号ＲＮＧＢが供給されるトラン
ジスタＱｎ６が挿入されている。
９、Ｇ２０は、一方の入力端子が他方の出力端子に交互
に接続されて、フリップフロップ回路５０を構成してお
り、一方のＮＡＮＤ論理ゲート回路Ｇ１９の出力端子か
ら発振信号ＦＩが出力される。また、他方のＮＡＮＤ論
理ゲート回路Ｇ２０の出力端子と接地電圧のノードとの
間には、ゲートに制御信号ＲＮＧＢが供給されるトラン
ジスタＱｎ６が挿入されている。
【００９１】上記ＮＡＮＤ論理ゲート回路Ｇ２０の出力
信号は、ｐチャネルＭＯＳトランジスタＱｐ５、ｎチャ
ネルＭＯＳトランジスタＱｎ７、Ｑｎ８及びキャパシタ
Ｃ１１からなる反転回路５１で検出される。ここで、上
記トランジスタＱｎ８のゲートには、上記定電圧回路４
９で発生される定電圧Ｖｒｅｆが供給されている。この
反転回路５１では、ＮＡＮＤ論理ゲート回路Ｇ２０の出
力信号に応じて、トランジスタＱｐ５がオンするときに
はこのトランジスタＱｐ５を介してキャパシタＣ１１が
急速に充電され、トランジスタＱｎ８がオンするときに
はこのトランジスタＱｎ８を介してキャパシタＣ１１
が、前記トランジスタＱｎ５に流れる一定電流と等価な
値の電流で放電される。
信号は、ｐチャネルＭＯＳトランジスタＱｐ５、ｎチャ
ネルＭＯＳトランジスタＱｎ７、Ｑｎ８及びキャパシタ
Ｃ１１からなる反転回路５１で検出される。ここで、上
記トランジスタＱｎ８のゲートには、上記定電圧回路４
９で発生される定電圧Ｖｒｅｆが供給されている。この
反転回路５１では、ＮＡＮＤ論理ゲート回路Ｇ２０の出
力信号に応じて、トランジスタＱｐ５がオンするときに
はこのトランジスタＱｐ５を介してキャパシタＣ１１が
急速に充電され、トランジスタＱｎ８がオンするときに
はこのトランジスタＱｎ８を介してキャパシタＣ１１
が、前記トランジスタＱｎ５に流れる一定電流と等価な
値の電流で放電される。
【００９２】上記ｐチャネルＭＯＳトランジスタＱｐ６
〜Ｑｐ８、ｎチャネルＭＯＳトランジスタＱｎ９、Ｑｎ
１０及びインバータＩ１７は、上記反転回路５１の出力
信号を前記定電圧Ｖｒｅｆと比較する差動増幅器５２を
構成しており、この差動増幅器５２の出力信号はＮＡＮ
Ｄ論理ゲート回路Ｇ１９に供給される。
〜Ｑｐ８、ｎチャネルＭＯＳトランジスタＱｎ９、Ｑｎ
１０及びインバータＩ１７は、上記反転回路５１の出力
信号を前記定電圧Ｖｒｅｆと比較する差動増幅器５２を
構成しており、この差動増幅器５２の出力信号はＮＡＮ
Ｄ論理ゲート回路Ｇ１９に供給される。
【００９３】上記ＮＡＮＤ論理ゲート回路Ｇ１９の出力
信号は、前記反転回路５１と同様に構成された反転回路
５３で検出される。この反転回路５３中のｐチャネルＭ
ＯＳトランジスタＱｐ９、ｎチャネルＭＯＳトランジス
タＱｎ１１、Ｑｎ１２及びキャパシタＣ１２は、前記反
転回路５１中のトランジスタＱｐ５、Ｑｎ７、Ｑｎ８及
びキャパシタＣ１１にそれぞれ対応している。
信号は、前記反転回路５１と同様に構成された反転回路
５３で検出される。この反転回路５３中のｐチャネルＭ
ＯＳトランジスタＱｐ９、ｎチャネルＭＯＳトランジス
タＱｎ１１、Ｑｎ１２及びキャパシタＣ１２は、前記反
転回路５１中のトランジスタＱｐ５、Ｑｎ７、Ｑｎ８及
びキャパシタＣ１１にそれぞれ対応している。
【００９４】上記反転回路５３の出力信号は、前記差動
増幅器５２と同様に構成された差動増幅器５４に供給さ
れる。この差動増幅器５４中のｐチャネルＭＯＳトラン
ジスタＱｐ１０〜Ｑｐ１２、ｎチャネルＭＯＳトランジ
スタＱｎ１３、Ｑｎ１４及びインバータＩ１８は、前記
差動増幅器５２中のトランジスタＱｐ６〜Ｑｐ８、Ｑｎ
９、Ｑｎ１０及びインバータＩ１７にそれぞれ対応して
いる。そして、この差動増幅器５４の出力信号はＮＡＮ
Ｄ論理ゲート回路Ｇ１９に供給される。
増幅器５２と同様に構成された差動増幅器５４に供給さ
れる。この差動増幅器５４中のｐチャネルＭＯＳトラン
ジスタＱｐ１０〜Ｑｐ１２、ｎチャネルＭＯＳトランジ
スタＱｎ１３、Ｑｎ１４及びインバータＩ１８は、前記
差動増幅器５２中のトランジスタＱｐ６〜Ｑｐ８、Ｑｎ
９、Ｑｎ１０及びインバータＩ１７にそれぞれ対応して
いる。そして、この差動増幅器５４の出力信号はＮＡＮ
Ｄ論理ゲート回路Ｇ１９に供給される。
【００９５】図１５に示した構成の回路では、制御信号
ＲＮＧＢが“Ｌ”のときは、ＮＡＮＤ論理ゲートＧ１９
とＧ２０で構成されるフリップフロップ回路５０が動作
して、内部電源電圧Ｖｃｃに逆比例した周波数を有する
発振信号ＦＩが出力される。また、制御信号ＲＮＧＢが
“Ｈ”のときの非発振時では、トランジスタＱｎ６がオ
ンして、発振信号ＦＩが“Ｌ”に固定されると共に、ト
ランジスタＱｐ４がオンして反転回路５１中のキャパシ
タＣ１１の一端が充電され、差動増幅器５２の出力信号
が“Ｈ”に固定される。
ＲＮＧＢが“Ｌ”のときは、ＮＡＮＤ論理ゲートＧ１９
とＧ２０で構成されるフリップフロップ回路５０が動作
して、内部電源電圧Ｖｃｃに逆比例した周波数を有する
発振信号ＦＩが出力される。また、制御信号ＲＮＧＢが
“Ｈ”のときの非発振時では、トランジスタＱｎ６がオ
ンして、発振信号ＦＩが“Ｌ”に固定されると共に、ト
ランジスタＱｐ４がオンして反転回路５１中のキャパシ
タＣ１１の一端が充電され、差動増幅器５２の出力信号
が“Ｈ”に固定される。
【００９６】図１６は、図１に示されるＶｐｐ駆動回路
１１の残りの回路部分の構成を示している。この図１６
に示した回路は、上記図１５の回路で発生される発振信
号ＦＩを受けて前記４種類の駆動信号ＦＩ１、ＦＩ２、
ＦＩ３、ＦＩ４を発生するものであり、信号遅延回路Ｄ
ＬＹ１〜ＤＬＹ３、ＮＡＮＤ論理ゲート回路Ｇ２１、Ｇ
２２、ＮＯＲ論理ゲート回路Ｇ２３、Ｇ２４、インバー
タＩ１９〜Ｉ２２、高耐圧ｐチャネルＭＯＳトランジス
タＱｈｐ１９〜Ｑｈｐ２２及び高耐圧ｎチャネルＭＯＳ
トランジスタＱｈｎ３６〜Ｑｈｎ３９とから構成されて
いる。
１１の残りの回路部分の構成を示している。この図１６
に示した回路は、上記図１５の回路で発生される発振信
号ＦＩを受けて前記４種類の駆動信号ＦＩ１、ＦＩ２、
ＦＩ３、ＦＩ４を発生するものであり、信号遅延回路Ｄ
ＬＹ１〜ＤＬＹ３、ＮＡＮＤ論理ゲート回路Ｇ２１、Ｇ
２２、ＮＯＲ論理ゲート回路Ｇ２３、Ｇ２４、インバー
タＩ１９〜Ｉ２２、高耐圧ｐチャネルＭＯＳトランジス
タＱｈｐ１９〜Ｑｈｐ２２及び高耐圧ｎチャネルＭＯＳ
トランジスタＱｈｎ３６〜Ｑｈｎ３９とから構成されて
いる。
【００９７】上記３個の信号遅延回路ＤＬＹ１〜ＤＬＹ
３は直列接続されており、これら各信号遅延回路は、上
記図１５の回路で発生される発振信号ＦＩを時間ｔ２、
ｔ１、ｔ２だけ遅らせて出力する。上記２個の信号遅延
回路ＤＬＹ１、ＤＬＹ２の出力信号はＮＡＮＤ論理ゲー
ト回路Ｇ２１に供給される。そして、前記駆動信号ＦＩ
１はこのＮＡＮＤ論理ゲート回路Ｇ２１の出力信号とし
て得られる。上記２個の信号遅延回路ＤＬＹ１、ＤＬＹ
２の出力信号はＮＯＲ論理ゲート回路Ｇ２３に供給され
る。そして、このＮＯＲ論理ゲート回路Ｇ２３の出力信
号がインバータＩ１９で反転されることにより前記駆動
信号ＦＩ２が得られる。
３は直列接続されており、これら各信号遅延回路は、上
記図１５の回路で発生される発振信号ＦＩを時間ｔ２、
ｔ１、ｔ２だけ遅らせて出力する。上記２個の信号遅延
回路ＤＬＹ１、ＤＬＹ２の出力信号はＮＡＮＤ論理ゲー
ト回路Ｇ２１に供給される。そして、前記駆動信号ＦＩ
１はこのＮＡＮＤ論理ゲート回路Ｇ２１の出力信号とし
て得られる。上記２個の信号遅延回路ＤＬＹ１、ＤＬＹ
２の出力信号はＮＯＲ論理ゲート回路Ｇ２３に供給され
る。そして、このＮＯＲ論理ゲート回路Ｇ２３の出力信
号がインバータＩ１９で反転されることにより前記駆動
信号ＦＩ２が得られる。
【００９８】さらに前記信号ＦＩ及び信号遅延回路ＤＬ
Ｙ３の出力信号はＮＯＲ論理ゲート回路Ｇ２４に供給さ
れる。このＮＯＲ論理ゲート回路Ｇ２４の出力信号は、
トランジスタＱｈｐ１９、Ｑｈｐ２０、Ｑｈｎ３６、Ｑ
ｈｎ３７とインバータＩ２１とから構成されたレベル変
換回路５５によってＶｃｃ系の信号からＶｈ系の信号に
レベル変換されることにより、前記駆動信号ＦＩ３が得
られる。
Ｙ３の出力信号はＮＯＲ論理ゲート回路Ｇ２４に供給さ
れる。このＮＯＲ論理ゲート回路Ｇ２４の出力信号は、
トランジスタＱｈｐ１９、Ｑｈｐ２０、Ｑｈｎ３６、Ｑ
ｈｎ３７とインバータＩ２１とから構成されたレベル変
換回路５５によってＶｃｃ系の信号からＶｈ系の信号に
レベル変換されることにより、前記駆動信号ＦＩ３が得
られる。
【００９９】前記信号ＦＩ及び信号遅延回路ＤＬＹ３の
出力信号はＮＡＮＤ論理ゲート回路Ｇ２２に供給され
る。また、このＮＡＮＤ論理ゲート回路Ｇ２２の出力信
号はインバータＩ２０によって反転される。このインバ
ータＩ２０の出力信号は、トランジスタＱｈｐ２１、Ｑ
ｈｐ２２、Ｑｈｎ３８、Ｑｈｎ３９とインバータＩ２２
とから構成されたレベル変換回路５６によってＶｃｃ系
の信号からＶｈ系の信号にレベル変換されることによ
り、前記駆動信号ＦＩ４が得られる。これら各駆動信号
の関係を図１７のタイミングチャートに示す。
出力信号はＮＡＮＤ論理ゲート回路Ｇ２２に供給され
る。また、このＮＡＮＤ論理ゲート回路Ｇ２２の出力信
号はインバータＩ２０によって反転される。このインバ
ータＩ２０の出力信号は、トランジスタＱｈｐ２１、Ｑ
ｈｐ２２、Ｑｈｎ３８、Ｑｈｎ３９とインバータＩ２２
とから構成されたレベル変換回路５６によってＶｃｃ系
の信号からＶｈ系の信号にレベル変換されることによ
り、前記駆動信号ＦＩ４が得られる。これら各駆動信号
の関係を図１７のタイミングチャートに示す。
【０１００】従って、この図１６の回路で発生される駆
動信号ＦＩ１とＦＩ２とは０Ｖと電圧Ｖｃｃの間の振幅
を持つ信号であり、駆動信号ＦＩ３とＦＩ４は０Ｖと電
圧Ｖｈの間の振幅を持つ信号となる。
動信号ＦＩ１とＦＩ２とは０Ｖと電圧Ｖｃｃの間の振幅
を持つ信号であり、駆動信号ＦＩ３とＦＩ４は０Ｖと電
圧Ｖｈの間の振幅を持つ信号となる。
【０１０１】なお、上記各遅延回路ＤＬＹ１、ＤＬＹ
２、ＤＬＹ３、ＮＡＮＤ論理ゲート回路Ｇ２１、Ｇ２
２、ＮＯＲ論理ゲートＧ２３、Ｇ２４、インバータＩ１
９〜Ｉ２２にはそれぞれ電源電圧として内部電源電圧Ｖ
ｃｃが与えられる。
２、ＤＬＹ３、ＮＡＮＤ論理ゲート回路Ｇ２１、Ｇ２
２、ＮＯＲ論理ゲートＧ２３、Ｇ２４、インバータＩ１
９〜Ｉ２２にはそれぞれ電源電圧として内部電源電圧Ｖ
ｃｃが与えられる。
【０１０２】図１８は図１に示されるＶｐｐリミッタ９
の具体的な回路構成を示している。このＶｐｐリミッタ
９は、前記Ｖｐｐ発生回路７で発生される高電圧Ｖｐｐ
の値を、前記Ｖｐｐレベル検出回路１４の出力信号Ｈ
Ｈ、ＨＬに基づいて制限する機能を有するものであり、
３個の抵抗Ｒ３〜Ｒ５、ｎチャネルＭＯＳトランジスタ
Ｑｎ１６〜Ｑｎ１９、ｐチャネルＭＯＳトランジスタＱ
ｐ１３〜Ｑｐ１５、ディプレッション型の高耐圧トラン
ジスタＱｄ１及び高耐圧のｎチャネルＭＯＳトランジス
タＱｈｎ４０とから構成されている。
の具体的な回路構成を示している。このＶｐｐリミッタ
９は、前記Ｖｐｐ発生回路７で発生される高電圧Ｖｐｐ
の値を、前記Ｖｐｐレベル検出回路１４の出力信号Ｈ
Ｈ、ＨＬに基づいて制限する機能を有するものであり、
３個の抵抗Ｒ３〜Ｒ５、ｎチャネルＭＯＳトランジスタ
Ｑｎ１６〜Ｑｎ１９、ｐチャネルＭＯＳトランジスタＱ
ｐ１３〜Ｑｐ１５、ディプレッション型の高耐圧トラン
ジスタＱｄ１及び高耐圧のｎチャネルＭＯＳトランジス
タＱｈｎ４０とから構成されている。
【０１０３】上記３個の抵抗Ｒ３〜Ｒ５は、電圧Ｖｐｐ
のノードと接地電圧のノードとの間に直列に接続されて
おり、上記電圧Ｖｐｐを抵抗分割してＶｐｐよりも低い
２種類の分割電圧を形成する。
のノードと接地電圧のノードとの間に直列に接続されて
おり、上記電圧Ｖｐｐを抵抗分割してＶｐｐよりも低い
２種類の分割電圧を形成する。
【０１０４】上記トランジスタＱｎ１６、１７のソー
ス、ドレイン間の各一端は上記抵抗Ｒ３とＲ４の直列接
続ノード、抵抗Ｒ４とＲ５の直列接続ノードにそれぞれ
接続され、他端は共通に接続されている。そして、一方
のトランジスタＱｎ１６のゲートには前記信号ＬＬが、
他方のトランジスタＱｎ１７のゲートには前記信号ＨＬ
がそれぞれ供給される。すなわち、この２個のトランジ
スタＱｎ１６、１７はスイッチとして作用し、信号Ｈ
Ｌ、ＬＬに基づいて、上記２種類の分割電圧を選択的に
出力する。
ス、ドレイン間の各一端は上記抵抗Ｒ３とＲ４の直列接
続ノード、抵抗Ｒ４とＲ５の直列接続ノードにそれぞれ
接続され、他端は共通に接続されている。そして、一方
のトランジスタＱｎ１６のゲートには前記信号ＬＬが、
他方のトランジスタＱｎ１７のゲートには前記信号ＨＬ
がそれぞれ供給される。すなわち、この２個のトランジ
スタＱｎ１６、１７はスイッチとして作用し、信号Ｈ
Ｌ、ＬＬに基づいて、上記２種類の分割電圧を選択的に
出力する。
【０１０５】上記トランジスタＱｐ１３〜Ｑｐ１５、Ｑ
ｎ１８、Ｑｎ１９からなる回路は、上記トランジスタＱ
ｎ１６、１７のソース、ドレイン間の他端共通接続ノー
ドに得られる先の２種類の分割電圧のいずれか一方を前
記定電圧Ｖｒｅｆと比較する差動増幅器５７を構成して
いる。
ｎ１８、Ｑｎ１９からなる回路は、上記トランジスタＱ
ｎ１６、１７のソース、ドレイン間の他端共通接続ノー
ドに得られる先の２種類の分割電圧のいずれか一方を前
記定電圧Ｖｒｅｆと比較する差動増幅器５７を構成して
いる。
【０１０６】上記ディプレッション型のトランジスタＱ
ｈｄ１のソース、ドレイン間は、外部電源電圧Ｖｄｄの
供給ノードと電圧Ｖｐｐのノードとの間に挿入されてお
り、このトランジスタＱｈｄ１のゲートには前記制御信
号ＲＮＧＢが供給される。さらに上記トランジスタＱｈ
ｎ４０のソース、ドレイン間は、電圧Ｖｐｐのノードと
接地電圧の供給ノードとの間に挿入されており、このト
ランジスタＱｈｎ４０のゲートには上記差動増幅器５７
の出力信号が供給される。
ｈｄ１のソース、ドレイン間は、外部電源電圧Ｖｄｄの
供給ノードと電圧Ｖｐｐのノードとの間に挿入されてお
り、このトランジスタＱｈｄ１のゲートには前記制御信
号ＲＮＧＢが供給される。さらに上記トランジスタＱｈ
ｎ４０のソース、ドレイン間は、電圧Ｖｐｐのノードと
接地電圧の供給ノードとの間に挿入されており、このト
ランジスタＱｈｎ４０のゲートには上記差動増幅器５７
の出力信号が供給される。
【０１０７】このような構成のリミッタでは、信号ＲＮ
ＧＢが“Ｌ”のときに活性化されて電圧Ｖｐｐの電圧調
整が行われる。信号ＲＮＧＢが“Ｈ”の時は、トランジ
スタＱｈｄ１がオンして、Ｖｐｐのノードに内部電源電
圧Ｖｄｄが供給される。
ＧＢが“Ｌ”のときに活性化されて電圧Ｖｐｐの電圧調
整が行われる。信号ＲＮＧＢが“Ｈ”の時は、トランジ
スタＱｈｄ１がオンして、Ｖｐｐのノードに内部電源電
圧Ｖｄｄが供給される。
【０１０８】活性化状態のとき、外部電源電圧Ｖｄｄの
値が比較的高く、前記Ｖｐｐレベル検出回路１４から出
力される信号ＨＬが“Ｈ”のとき、トランジスタＱｎ１
７がオンして、前記２種類の分割電圧のうち、抵抗Ｒ４
とＲ５の直列接続ノードに得られる高い値の分割電圧が
差動増幅器５７に供給される。差動増幅器５７では、こ
の分割電圧が定電圧Ｖｒｅｆと比較され、この比較出力
に基づいてトランジスタＱｈｎ４０のゲートが制御され
るので、電圧Ｖｐｐは比較的高い値の一定値となるよう
に制限される。
値が比較的高く、前記Ｖｐｐレベル検出回路１４から出
力される信号ＨＬが“Ｈ”のとき、トランジスタＱｎ１
７がオンして、前記２種類の分割電圧のうち、抵抗Ｒ４
とＲ５の直列接続ノードに得られる高い値の分割電圧が
差動増幅器５７に供給される。差動増幅器５７では、こ
の分割電圧が定電圧Ｖｒｅｆと比較され、この比較出力
に基づいてトランジスタＱｈｎ４０のゲートが制御され
るので、電圧Ｖｐｐは比較的高い値の一定値となるよう
に制限される。
【０１０９】他方、外部電源電圧Ｖｄｄの値が比較的低
く、前記Ｖｐｐレベル検出回路１４から出力される信号
ＬＬが“Ｈ”のときは、トランジスタＱｎ１６がオンし
て、前記２種類の分割電圧のうち、抵抗Ｒ３とＲ４の直
列接続ノードに得られる低い値の分割電圧が差動増幅器
５７に供給される。差動増幅器５７では、この分割電圧
が定電圧Ｖｒｅｆと比較され、この比較出力に基づいて
トランジスタＱｈｎ４０のゲートが制御されるので、電
圧Ｖｐｐは比較的低い一定値となるように制限される。
く、前記Ｖｐｐレベル検出回路１４から出力される信号
ＬＬが“Ｈ”のときは、トランジスタＱｎ１６がオンし
て、前記２種類の分割電圧のうち、抵抗Ｒ３とＲ４の直
列接続ノードに得られる低い値の分割電圧が差動増幅器
５７に供給される。差動増幅器５７では、この分割電圧
が定電圧Ｖｒｅｆと比較され、この比較出力に基づいて
トランジスタＱｈｎ４０のゲートが制御されるので、電
圧Ｖｐｐは比較的低い一定値となるように制限される。
【０１１０】すなわち、前記図１のメモリでは、外部電
源電圧Ｖｄｄの値が比較的低いとき、電圧Ｖｐｐを低く
することでＶｐｐ発生回路７における電流供給能力の低
下を防ぎ、これにより書き込みや消去を正常に行えるよ
うにしている。
源電圧Ｖｄｄの値が比較的低いとき、電圧Ｖｐｐを低く
することでＶｐｐ発生回路７における電流供給能力の低
下を防ぎ、これにより書き込みや消去を正常に行えるよ
うにしている。
【０１１１】なお、書き込みと消去で電圧Ｖｐｐの値を
変えることも容易に実施できる。これは、書き込みと消
去で抵抗Ｒ３、Ｒ４、Ｒ５の抵抗比を変えることで容易
に実現できる。
変えることも容易に実施できる。これは、書き込みと消
去で抵抗Ｒ３、Ｒ４、Ｒ５の抵抗比を変えることで容易
に実現できる。
【０１１２】図１９は、図１に示されるＶｈ発生回路１
０の具体的な回路構成を示している。このＶｈ発生回路
１０は、前記図１４に示したＶｐｐ発生回路７とほぼ同
様の構成であり、高耐圧ｎチャネルＭＯＳトランジスタ
Ｑｈｎ４１〜Ｑｈｎ４６とキャパシタＣ１３〜Ｃ１６と
で構成されている。
０の具体的な回路構成を示している。このＶｈ発生回路
１０は、前記図１４に示したＶｐｐ発生回路７とほぼ同
様の構成であり、高耐圧ｎチャネルＭＯＳトランジスタ
Ｑｈｎ４１〜Ｑｈｎ４６とキャパシタＣ１３〜Ｃ１６と
で構成されている。
【０１１３】そして、上記キャパシタＣ１３、Ｃ１５の
各他端には２種類の駆動信号ＦＩ１Ｓ、ＦＩ２Ｓが交互
に供給され、上記キャパシタＣ１４、Ｃ１６各他端には
２種類の駆動信号ＦＩ４Ｓ、ＦＩ３Ｓが交互に供給され
る。
各他端には２種類の駆動信号ＦＩ１Ｓ、ＦＩ２Ｓが交互
に供給され、上記キャパシタＣ１４、Ｃ１６各他端には
２種類の駆動信号ＦＩ４Ｓ、ＦＩ３Ｓが交互に供給され
る。
【０１１４】図１４のような構成のＶｈ発生回路の基本
的な動作は、前記図１４に示したＶｐｐ発生回路７と同
様なのでその説明は省略する。なお、キャパシタＣ１
４、Ｃ１６は、電圧転送時に、高耐圧ｎチャネルＭＯＳ
トランジスタＱｈｎ４３、Ｑｈｎ４５それぞれにおける
しきい値分の転送効率低下を防ぐ目的で設けられてい
る。また、上記信号ＦＩ１Ｓ〜ＦＩ４Ｓは全てＶｃｃ系
の信号である。
的な動作は、前記図１４に示したＶｐｐ発生回路７と同
様なのでその説明は省略する。なお、キャパシタＣ１
４、Ｃ１６は、電圧転送時に、高耐圧ｎチャネルＭＯＳ
トランジスタＱｈｎ４３、Ｑｈｎ４５それぞれにおける
しきい値分の転送効率低下を防ぐ目的で設けられてい
る。また、上記信号ＦＩ１Ｓ〜ＦＩ４Ｓは全てＶｃｃ系
の信号である。
【０１１５】図２０は、図１に示されているＶｈ駆動回
路１２の具体的な回路構成を示している。この回路は、
前記図１５に示される回路で発生される信号ＦＩと、前
記Ｖｐｐレベル検出回路１４で発生される信号ＬＬとを
受け、外部電源電圧Ｖｄｄの値が比較的高いときに、上
記図１９に示されるＶｈ発生回路１０で使用される駆動
信号ＦＩ１Ｓ〜ＦＩ４Ｓを発生するものであり、信号遅
延回路ＤＬＹ４〜ＤＬＹ６、ＮＡＮＤ論理ゲート回路Ｇ
２５〜Ｇ２７、ＮＯＲ論理ゲート回路Ｇ２８、Ｇ２９、
インバータＩ２３〜Ｉ２５とから構成されている。
路１２の具体的な回路構成を示している。この回路は、
前記図１５に示される回路で発生される信号ＦＩと、前
記Ｖｐｐレベル検出回路１４で発生される信号ＬＬとを
受け、外部電源電圧Ｖｄｄの値が比較的高いときに、上
記図１９に示されるＶｈ発生回路１０で使用される駆動
信号ＦＩ１Ｓ〜ＦＩ４Ｓを発生するものであり、信号遅
延回路ＤＬＹ４〜ＤＬＹ６、ＮＡＮＤ論理ゲート回路Ｇ
２５〜Ｇ２７、ＮＯＲ論理ゲート回路Ｇ２８、Ｇ２９、
インバータＩ２３〜Ｉ２５とから構成されている。
【０１１６】すなわち、上記信号ＦＩと信号ＬＬとがＮ
ＡＮＤ論理ゲート回路Ｇ２５に供給され、このＮＡＮＤ
論理ゲート回路Ｇ２５の出力信号がインバータＩ２３で
反転される。
ＡＮＤ論理ゲート回路Ｇ２５に供給され、このＮＡＮＤ
論理ゲート回路Ｇ２５の出力信号がインバータＩ２３で
反転される。
【０１１７】上記３個の信号遅延回路ＤＬＹ４〜ＤＬＹ
６は直列接続されており、これら各信号遅延回路は、上
記インバータＩ２３の出力信号を時間ｔ２、ｔ１、ｔ２
だけ遅らせて出力する。上記２個の信号遅延回路ＤＬＹ
４、ＤＬＹ５の出力信号はＮＡＮＤ論理ゲート回路Ｇ２
６に供給される。そして、前記駆動信号ＦＩ１Ｓはこの
ＮＡＮＤ論理ゲート回路Ｇ２６の出力信号として得られ
る。上記２個の信号遅延回路ＤＬＹ４、ＤＬＹ５の出力
信号はＮＯＲ論理ゲート回路Ｇ２８に供給される。そし
て、このＮＯＲ論理ゲート回路Ｇ２８の出力信号がイン
バータＩ２４で反転されることにより前記駆動信号ＦＩ
２Ｓが得られる。
６は直列接続されており、これら各信号遅延回路は、上
記インバータＩ２３の出力信号を時間ｔ２、ｔ１、ｔ２
だけ遅らせて出力する。上記２個の信号遅延回路ＤＬＹ
４、ＤＬＹ５の出力信号はＮＡＮＤ論理ゲート回路Ｇ２
６に供給される。そして、前記駆動信号ＦＩ１Ｓはこの
ＮＡＮＤ論理ゲート回路Ｇ２６の出力信号として得られ
る。上記２個の信号遅延回路ＤＬＹ４、ＤＬＹ５の出力
信号はＮＯＲ論理ゲート回路Ｇ２８に供給される。そし
て、このＮＯＲ論理ゲート回路Ｇ２８の出力信号がイン
バータＩ２４で反転されることにより前記駆動信号ＦＩ
２Ｓが得られる。
【０１１８】さらに上記インバータＩ２３の出力信号及
び信号遅延回路ＤＬＹ６の出力信号はＮＯＲ論理ゲート
回路Ｇ２９に供給される。前記駆動信号ＦＩ３Ｓはこの
ＮＯＲ論理ゲート回路Ｇ２９の出力信号として得られ
る。上記インバータＩ２３の出力信号及び信号遅延回路
ＤＬＹ６の出力信号はＮＡＮＤ論理ゲート回路Ｇ２７に
供給される。また、このＮＡＮＤ論理ゲート回路Ｇ２７
の出力信号はインバータＩ２５によって反転される。前
記駆動信号ＦＩ４ＳはこのインバータＩ２５の出力信号
として得られる。
び信号遅延回路ＤＬＹ６の出力信号はＮＯＲ論理ゲート
回路Ｇ２９に供給される。前記駆動信号ＦＩ３Ｓはこの
ＮＯＲ論理ゲート回路Ｇ２９の出力信号として得られ
る。上記インバータＩ２３の出力信号及び信号遅延回路
ＤＬＹ６の出力信号はＮＡＮＤ論理ゲート回路Ｇ２７に
供給される。また、このＮＡＮＤ論理ゲート回路Ｇ２７
の出力信号はインバータＩ２５によって反転される。前
記駆動信号ＦＩ４ＳはこのインバータＩ２５の出力信号
として得られる。
【０１１９】なお、上記ＮＡＮＤ論理ゲート回路Ｇ２５
〜Ｇ２７、ＮＯＲ論理ゲート回路Ｇ２８、Ｇ２９、イン
バータＩ２３〜Ｉ２５には電源電圧としてそれぞれ内部
電源電圧Ｖｃｃが供給されている。従って、上記駆動信
号ＦＩ１Ｓ〜ＦＩ４Ｓは０ＶとＶｃｃの間の振幅を持っ
た信号である。また、この回路で発生される上記駆動信
号ＦＩ１Ｓ〜ＦＩ４Ｓのタイミングは、図１７に示され
る駆動信号ＦＩ１〜ＦＩ４のタイミングと同じである。
〜Ｇ２７、ＮＯＲ論理ゲート回路Ｇ２８、Ｇ２９、イン
バータＩ２３〜Ｉ２５には電源電圧としてそれぞれ内部
電源電圧Ｖｃｃが供給されている。従って、上記駆動信
号ＦＩ１Ｓ〜ＦＩ４Ｓは０ＶとＶｃｃの間の振幅を持っ
た信号である。また、この回路で発生される上記駆動信
号ＦＩ１Ｓ〜ＦＩ４Ｓのタイミングは、図１７に示され
る駆動信号ＦＩ１〜ＦＩ４のタイミングと同じである。
【０１２０】図１のメモリにおいて、外部電源電圧Ｖｄ
ｄの値が比較的高いとき、Ｖｈ発生回路１０を活性にし
なくてもＶｐｐ発生回路８は十分な電流供給能力がある
ので、Ｖｈ発生回路１０を非活性にすることで消費電力
の削減を図ることができる。
ｄの値が比較的高いとき、Ｖｈ発生回路１０を活性にし
なくてもＶｐｐ発生回路８は十分な電流供給能力がある
ので、Ｖｈ発生回路１０を非活性にすることで消費電力
の削減を図ることができる。
【０１２１】図２１は図１に示されるＶｈリミッタ１１
の具体的な回路構成を示している。このＶｈリミッタ１
１の具体的な回路は、前記図１８に示したＶｐｐリミッ
タ９とほぼ同様な構成であるので、Ｖｐｐリミッタ９と
異なる点のみを説明する。図１８のＶｐｐリミッタ９で
は３個の抵抗Ｒ３〜Ｒ５を用いて、Ｖｐｐから２種類の
分割電圧を得るようにしていたが、このＶｈリミッタ１
１では２個の抵抗Ｒ６、Ｒ６を直列接続して、電圧Ｖｈ
から１種類の分割電圧を得るようにしている。
の具体的な回路構成を示している。このＶｈリミッタ１
１の具体的な回路は、前記図１８に示したＶｐｐリミッ
タ９とほぼ同様な構成であるので、Ｖｐｐリミッタ９と
異なる点のみを説明する。図１８のＶｐｐリミッタ９で
は３個の抵抗Ｒ３〜Ｒ５を用いて、Ｖｐｐから２種類の
分割電圧を得るようにしていたが、このＶｈリミッタ１
１では２個の抵抗Ｒ６、Ｒ６を直列接続して、電圧Ｖｈ
から１種類の分割電圧を得るようにしている。
【０１２２】なお、前記差動増幅器５７に対応したもの
が差動増幅器５８であり、この差動増幅器５８内のｐチ
ャネルＭＯＳトランジスタＱｐ１６〜Ｑｐ１８、ｎチャ
ネルＭＯＳトランジスタＱｎ２０、Ｑｎ２１は、前記差
動増幅器５７内のトランジスタＱｐ１３〜Ｑｐ１５、Ｑ
ｎ１８、Ｑｎ１９に対応している。
が差動増幅器５８であり、この差動増幅器５８内のｐチ
ャネルＭＯＳトランジスタＱｐ１６〜Ｑｐ１８、ｎチャ
ネルＭＯＳトランジスタＱｎ２０、Ｑｎ２１は、前記差
動増幅器５７内のトランジスタＱｐ１３〜Ｑｐ１５、Ｑ
ｎ１８、Ｑｎ１９に対応している。
【０１２３】また、ディプレッション型の高耐圧ＭＯＳ
トランジスタＱｈｄ２は前記トランジスタＱｈｄ１に対
応するものであり、そのゲートには制御信号ＲＮＧＢＳ
が供給される。この制御信号ＲＮＧＢＳは、前記信号Ｒ
ＮＧＢを反転するインバータＩ２６と、このインバータ
Ｉ２６の出力信号及び前記信号ＬＬが供給されるＮＡＮ
Ｄ論理ゲート回路Ｇ３０の出力信号として得られる。さ
らに、高耐圧のｎチャネルＭＯＳトランジスタＱｈｎ４
７は前記トランジスタＱｈｎ４０に対応している。な
お、上記インバータＩ２６とＮＡＮＤ論理ゲート回路Ｇ
３０には、電源電圧として内部電源電圧Ｖｃｃが供給さ
れる。
トランジスタＱｈｄ２は前記トランジスタＱｈｄ１に対
応するものであり、そのゲートには制御信号ＲＮＧＢＳ
が供給される。この制御信号ＲＮＧＢＳは、前記信号Ｒ
ＮＧＢを反転するインバータＩ２６と、このインバータ
Ｉ２６の出力信号及び前記信号ＬＬが供給されるＮＡＮ
Ｄ論理ゲート回路Ｇ３０の出力信号として得られる。さ
らに、高耐圧のｎチャネルＭＯＳトランジスタＱｈｎ４
７は前記トランジスタＱｈｎ４０に対応している。な
お、上記インバータＩ２６とＮＡＮＤ論理ゲート回路Ｇ
３０には、電源電圧として内部電源電圧Ｖｃｃが供給さ
れる。
【０１２４】このような構成のリミッタでは、信号ＲＮ
ＧＢＳが“Ｌ”のときに活性化されて電圧Ｖｈの電圧調
整が行われる。また、信号ＲＮＧＢが“Ｈ”の時は、ト
ランジスタＱｈｄ１がオンし、Ｖｈのノードに内部電源
電圧Ｖｄｄが供給される。
ＧＢＳが“Ｌ”のときに活性化されて電圧Ｖｈの電圧調
整が行われる。また、信号ＲＮＧＢが“Ｈ”の時は、ト
ランジスタＱｈｄ１がオンし、Ｖｈのノードに内部電源
電圧Ｖｄｄが供給される。
【０１２５】活性化状態のとき、抵抗Ｒ６とＲ７の直列
接続ノードに得られる分割電圧が差動増幅器５８に供給
される。差動増幅器５８では、この分割電圧が定電圧Ｖ
ｒｅｆと比較され、この比較出力に基づいてトランジス
タＱｈｎ４７のゲートが制御されるので、電圧Ｖｈが一
定値となるように制限される。
接続ノードに得られる分割電圧が差動増幅器５８に供給
される。差動増幅器５８では、この分割電圧が定電圧Ｖ
ｒｅｆと比較され、この比較出力に基づいてトランジス
タＱｈｎ４７のゲートが制御されるので、電圧Ｖｈが一
定値となるように制限される。
【０１２６】図２２は、図１に示される、Ｖｄｄレベル
検出回路１４と降圧回路１５の具体的な回路構成を示し
ている。
検出回路１４と降圧回路１５の具体的な回路構成を示し
ている。
【０１２７】図２２に示した回路には、外部電源電圧Ｖ
ｄｄの供給ノードと接地電圧の供給ノードとの間に直列
に挿入された抵抗Ｒ１０、ダイオードＤ２、高耐圧のｎ
チャネルＭＯＳトランジスタＱｈｎ５１からなる定電圧
発生回路５９が設けられている。上記トランジスタＱｈ
ｎ５１のゲートには前記降圧回路制御端子１６に供給さ
れる制御信号が入力され、この制御信号が“Ｈ”のとき
に上記トランジスタＱｈｎ５１がオンして、ダイオード
Ｄ２の逆方向ブレークダウン電圧に応じた定電圧Ｖｓｔ
が発生する。
ｄｄの供給ノードと接地電圧の供給ノードとの間に直列
に挿入された抵抗Ｒ１０、ダイオードＤ２、高耐圧のｎ
チャネルＭＯＳトランジスタＱｈｎ５１からなる定電圧
発生回路５９が設けられている。上記トランジスタＱｈ
ｎ５１のゲートには前記降圧回路制御端子１６に供給さ
れる制御信号が入力され、この制御信号が“Ｈ”のとき
に上記トランジスタＱｈｎ５１がオンして、ダイオード
Ｄ２の逆方向ブレークダウン電圧に応じた定電圧Ｖｓｔ
が発生する。
【０１２８】Ｖｄｄレベル検出回路１４は、高耐圧ｐチ
ャネルＭＯＳトランジスタＱｈｐ２５〜Ｑｈｐ２８、高
耐圧ｎチャネルＭＯＳトランジスタＱｈｎ５２、Ｑｈｎ
５３、抵抗Ｒ１１、Ｒ１２及び高耐圧ＭＯＳトランジス
タを用いた高耐圧インバータＩｈ１〜Ｉｈ３で構成され
ている。すなわち、トランジスタＱｈｐ２５、抵抗Ｒ１
２、Ｒ１３からなる回路は、外部電源電圧Ｖｄｄを抵抗
分割する電圧分割回路６０であり、前記制御端子１６の
信号がインバータＩｈ１を介してトランジスタＱｈｐ２
５のゲートに供給される。この電圧分割回路６０におい
て、前記制御端子１６に供給される信号が“Ｈ”のと
き、インバータＩｈ１の出力信号は“Ｌ”となり、トラ
ンジスタＱｈｐ２５がオンして活性化される。
ャネルＭＯＳトランジスタＱｈｐ２５〜Ｑｈｐ２８、高
耐圧ｎチャネルＭＯＳトランジスタＱｈｎ５２、Ｑｈｎ
５３、抵抗Ｒ１１、Ｒ１２及び高耐圧ＭＯＳトランジス
タを用いた高耐圧インバータＩｈ１〜Ｉｈ３で構成され
ている。すなわち、トランジスタＱｈｐ２５、抵抗Ｒ１
２、Ｒ１３からなる回路は、外部電源電圧Ｖｄｄを抵抗
分割する電圧分割回路６０であり、前記制御端子１６の
信号がインバータＩｈ１を介してトランジスタＱｈｐ２
５のゲートに供給される。この電圧分割回路６０におい
て、前記制御端子１６に供給される信号が“Ｈ”のと
き、インバータＩｈ１の出力信号は“Ｌ”となり、トラ
ンジスタＱｈｐ２５がオンして活性化される。
【０１２９】また、上記トランジスタＱｈｐ２６〜Ｑｈ
ｐ２８及びトランジスタＱｈｎ５２、Ｑｈｎ５３は、上
記電圧分割回路６０からの出力電圧と前記定電圧Ｖｓｔ
とを比較する差動増幅器６１を構成しており、この差動
増幅器６１の出力信号をインバータＩｈ２で反転するこ
とにより一方の信号ＬＬが得られ、さらにこの信号ＬＬ
をインバータＩｈ３で反転することにより他方の信号Ｈ
Ｌが得られる。
ｐ２８及びトランジスタＱｈｎ５２、Ｑｈｎ５３は、上
記電圧分割回路６０からの出力電圧と前記定電圧Ｖｓｔ
とを比較する差動増幅器６１を構成しており、この差動
増幅器６１の出力信号をインバータＩｈ２で反転するこ
とにより一方の信号ＬＬが得られ、さらにこの信号ＬＬ
をインバータＩｈ３で反転することにより他方の信号Ｈ
Ｌが得られる。
【０１３０】上記構成以外の回路が降圧回路１５を構成
している。
している。
【０１３１】すなわち、制御端子１６の信号は上記信号
ＬＬと共に高耐圧ＮＡＮＤ論理ゲート回路Ｇｈ１に供給
され、制御端子１６の信号は上記信号ＨＬと共に高耐圧
ＮＡＮＤ論理ゲート回路Ｇｈ２に供給される。さらにＮ
ＡＮＤ論理ゲート回路Ｇｈ２の出力信号はインバータＩ
ｈ４によって反転される。そして、ＮＡＮＤ論理ゲート
回路Ｇｈ２の出力信号は制御信号ＤＶＢ（制御信号ＤＶ
の反転信号）として、インバータＩｈ４の出力信号は制
御信号ＤＶとして、それぞれ降圧回路１５内部の他の回
路部分に供給される。なお、この上記両ＮＡＮＤ論理ゲ
ート回路Ｇｈ１、Ｇｈ２及びインバータＩｈ４はそれぞ
れ、高耐圧ＭＯＳトランジスタによって構成されてい
る。
ＬＬと共に高耐圧ＮＡＮＤ論理ゲート回路Ｇｈ１に供給
され、制御端子１６の信号は上記信号ＨＬと共に高耐圧
ＮＡＮＤ論理ゲート回路Ｇｈ２に供給される。さらにＮ
ＡＮＤ論理ゲート回路Ｇｈ２の出力信号はインバータＩ
ｈ４によって反転される。そして、ＮＡＮＤ論理ゲート
回路Ｇｈ２の出力信号は制御信号ＤＶＢ（制御信号ＤＶ
の反転信号）として、インバータＩｈ４の出力信号は制
御信号ＤＶとして、それぞれ降圧回路１５内部の他の回
路部分に供給される。なお、この上記両ＮＡＮＤ論理ゲ
ート回路Ｇｈ１、Ｇｈ２及びインバータＩｈ４はそれぞ
れ、高耐圧ＭＯＳトランジスタによって構成されてい
る。
【０１３２】降圧回路１５には、高耐圧ｐチャネルＭＯ
ＳトランジスタＱｈｐ２９と２個の抵抗Ｒ１３、Ｒ１４
とからなり、上記電圧分割回路６０と同様に構成された
電圧分割回路６２が設けられている。なお、この電圧分
割回路６２内のトランジスタＱｈｐ２９のゲートは上記
制御信号ＤＶＢで制御される。
ＳトランジスタＱｈｐ２９と２個の抵抗Ｒ１３、Ｒ１４
とからなり、上記電圧分割回路６０と同様に構成された
電圧分割回路６２が設けられている。なお、この電圧分
割回路６２内のトランジスタＱｈｐ２９のゲートは上記
制御信号ＤＶＢで制御される。
【０１３３】トランジスタＱｈｐ３０〜Ｑｈｐ３２及び
トランジスタＱｈｎ５４、Ｑｈｎ５５から回路は、上記
差動増幅器６１と同様に構成され、上記制御信号ＤＶＢ
で活性化制御される差動増幅器６３であり、この差動増
幅器６３の出力信号は前記制御信号ＤＶと共に高耐圧Ｎ
ＡＮＤ論理ゲート回路Ｇｈ３に供給される。さらにこの
ＮＡＮＤ論理ゲート回路Ｇｈ３の出力信号は、前記制御
信号ＤＶＢと共に高耐圧ＮＯＲ論理ゲート回路Ｇｈ４に
供給される。
トランジスタＱｈｎ５４、Ｑｈｎ５５から回路は、上記
差動増幅器６１と同様に構成され、上記制御信号ＤＶＢ
で活性化制御される差動増幅器６３であり、この差動増
幅器６３の出力信号は前記制御信号ＤＶと共に高耐圧Ｎ
ＡＮＤ論理ゲート回路Ｇｈ３に供給される。さらにこの
ＮＡＮＤ論理ゲート回路Ｇｈ３の出力信号は、前記制御
信号ＤＶＢと共に高耐圧ＮＯＲ論理ゲート回路Ｇｈ４に
供給される。
【０１３４】ソース、ドレイン間がそれぞれ並列接続さ
れたトランジスタＱｈｎ５６とＱｈｐ３３及びトランジ
スタＱｈｎ５７とＱｈｐ３４はＣＭＯＳトランスファゲ
ートＴＧ１、ＴＧ２を構成しており、それぞれ上記ＮＡ
ＮＤ論理ゲート回路Ｇｈ３、ＮＯＲ論理ゲート回路Ｇｈ
４の出力信号でスイッチ制御される。そして、上記一方
のトランスファゲートＴＧ１には入力信号として前記定
電圧Ｖｓｔが供給され、上記他方のトランスファゲート
ＴＧ１には入力信号として前記電圧分割回路６２の分割
電圧が供給される。なお、上記両トランスファゲートＴ
Ｇ１、ＴＧ２の出力は共通に接続されている。
れたトランジスタＱｈｎ５６とＱｈｐ３３及びトランジ
スタＱｈｎ５７とＱｈｐ３４はＣＭＯＳトランスファゲ
ートＴＧ１、ＴＧ２を構成しており、それぞれ上記ＮＡ
ＮＤ論理ゲート回路Ｇｈ３、ＮＯＲ論理ゲート回路Ｇｈ
４の出力信号でスイッチ制御される。そして、上記一方
のトランスファゲートＴＧ１には入力信号として前記定
電圧Ｖｓｔが供給され、上記他方のトランスファゲート
ＴＧ１には入力信号として前記電圧分割回路６２の分割
電圧が供給される。なお、上記両トランスファゲートＴ
Ｇ１、ＴＧ２の出力は共通に接続されている。
【０１３５】上記トランジスタＱｈｐ３５〜Ｑｈｐ３７
及びトランジスタＱｈｎ５８、Ｑｈｎ５９からなる回路
は、上記制御信号ＤＶＢで活性化制御される差動増幅器
６４であり、この差動増幅器６４の一方の入力端子であ
るトランジスタＱｈｎ５８のゲートには、上記両トラン
スファゲートＴＧ１、ＴＧ２の出力共通接続ノードの電
圧が供給される。
及びトランジスタＱｈｎ５８、Ｑｈｎ５９からなる回路
は、上記制御信号ＤＶＢで活性化制御される差動増幅器
６４であり、この差動増幅器６４の一方の入力端子であ
るトランジスタＱｈｎ５８のゲートには、上記両トラン
スファゲートＴＧ１、ＴＧ２の出力共通接続ノードの電
圧が供給される。
【０１３６】また、外部電源電圧Ｖｄｄの供給ノードと
降圧電圧Ｖｃｃを得るノードとの間には、ゲートに制御
信号ＤＶが供給されるトランジスタＱｈｎ３８、ゲート
に上記差動増幅器６４の出力信号が供給されるトランジ
スタＱｈｎ３９のソース、ドレイン間が直列に挿入され
ている。また、上記降圧電圧Ｖｃｃのノードと接地電圧
の供給ノードとの間には２個の抵抗Ｒ１５、Ｒ１６が直
列に挿入されている。そして、上記両抵抗Ｒ１５、Ｒ１
６の直列接続ノードの電圧が、上記差動増幅器６４の他
方の入力端子であるトランジスタＱｈｎ５９のゲートに
供給される。
降圧電圧Ｖｃｃを得るノードとの間には、ゲートに制御
信号ＤＶが供給されるトランジスタＱｈｎ３８、ゲート
に上記差動増幅器６４の出力信号が供給されるトランジ
スタＱｈｎ３９のソース、ドレイン間が直列に挿入され
ている。また、上記降圧電圧Ｖｃｃのノードと接地電圧
の供給ノードとの間には２個の抵抗Ｒ１５、Ｒ１６が直
列に挿入されている。そして、上記両抵抗Ｒ１５、Ｒ１
６の直列接続ノードの電圧が、上記差動増幅器６４の他
方の入力端子であるトランジスタＱｈｎ５９のゲートに
供給される。
【０１３７】さらに、外部電源電圧Ｖｄｄの供給ノード
と上記降圧電圧Ｖｃｃのノードとの間には、ゲートに前
記ＮＡＮＤ論理ゲート回路Ｇｈ１の出力信号が供給され
るトランジスタＱｈｐ４０のソース、ドレイン間が挿入
されている。
と上記降圧電圧Ｖｃｃのノードとの間には、ゲートに前
記ＮＡＮＤ論理ゲート回路Ｇｈ１の出力信号が供給され
るトランジスタＱｈｐ４０のソース、ドレイン間が挿入
されている。
【０１３８】図２２のような構成の回路において、降圧
回路制御端子１６に供給される制御信号が“Ｈ”のと
き、定電圧発生回路５９で定電圧Ｖｓｔが発生し、さら
にインバータＩｈ１の出力信号が“Ｌ”となり、Ｖｄｄ
レベル検出回路１４内の電圧分割回路６０と差動増幅器
６１が動作し、外部電源電圧Ｖｄｄの値に比例した分割
電圧と定電圧Ｖｓｔとが比較されて、信号ＬＬ、ＨＬの
いずれか一方が“Ｈ”、他方が“Ｌ”となり、外部電源
電圧Ｖｄｄの値が検出される。
回路制御端子１６に供給される制御信号が“Ｈ”のと
き、定電圧発生回路５９で定電圧Ｖｓｔが発生し、さら
にインバータＩｈ１の出力信号が“Ｌ”となり、Ｖｄｄ
レベル検出回路１４内の電圧分割回路６０と差動増幅器
６１が動作し、外部電源電圧Ｖｄｄの値に比例した分割
電圧と定電圧Ｖｓｔとが比較されて、信号ＬＬ、ＨＬの
いずれか一方が“Ｈ”、他方が“Ｌ”となり、外部電源
電圧Ｖｄｄの値が検出される。
【０１３９】また、降圧回路制御端子１６のレベルが
“Ｈ”で、外部電源電圧Ｖｄｄの値が比較的低い場合、
つまり信号ＬＬが“Ｈ”のときは、トランジスタＱｈｐ
４０がオンになり、内部電源電圧Ｖｃｃの値は外部から
供給される電源電圧Ｖｄｄと等しくなる。
“Ｈ”で、外部電源電圧Ｖｄｄの値が比較的低い場合、
つまり信号ＬＬが“Ｈ”のときは、トランジスタＱｈｐ
４０がオンになり、内部電源電圧Ｖｃｃの値は外部から
供給される電源電圧Ｖｄｄと等しくなる。
【０１４０】他方、降圧回路制御端子１６のレベルが
“Ｈ”で、外部電源電圧Ｖｄｄの値が比較的高い場合、
つまり信号ＬＬが“Ｌ”のときは、上記トランジスタＱ
ｈｐ４０がオフとなり、内部電源電圧Ｖｃｃは、外部か
ら供給される外部電源電圧Ｖｄｄの値よりも低くされ
る。すなわち、降圧回路制御端子１６のレベルが“Ｈ”
で、電圧Ｖｄｄが比較的高い場合、つまり信号ＤＶが
“Ｈ”、ＤＶＢが“Ｌ”のとき、抵抗Ｒ１３とＲ１４の
直列接続ノードの電圧と定電圧Ｖｓｔの高い方と、抵抗
Ｒ１５とＲ１６の直列接続ノードの電圧とが等しくなる
ように制御される。
“Ｈ”で、外部電源電圧Ｖｄｄの値が比較的高い場合、
つまり信号ＬＬが“Ｌ”のときは、上記トランジスタＱ
ｈｐ４０がオフとなり、内部電源電圧Ｖｃｃは、外部か
ら供給される外部電源電圧Ｖｄｄの値よりも低くされ
る。すなわち、降圧回路制御端子１６のレベルが“Ｈ”
で、電圧Ｖｄｄが比較的高い場合、つまり信号ＤＶが
“Ｈ”、ＤＶＢが“Ｌ”のとき、抵抗Ｒ１３とＲ１４の
直列接続ノードの電圧と定電圧Ｖｓｔの高い方と、抵抗
Ｒ１５とＲ１６の直列接続ノードの電圧とが等しくなる
ように制御される。
【０１４１】この結果、降圧回路制御端子１６のレベル
が“Ｈ”のときの内部電源電圧Ｖｃｃは図２３に示され
るようになる。つまり、Ｖｄｄが０からＶ１までの範囲
では、信号ＬＬが“Ｈ”なので、ＶｄｄとＶｃｃは等し
くなる。
が“Ｈ”のときの内部電源電圧Ｖｃｃは図２３に示され
るようになる。つまり、Ｖｄｄが０からＶ１までの範囲
では、信号ＬＬが“Ｈ”なので、ＶｄｄとＶｃｃは等し
くなる。
【０１４２】また、ＶｄｄがＶ１よりも高くＶ２よりも
低い範囲のときは、信号ＬＬが“Ｌ”、つまり信号ＨＬ
が“Ｈ”であり、また、抵抗Ｒ１３とＲ１４の直列接続
ノードの電圧より定電圧Ｖｓｔのほうが高く、Ｖｃｃは
Ｖｄｄより低い一定電圧に固定される。
低い範囲のときは、信号ＬＬが“Ｌ”、つまり信号ＨＬ
が“Ｈ”であり、また、抵抗Ｒ１３とＲ１４の直列接続
ノードの電圧より定電圧Ｖｓｔのほうが高く、Ｖｃｃは
Ｖｄｄより低い一定電圧に固定される。
【０１４３】さらにＶｄｄがＶ２より高い場合は、抵抗
Ｒ１３とＲ１４の直列接続ノードの電圧のほうが定電圧
Ｖｓｔより高くなり、ＶｃｃはＶｄｄより低いＶｄｄに
比例した電圧に制御される。このＶ２以上の値のＶｄｄ
が用いられるのは、フラッシュメモリの信頼性試験時等
であり、高い外部電源電圧Ｖｄｄを加えた時に、内部の
トランジスタ等がどの位の時間耐えられるかを測定する
ためである。
Ｒ１３とＲ１４の直列接続ノードの電圧のほうが定電圧
Ｖｓｔより高くなり、ＶｃｃはＶｄｄより低いＶｄｄに
比例した電圧に制御される。このＶ２以上の値のＶｄｄ
が用いられるのは、フラッシュメモリの信頼性試験時等
であり、高い外部電源電圧Ｖｄｄを加えた時に、内部の
トランジスタ等がどの位の時間耐えられるかを測定する
ためである。
【０１４４】降圧回路制御端子１６のレベルが“Ｌ”の
場合、トランジスタＱｈｐ４０とＱｈｐ３８はともにオ
フするので、内部電源電圧Ｖｃｃのノードには電圧は供
給されない。
場合、トランジスタＱｈｐ４０とＱｈｐ３８はともにオ
フするので、内部電源電圧Ｖｃｃのノードには電圧は供
給されない。
【０１４５】このようにして、図２３に示されるよう
に、第１の電源レンジ（Ｖ１までの範囲）では内部電源
電圧Ｖｃｃは外部から供給される電源電圧Ｖｄｄと等し
くされ、第２の電源レンジ（Ｖ１からＶ２の範囲）で
は、内部電源電圧Ｖｃｃは外部から供給される電源電圧
Ｖｄｄより低い一定電圧に固定される。よって、比較的
高い電源電圧Ｖｄｄが外部から供給された場合、内部の
トランジスタを保護するように内部電源電圧Ｖｃｃは外
部電源電圧Ｖｄｄよりも低くされる。また、フラッシュ
メモリを非常に長い時間待機状態にする場合に、降圧回
路制御端子１６に入力される信号で降圧回路１５やＶｄ
ｄレベル検出回路１４を非活性に制御することができる
ので、このような場合に消費電力を低減することができ
る。
に、第１の電源レンジ（Ｖ１までの範囲）では内部電源
電圧Ｖｃｃは外部から供給される電源電圧Ｖｄｄと等し
くされ、第２の電源レンジ（Ｖ１からＶ２の範囲）で
は、内部電源電圧Ｖｃｃは外部から供給される電源電圧
Ｖｄｄより低い一定電圧に固定される。よって、比較的
高い電源電圧Ｖｄｄが外部から供給された場合、内部の
トランジスタを保護するように内部電源電圧Ｖｃｃは外
部電源電圧Ｖｄｄよりも低くされる。また、フラッシュ
メモリを非常に長い時間待機状態にする場合に、降圧回
路制御端子１６に入力される信号で降圧回路１５やＶｄ
ｄレベル検出回路１４を非活性に制御することができる
ので、このような場合に消費電力を低減することができ
る。
【０１４６】図２４は、本発明の他の実施の形態に係る
フラッシュメモリの構成を示すブロック図である。この
実施の形態のメモリでは、外部電源電圧Ｖｄｄが低いと
きに使用する、外部から供給される書き込みあるいは消
去のための高電圧Ｖｐｐｅｘｔを受けるためのＶｐｐｅ
ｘｔ入力端子１７が設けられる。この端子１７を設ける
ことにより、外部電源電圧Ｖｄｄの値が比較的低いとき
は昇圧効率の悪い電圧Ｖｐｐを内部で昇圧せずにすむ。
フラッシュメモリの構成を示すブロック図である。この
実施の形態のメモリでは、外部電源電圧Ｖｄｄが低いと
きに使用する、外部から供給される書き込みあるいは消
去のための高電圧Ｖｐｐｅｘｔを受けるためのＶｐｐｅ
ｘｔ入力端子１７が設けられる。この端子１７を設ける
ことにより、外部電源電圧Ｖｄｄの値が比較的低いとき
は昇圧効率の悪い電圧Ｖｐｐを内部で昇圧せずにすむ。
【０１４７】上記端子１７に入力された電圧Ｖｐｐｅｘ
ｔの電圧レベルはＶｐｐレベル検出回路１８で検出され
る。このＶｐｐレベル検出回路１８は、電圧Ｖｐｐｅｘ
ｔの電圧レベルを検出して、信号ＰＬ及び信号ＰＬＢ
（信号ＰＬの反転信号）を出力する。例えば、電圧Ｖｐ
ｐｅｘｔの電圧レベルが所定のレベルである時は信号Ｐ
Ｌは“Ｈ”となり、信号ＰＬＢは“Ｌ”となり、所定の
レベルでない時は信号ＰＬは“Ｌ”となり、信号ＰＬＢ
は“Ｈ”となる。また、このメモリでは、上記電圧Ｖｐ
ｐｅｘｔが所定の電圧であることが検出されると、端子
１７に入力された電圧Ｖｐｐｅｘｔを電圧Ｖｐｐとして
内部へ供給するＶｐｐ出力回路１９が設けられている。
また、内部もしくは外部の電圧Ｖｐｐが所定の電圧に達
してないときに、書き込みや消去を禁止するための書き
込み禁止回路２０や消去禁止回路２１も設けられてい
る。
ｔの電圧レベルはＶｐｐレベル検出回路１８で検出され
る。このＶｐｐレベル検出回路１８は、電圧Ｖｐｐｅｘ
ｔの電圧レベルを検出して、信号ＰＬ及び信号ＰＬＢ
（信号ＰＬの反転信号）を出力する。例えば、電圧Ｖｐ
ｐｅｘｔの電圧レベルが所定のレベルである時は信号Ｐ
Ｌは“Ｈ”となり、信号ＰＬＢは“Ｌ”となり、所定の
レベルでない時は信号ＰＬは“Ｌ”となり、信号ＰＬＢ
は“Ｈ”となる。また、このメモリでは、上記電圧Ｖｐ
ｐｅｘｔが所定の電圧であることが検出されると、端子
１７に入力された電圧Ｖｐｐｅｘｔを電圧Ｖｐｐとして
内部へ供給するＶｐｐ出力回路１９が設けられている。
また、内部もしくは外部の電圧Ｖｐｐが所定の電圧に達
してないときに、書き込みや消去を禁止するための書き
込み禁止回路２０や消去禁止回路２１も設けられてい
る。
【０１４８】図２５は、図２４に示したメモリにおける
書き込み回路５の一部回路の具体的な構成を示してい
る。なお、この図２５の回路において、前記図８に示し
た、図１のメモリで使用される書き込み回路５の一部回
路と対応する箇所には同じ符号を付してその説明は省略
する。
書き込み回路５の一部回路の具体的な構成を示してい
る。なお、この図２５の回路において、前記図８に示し
た、図１のメモリで使用される書き込み回路５の一部回
路と対応する箇所には同じ符号を付してその説明は省略
する。
【０１４９】この図２５の回路が図８と異なっている点
は、ＮＡＮＤ論理ゲート回路Ｇ８で構成される書き込み
禁止回路６の出力信号が、３個のＮＡＮＤ論理ゲート回
路Ｇ９、Ｇ１０、Ｇ１２にそれぞれ供給されることであ
る。外部電源電圧Ｖｄｄの値が比較的低い場合で、電圧
Ｖｐｐｅｘｔが所定の電圧でない場合、書き込み制御信
号ＷＲＩＴＥ１とＷＲＩＴＥ２は発生されず、書き込み
動作は禁止される。これにより、外部電源電圧Ｖｄｄの
値が比較的低く、電圧Ｖｐｐが低くて正常な書き込みが
不能な場合は、自動的に書き込みが禁止され、メモリセ
ルがデータ“１”と“０”の間の異常な状態になること
等が防止される。
は、ＮＡＮＤ論理ゲート回路Ｇ８で構成される書き込み
禁止回路６の出力信号が、３個のＮＡＮＤ論理ゲート回
路Ｇ９、Ｇ１０、Ｇ１２にそれぞれ供給されることであ
る。外部電源電圧Ｖｄｄの値が比較的低い場合で、電圧
Ｖｐｐｅｘｔが所定の電圧でない場合、書き込み制御信
号ＷＲＩＴＥ１とＷＲＩＴＥ２は発生されず、書き込み
動作は禁止される。これにより、外部電源電圧Ｖｄｄの
値が比較的低く、電圧Ｖｐｐが低くて正常な書き込みが
不能な場合は、自動的に書き込みが禁止され、メモリセ
ルがデータ“１”と“０”の間の異常な状態になること
等が防止される。
【０１５０】図２６は、図２４に示したメモリにおける
消去回路６の一部回路の具体的な構成を示している。こ
の図２６に示した回路は、データの書き込み時に、前記
メモリセルアレイ１内のソース線ＳＲＣ０、ＳＲＣ１に
所定の電圧を出力する回路であり、図１のメモリで使用
される前記図１１に示した回路に対応している。従っ
て、図１１と対応する箇所には同じ符号を付してその説
明は省略する。この図２６の回路が前記図１１のものと
異なる点は、ＮＡＮＤ論理ゲート回路Ｇ１４で構成され
る消去禁止回路２１の出力信号が前記３個のＮＡＮＤ論
理ゲート回路Ｇ１５〜Ｇ１７にそれぞれ供給されること
である。外部電源電圧Ｖｄｄの値が比較的低い場合で、
電圧Ｖｐｐｅｘｔが所定の電圧でない場合、ソース線Ｓ
ＲＣ０とＳＣＲ１にはＶｐｐは印加されず消去は禁止さ
れる。これにより、外部電源電圧Ｖｄｄの値が比較的低
く、電圧Ｖｐｐが低くて、正常な消去動作が不能な場合
は、自動的に消去が禁止され、メモリセルがデータ
“１”と“０”の間の異常な状態になること等が防止さ
れる。
消去回路６の一部回路の具体的な構成を示している。こ
の図２６に示した回路は、データの書き込み時に、前記
メモリセルアレイ１内のソース線ＳＲＣ０、ＳＲＣ１に
所定の電圧を出力する回路であり、図１のメモリで使用
される前記図１１に示した回路に対応している。従っ
て、図１１と対応する箇所には同じ符号を付してその説
明は省略する。この図２６の回路が前記図１１のものと
異なる点は、ＮＡＮＤ論理ゲート回路Ｇ１４で構成され
る消去禁止回路２１の出力信号が前記３個のＮＡＮＤ論
理ゲート回路Ｇ１５〜Ｇ１７にそれぞれ供給されること
である。外部電源電圧Ｖｄｄの値が比較的低い場合で、
電圧Ｖｐｐｅｘｔが所定の電圧でない場合、ソース線Ｓ
ＲＣ０とＳＣＲ１にはＶｐｐは印加されず消去は禁止さ
れる。これにより、外部電源電圧Ｖｄｄの値が比較的低
く、電圧Ｖｐｐが低くて、正常な消去動作が不能な場合
は、自動的に消去が禁止され、メモリセルがデータ
“１”と“０”の間の異常な状態になること等が防止さ
れる。
【０１５１】図２７は、図２４に示されるメモリにおけ
るＶｐｐ駆動回路８の一部回路の具体的な構成を示して
おり、図１のメモリで使用される前記図１５に示す回路
に対応している。従って、図１５と対応する箇所には同
じ符号を付してその説明は省略する。この図２７の回路
が前記図１５のものと異なる点は、インバータＩ１０１
とＮＡＮＤ論理ゲート回路Ｇ１０１が新たに設けられて
いる点である。また、信号ＲＮＧＢの代わりに信号ＲＮ
ＧＢ２が入力される点である。これによって、外部電源
電圧Ｖｄｄの値が比較的高いときのみ前記信号ＦＩが発
生される。
るＶｐｐ駆動回路８の一部回路の具体的な構成を示して
おり、図１のメモリで使用される前記図１５に示す回路
に対応している。従って、図１５と対応する箇所には同
じ符号を付してその説明は省略する。この図２７の回路
が前記図１５のものと異なる点は、インバータＩ１０１
とＮＡＮＤ論理ゲート回路Ｇ１０１が新たに設けられて
いる点である。また、信号ＲＮＧＢの代わりに信号ＲＮ
ＧＢ２が入力される点である。これによって、外部電源
電圧Ｖｄｄの値が比較的高いときのみ前記信号ＦＩが発
生される。
【０１５２】図２８は、図２４に示されるメモリにおけ
るＶｐｐ出力回路１９とＶｐｐレベル検出回路１８の具
体的な回路構成を示している。この図２８において、イ
ンバータＩ２７〜Ｉ３０、ＮＡＮＤ論理ゲート回路Ｇ３
１、抵抗Ｒ８、Ｒ９、ｐチャネルＭＯＳトランジスタＱ
ｐ２１〜Ｑｐ２３及びｎチャネルＭＯＳトランジスタＱ
ｎ２２〜Ｑｎ２４でＶｐｐレベル検出回路１８が構成さ
れている。
るＶｐｐ出力回路１９とＶｐｐレベル検出回路１８の具
体的な回路構成を示している。この図２８において、イ
ンバータＩ２７〜Ｉ３０、ＮＡＮＤ論理ゲート回路Ｇ３
１、抵抗Ｒ８、Ｒ９、ｐチャネルＭＯＳトランジスタＱ
ｐ２１〜Ｑｐ２３及びｎチャネルＭＯＳトランジスタＱ
ｎ２２〜Ｑｎ２４でＶｐｐレベル検出回路１８が構成さ
れている。
【０１５３】なお、上記差動増幅器６５の活性化を制御
する差動増幅器６５内のトランジスタＱｐ２１のゲート
には制御信号ＥＸＢ（信号ＥＸの反転信号）が供給され
ており、この制御信号ＥＸＢは、インバータＩ３０とＮ
ＡＮＤ論理ゲート回路Ｇ３１とからなる回路で形成され
る。すなわち、上記インバータＩ３０には前記信号ＲＮ
ＧＢが供給され、このインバータＩ３０の出力信号と共
に前記信号ＬＬが上記ＮＡＮＤ論理ゲート回路Ｇ３１に
供給される。そして、上記制御信号ＥＸＢは、このＮＡ
ＮＤ論理ゲート回路Ｇ３１の出力信号として得られる。
また、上記インバータＩ３０とＮＡＮＤ論理ゲート回路
Ｇ３１とには、電源電圧として内部電源電圧Ｖｃｃが供
給される。
する差動増幅器６５内のトランジスタＱｐ２１のゲート
には制御信号ＥＸＢ（信号ＥＸの反転信号）が供給され
ており、この制御信号ＥＸＢは、インバータＩ３０とＮ
ＡＮＤ論理ゲート回路Ｇ３１とからなる回路で形成され
る。すなわち、上記インバータＩ３０には前記信号ＲＮ
ＧＢが供給され、このインバータＩ３０の出力信号と共
に前記信号ＬＬが上記ＮＡＮＤ論理ゲート回路Ｇ３１に
供給される。そして、上記制御信号ＥＸＢは、このＮＡ
ＮＤ論理ゲート回路Ｇ３１の出力信号として得られる。
また、上記インバータＩ３０とＮＡＮＤ論理ゲート回路
Ｇ３１とには、電源電圧として内部電源電圧Ｖｃｃが供
給される。
【０１５４】このような構成のＶｐｐ出力回路１９にお
いて、抵抗Ｒ８とＲ９の直列接続ノードには外部から供
給される電圧Ｖｐｐｅｘｔに比例した電圧が発生し、こ
の電圧と、前記図２７で発生される定電圧Ｖｒｅｆと
を、トランジスタＱｐ２１〜Ｑｐ２３及びトランジスタ
Ｑｎ２２〜Ｑｎ２４からなる差動増幅器６５で比較する
ことで、電圧Ｖｐｐｅｘｔが検出される。すなわち、信
号ＲＮＧＢが“Ｌ”となって外部電源電圧Ｖｄｄの値が
比較的低いときに、電圧Ｖｐｐｅｘｔの電圧レベルが検
出される。電圧Ｖｐｐｅｘｔが十分高いときは、信号Ｐ
Ｌが“Ｈ”、ＰＬＢが“Ｌ”となり、電圧Ｖｐｐｅｘｔ
が低いときは、信号ＰＬが“Ｌ”となり、ＰＬＢが
“Ｈ”となる。
いて、抵抗Ｒ８とＲ９の直列接続ノードには外部から供
給される電圧Ｖｐｐｅｘｔに比例した電圧が発生し、こ
の電圧と、前記図２７で発生される定電圧Ｖｒｅｆと
を、トランジスタＱｐ２１〜Ｑｐ２３及びトランジスタ
Ｑｎ２２〜Ｑｎ２４からなる差動増幅器６５で比較する
ことで、電圧Ｖｐｐｅｘｔが検出される。すなわち、信
号ＲＮＧＢが“Ｌ”となって外部電源電圧Ｖｄｄの値が
比較的低いときに、電圧Ｖｐｐｅｘｔの電圧レベルが検
出される。電圧Ｖｐｐｅｘｔが十分高いときは、信号Ｐ
Ｌが“Ｈ”、ＰＬＢが“Ｌ”となり、電圧Ｖｐｐｅｘｔ
が低いときは、信号ＰＬが“Ｌ”となり、ＰＬＢが
“Ｈ”となる。
【０１５５】高耐圧ｎチャネルＭＯＳトランジスタＱｈ
ｎ４８〜Ｑｈｎ５０と高耐圧ｐチャネルＭＯＳトランジ
スタＱｈｐ２３、Ｑｈｐ２４とでＶｐｐ出力回路１９が
構成されている。すなわち、信号ＲＮＧＢが“Ｌ”とな
り、外部電源電圧Ｖｄｄの値が比較的低いとき、Ｖｐｐ
検出回路１９でＶｐｐｅｘｔが十分高いと検出される
と、トランジスタＱｈｎ４８がオンして、Ｖｐｐｅｘｔ
がＶｐｐとして出力される。
ｎ４８〜Ｑｈｎ５０と高耐圧ｐチャネルＭＯＳトランジ
スタＱｈｐ２３、Ｑｈｐ２４とでＶｐｐ出力回路１９が
構成されている。すなわち、信号ＲＮＧＢが“Ｌ”とな
り、外部電源電圧Ｖｄｄの値が比較的低いとき、Ｖｐｐ
検出回路１９でＶｐｐｅｘｔが十分高いと検出される
と、トランジスタＱｈｎ４８がオンして、Ｖｐｐｅｘｔ
がＶｐｐとして出力される。
【０１５６】なお、図２４のメモリで説明しなかった他
の回路、例えばＶｄｄレベル検出回路１４、Ｖｐｐ発生
回路７等は、図１のメモリに設けられているものと同様
に構成されているので、それらの説明は省略する。
の回路、例えばＶｄｄレベル検出回路１４、Ｖｐｐ発生
回路７等は、図１のメモリに設けられているものと同様
に構成されているので、それらの説明は省略する。
【０１５７】図２９及び図３０は、本発明のフラッシュ
メモリの応用例を示している。図２９は本発明のフラッ
シュメモリを携帯電話８１に内蔵させて、通信プロトコ
ルを記憶させる用途に使用したものである。通常、携帯
電話８１の電源として、１．５Ｖの電池８２が１個使用
される。
メモリの応用例を示している。図２９は本発明のフラッ
シュメモリを携帯電話８１に内蔵させて、通信プロトコ
ルを記憶させる用途に使用したものである。通常、携帯
電話８１の電源として、１．５Ｖの電池８２が１個使用
される。
【０１５８】図３０は、本発明のフラッシュメモリを携
帯型コンピュータ８３に内蔵させて、ＢＩＯＳを記憶さ
せる用途に使用したものである。この携帯型コンピュー
タ８３の電源として、１．５Ｖの電池２８が２個使用さ
れる。
帯型コンピュータ８３に内蔵させて、ＢＩＯＳを記憶さ
せる用途に使用したものである。この携帯型コンピュー
タ８３の電源として、１．５Ｖの電池２８が２個使用さ
れる。
【０１５９】このように、電源電圧の異なるシステムに
おいても、本発明のフラッシュメモリは容易に適用でき
るように構成されている。
おいても、本発明のフラッシュメモリは容易に適用でき
るように構成されている。
【０１６０】上記説明した本発明は、以下のように要約
することができる。
することができる。
【０１６１】即ち、本発明の半導体装置は、外部から供
給される外部電源電圧の電圧レベルを検出する電圧レベ
ル検出回路（Ｖｄｄレベル検出回路１４）と、上記電圧
レベル検出回路で電源電圧レベルが所定レベルよりも低
いことが検出されたときに、上記電源電圧よりも高い電
圧レベルの第１の電圧を発生する第１の電圧発生回路
（Ｖｈ発生回路１０）と、上記外部電源電圧および上記
第１の電圧が供給され、これら外部電源電圧および第１
の電圧に対応した高レベル電圧を有する駆動信号を発生
する駆動信号発生回路（Ｖｐｐ駆動回路８）と、上記駆
動信号によって駆動され、上記外部電源電圧よりも高い
電圧レベルの第２の電圧を発生する第２の電圧発生回路
（Ｖｐｐ発生回路７）とを具備している。
給される外部電源電圧の電圧レベルを検出する電圧レベ
ル検出回路（Ｖｄｄレベル検出回路１４）と、上記電圧
レベル検出回路で電源電圧レベルが所定レベルよりも低
いことが検出されたときに、上記電源電圧よりも高い電
圧レベルの第１の電圧を発生する第１の電圧発生回路
（Ｖｈ発生回路１０）と、上記外部電源電圧および上記
第１の電圧が供給され、これら外部電源電圧および第１
の電圧に対応した高レベル電圧を有する駆動信号を発生
する駆動信号発生回路（Ｖｐｐ駆動回路８）と、上記駆
動信号によって駆動され、上記外部電源電圧よりも高い
電圧レベルの第２の電圧を発生する第２の電圧発生回路
（Ｖｐｐ発生回路７）とを具備している。
【０１６２】本発明の半導体記憶装置は、データの書き
込みが可能なメモリセル（メモリセルＭ）と、上記メモ
リセルにデータの書き込みを行う書き込み回路（書き込
み回路５）と、外部から供給される第１の外部電源電圧
の電圧レベルを検出する第１の電圧レベル検出回路（Ｖ
ｄｄレベル検出回路１４）と、外部から供給される第２
の外部電源電圧の電圧レベルを検出する第２の電圧レベ
ル検出回路（Ｖｐｐレベル検出回路１８）と、上記メモ
リセルにデータ書き込みを行う際に上記メモリセルに印
加する、上記第１の外部電源電圧よりも高電圧の書き込
み電圧を発生する電圧発生回路（Ｖｐｐ発生回路７）
と、上記第１の電圧レベル検出回路で第１の外部電源電
圧レベルが第１の所定レベルよりも低くかつ上記第２の
電圧レベル検出回路で第２の外部電源電圧レベルが第２
の所定レベルよりも低いことが検出されたときは上記書
き込み回路による上記メモリセルへのデータ書き込みを
禁止し、上記第１の電圧レベル検出回路で第１の外部電
源電圧レベルが第１の所定レベルよりも高いことが検出
されたときは上記書き込み回路による上記メモリセルへ
のデータ書き込みを可能にする書き込み禁止回路（書き
込み禁止回路２０）とを具備している。
込みが可能なメモリセル（メモリセルＭ）と、上記メモ
リセルにデータの書き込みを行う書き込み回路（書き込
み回路５）と、外部から供給される第１の外部電源電圧
の電圧レベルを検出する第１の電圧レベル検出回路（Ｖ
ｄｄレベル検出回路１４）と、外部から供給される第２
の外部電源電圧の電圧レベルを検出する第２の電圧レベ
ル検出回路（Ｖｐｐレベル検出回路１８）と、上記メモ
リセルにデータ書き込みを行う際に上記メモリセルに印
加する、上記第１の外部電源電圧よりも高電圧の書き込
み電圧を発生する電圧発生回路（Ｖｐｐ発生回路７）
と、上記第１の電圧レベル検出回路で第１の外部電源電
圧レベルが第１の所定レベルよりも低くかつ上記第２の
電圧レベル検出回路で第２の外部電源電圧レベルが第２
の所定レベルよりも低いことが検出されたときは上記書
き込み回路による上記メモリセルへのデータ書き込みを
禁止し、上記第１の電圧レベル検出回路で第１の外部電
源電圧レベルが第１の所定レベルよりも高いことが検出
されたときは上記書き込み回路による上記メモリセルへ
のデータ書き込みを可能にする書き込み禁止回路（書き
込み禁止回路２０）とを具備している。
【０１６３】本発明の半導体記憶装置は、データの書き
込み／消去が可能なメモリセル（Ｍ）と、上記メモリセ
ルのデータを消去する消去回路（消去回路６）と、外部
から供給される第１の外部電源電圧の電圧レベルを検出
する第１の電圧レベル検出回路（Ｖｄｄレベル検出回路
１４）と、外部から供給される第２の外部電源電圧の電
圧レベルを検出する第２の電圧レベル検出回路（Ｖｐｐ
レベル検出回路１８）と、上記メモリセルのデータ消去
を行う際に上記メモリセルに印加する、上記第１の外部
電源電圧よりも高電圧の消去電圧を発生する電圧発生回
路（Ｖｐｐ発生回路７）と、上記第１の電圧レベル検出
回路で第１の外部電源電圧レベルが第１の所定レベルよ
りも低くかつ上記第２の電圧レベル検出回路で第２の外
部電源電圧レベルが第２の所定レベルよりも低いことが
検出されたときは上記消去回路による上記メモリセルへ
のデータ消去を禁止し、上記第１の電圧レベル検出回路
で第１の外部電源電圧レベルが第１の所定レベルよりも
高いことが検出されたときは上記消去回路による上記メ
モリセルのデータ消去を可能にする消去禁止回路（消去
禁止回路２１）とを具備している。
込み／消去が可能なメモリセル（Ｍ）と、上記メモリセ
ルのデータを消去する消去回路（消去回路６）と、外部
から供給される第１の外部電源電圧の電圧レベルを検出
する第１の電圧レベル検出回路（Ｖｄｄレベル検出回路
１４）と、外部から供給される第２の外部電源電圧の電
圧レベルを検出する第２の電圧レベル検出回路（Ｖｐｐ
レベル検出回路１８）と、上記メモリセルのデータ消去
を行う際に上記メモリセルに印加する、上記第１の外部
電源電圧よりも高電圧の消去電圧を発生する電圧発生回
路（Ｖｐｐ発生回路７）と、上記第１の電圧レベル検出
回路で第１の外部電源電圧レベルが第１の所定レベルよ
りも低くかつ上記第２の電圧レベル検出回路で第２の外
部電源電圧レベルが第２の所定レベルよりも低いことが
検出されたときは上記消去回路による上記メモリセルへ
のデータ消去を禁止し、上記第１の電圧レベル検出回路
で第１の外部電源電圧レベルが第１の所定レベルよりも
高いことが検出されたときは上記消去回路による上記メ
モリセルのデータ消去を可能にする消去禁止回路（消去
禁止回路２１）とを具備している。
【０１６４】本発明の不揮発性半導体記憶装置は、複数
の不揮発性メモリセル（Ｍ）と、外部から供給される外
部電源電圧の電圧レベルを検出する電圧レベル検出回路
（Ｖｄｄレベル検出回路１４）と、上記電圧レベル検出
回路の電圧レベル検出結果に応じて同時に書き込みを行
う上記不揮発性メモリセルの個数を変えて上記複数の不
揮発性メモリセルへデータの書き込みを行う書き込み回
路（書き込み回路５）とを具備している。
の不揮発性メモリセル（Ｍ）と、外部から供給される外
部電源電圧の電圧レベルを検出する電圧レベル検出回路
（Ｖｄｄレベル検出回路１４）と、上記電圧レベル検出
回路の電圧レベル検出結果に応じて同時に書き込みを行
う上記不揮発性メモリセルの個数を変えて上記複数の不
揮発性メモリセルへデータの書き込みを行う書き込み回
路（書き込み回路５）とを具備している。
【０１６５】本発明の不揮発性半導体記憶装置は、複数
の不揮発性メモリセル（Ｍ）と、外部から供給される外
部電源電圧の電圧レベルを検出する電圧レベル検出回路
（Ｖｄｄレベル検出回路１４）と、上記電圧レベル検出
回路の電圧レベル検出結果に応じて同時にデータ消去を
行う上記不揮発性メモリセルの個数を変えて上記複数の
不揮発性メモリセルのデータ消去を行う消去回路（消去
回路２１）とを具備している。
の不揮発性メモリセル（Ｍ）と、外部から供給される外
部電源電圧の電圧レベルを検出する電圧レベル検出回路
（Ｖｄｄレベル検出回路１４）と、上記電圧レベル検出
回路の電圧レベル検出結果に応じて同時にデータ消去を
行う上記不揮発性メモリセルの個数を変えて上記複数の
不揮発性メモリセルのデータ消去を行う消去回路（消去
回路２１）とを具備している。
【０１６６】本発明の不揮発性半導体記憶装置は、不揮
発性メモリセル（Ｍ）と、外部から供給される外部電源
電圧の電圧レベルを検出する電圧レベル検出回路（Ｖｄ
ｄレベル検出回路１４）と、上記不揮発性メモリセルへ
のデータ書き込み時に上記不揮発性メモリセルに印加さ
れる書き込み電圧の値を上記電圧レベル検出回路の電圧
レベル検出結果に応じて制限する書き込み電圧制限回路
（Ｖｐｐリミッタ９）とを具備している。
発性メモリセル（Ｍ）と、外部から供給される外部電源
電圧の電圧レベルを検出する電圧レベル検出回路（Ｖｄ
ｄレベル検出回路１４）と、上記不揮発性メモリセルへ
のデータ書き込み時に上記不揮発性メモリセルに印加さ
れる書き込み電圧の値を上記電圧レベル検出回路の電圧
レベル検出結果に応じて制限する書き込み電圧制限回路
（Ｖｐｐリミッタ９）とを具備している。
【０１６７】本発明の不揮発性半導体記憶装置は、不揮
発性メモリセル（Ｍ）と、外部から供給される外部電源
電圧の電圧レベルを検出する電圧レベル検出回路（Ｖｄ
ｄレベル検出回路１４）と、上記不揮発性メモリセルの
データ消去時に上記不揮発性メモリセルに印加される消
去電圧の値を上記電圧レベル検出回路の電圧レベル検出
結果に応じて制限する消去電圧制限回路（Ｖｐｐリミッ
タ９）とを具備している。
発性メモリセル（Ｍ）と、外部から供給される外部電源
電圧の電圧レベルを検出する電圧レベル検出回路（Ｖｄ
ｄレベル検出回路１４）と、上記不揮発性メモリセルの
データ消去時に上記不揮発性メモリセルに印加される消
去電圧の値を上記電圧レベル検出回路の電圧レベル検出
結果に応じて制限する消去電圧制限回路（Ｖｐｐリミッ
タ９）とを具備している。
【０１６８】本発明の半導体記憶装置は、メモリセル
（Ｍ）と、上記メモリセルの動作を制御する制御回路
（読み出し回路２、データ入出力回路３、書き込み回路
５、Ｖｐｐ発生回路７，Ｖｐｐリミッタ９、Ｖｐｐ駆動
回路８）と、外部から供給される外部電源電圧の電圧レ
ベルを検出する電圧レベル検出回路（Ｖｄｄレベル検出
回路１４）と、上記電圧レベル検出回路で外部電源電圧
レベルが所定レベルよりも高いことが検出されたとき
に、上記外部電源電圧よりも低い電圧レベルの電源電圧
を発生して上記制御回路の少なくとも一部に供給する降
圧回路（降圧回路１５）とを具備している。
（Ｍ）と、上記メモリセルの動作を制御する制御回路
（読み出し回路２、データ入出力回路３、書き込み回路
５、Ｖｐｐ発生回路７，Ｖｐｐリミッタ９、Ｖｐｐ駆動
回路８）と、外部から供給される外部電源電圧の電圧レ
ベルを検出する電圧レベル検出回路（Ｖｄｄレベル検出
回路１４）と、上記電圧レベル検出回路で外部電源電圧
レベルが所定レベルよりも高いことが検出されたとき
に、上記外部電源電圧よりも低い電圧レベルの電源電圧
を発生して上記制御回路の少なくとも一部に供給する降
圧回路（降圧回路１５）とを具備している。
【０１６９】本発明の半導体記憶装置は、メモリセル
（Ｍ）と、上記メモリセルの動作を制御する制御回路
（読み出し回路２、データ入出力回路３、書き込み回路
５、Ｖｐｐ発生回路７，Ｖｐｐリミッタ９、Ｖｐｐ駆動
回路８）と、外部から供給される外部電源電圧の電圧レ
ベルを検出する電圧レベル検出回路（Ｖｄｄレベル検出
回路１４）と、上記電圧レベル検出回路で外部電源電圧
レベルが所定レベルよりも低いことが検出されたとき
に、上記外部電源電圧よりも高い電圧レベルの電源電圧
を発生して上記制御回路の少なくとも一部に供給する昇
圧回路（Ｖｈ発生回路１０）とを具備している。
（Ｍ）と、上記メモリセルの動作を制御する制御回路
（読み出し回路２、データ入出力回路３、書き込み回路
５、Ｖｐｐ発生回路７，Ｖｐｐリミッタ９、Ｖｐｐ駆動
回路８）と、外部から供給される外部電源電圧の電圧レ
ベルを検出する電圧レベル検出回路（Ｖｄｄレベル検出
回路１４）と、上記電圧レベル検出回路で外部電源電圧
レベルが所定レベルよりも低いことが検出されたとき
に、上記外部電源電圧よりも高い電圧レベルの電源電圧
を発生して上記制御回路の少なくとも一部に供給する昇
圧回路（Ｖｈ発生回路１０）とを具備している。
【０１７０】本発明の半導体記憶装置は、メモリセル
（Ｍ）と、外部から供給される外部電源電圧の電圧レベ
ルを検出する電圧レベル検出回路（Ｖｄｄレベル検出回
路１４）と、上記メモリセルに記憶されているデータを
読み出す読み出し回路（読み出し回路２）と、上記電圧
レベル検出回路の電圧レベル検出結果に応じて外部に対
する電流供給能力が変更され、上記読み出し回路が読み
出したデータを外部へ出力する出力回路（データ入出力
回路３）とを具備している。
（Ｍ）と、外部から供給される外部電源電圧の電圧レベ
ルを検出する電圧レベル検出回路（Ｖｄｄレベル検出回
路１４）と、上記メモリセルに記憶されているデータを
読み出す読み出し回路（読み出し回路２）と、上記電圧
レベル検出回路の電圧レベル検出結果に応じて外部に対
する電流供給能力が変更され、上記読み出し回路が読み
出したデータを外部へ出力する出力回路（データ入出力
回路３）とを具備している。
【０１７１】本発明の半導体記憶装置は、メモリセル
（Ｍ）と、上記メモリセルの動作を制御する制御回路
（読み出し回路２、データ入出力回路３、書き込み回路
５、Ｖｐｐ発生回路７，Ｖｐｐリミッタ９、Ｖｐｐ駆動
回路８）と、制御信号が入力される入力端子（降圧回路
制御端子１６）と、外部から供給される外部電源電圧を
受け、この外部電源電圧から上記制御回路に供給する内
部電源電圧を発生すると共にこの内部電源電圧の値を制
御し、上記制御信号に基づいて上記内部電源電圧を上記
制御回路に供給するか否かの制御を行う内部電源電圧制
御回路（降圧回路１５）とを具備している。
（Ｍ）と、上記メモリセルの動作を制御する制御回路
（読み出し回路２、データ入出力回路３、書き込み回路
５、Ｖｐｐ発生回路７，Ｖｐｐリミッタ９、Ｖｐｐ駆動
回路８）と、制御信号が入力される入力端子（降圧回路
制御端子１６）と、外部から供給される外部電源電圧を
受け、この外部電源電圧から上記制御回路に供給する内
部電源電圧を発生すると共にこの内部電源電圧の値を制
御し、上記制御信号に基づいて上記内部電源電圧を上記
制御回路に供給するか否かの制御を行う内部電源電圧制
御回路（降圧回路１５）とを具備している。
【０１７２】以上のようにして、本発明に係る半導体記
憶装置は、第１の高電圧発生回路と第２の高電圧発生回
路を備え、外部電源電圧が低いとき第１の高電圧発生回
路で発生させた高電圧を第２の高電圧発生回路に供給
し、外部電源電圧が低いときに高電圧が発生できないの
を防ぐ。
憶装置は、第１の高電圧発生回路と第２の高電圧発生回
路を備え、外部電源電圧が低いとき第１の高電圧発生回
路で発生させた高電圧を第２の高電圧発生回路に供給
し、外部電源電圧が低いときに高電圧が発生できないの
を防ぐ。
【０１７３】また、外部電源電圧が低いときに、書き込
み用の電圧が供給されたことを検出しないと書き込みを
禁止し、書き込み不良を防ぐ。
み用の電圧が供給されたことを検出しないと書き込みを
禁止し、書き込み不良を防ぐ。
【０１７４】さらに、外部電源電圧が低いときに、消去
用の電圧が供給されたことを検出しないと消去を禁止
し、消去不良を防ぐ。
用の電圧が供給されたことを検出しないと消去を禁止
し、消去不良を防ぐ。
【０１７５】また、外部電源電圧の値に応じて同時に書
き込みするメモリセルの数を変え、外部電源電圧が低い
ときには同時に書き込みするメモリセルの数を減らし
て、消費電力を低減する。
き込みするメモリセルの数を変え、外部電源電圧が低い
ときには同時に書き込みするメモリセルの数を減らし
て、消費電力を低減する。
【０１７６】さらに、外部電源電圧の値に応じて同時に
消去するメモリセルの数を変え、外部電源電圧が低いと
きには同時に消去するメモリセルの数を減らして、消費
電力を低減する。
消去するメモリセルの数を変え、外部電源電圧が低いと
きには同時に消去するメモリセルの数を減らして、消費
電力を低減する。
【０１７７】また、外部電源電圧に応じて書き込み電圧
を変え、外部電源電圧が低いときには書き込み電圧を低
くして、消費電力を低減する。
を変え、外部電源電圧が低いときには書き込み電圧を低
くして、消費電力を低減する。
【０１７８】また、外部電源電圧に応じて消去電圧を変
え、外部電源電圧が低いときには消去電圧を低くして、
消費電力を低減する。
え、外部電源電圧が低いときには消去電圧を低くして、
消費電力を低減する。
【０１７９】また、外部電源電圧が高いとき、降圧回路
によって降圧した電圧を他の回路に供給し、高い外部電
源電圧を内部トランジスタに直接印加しないことによ
り、内部トランジスタの信頼性を確保する。
によって降圧した電圧を他の回路に供給し、高い外部電
源電圧を内部トランジスタに直接印加しないことによ
り、内部トランジスタの信頼性を確保する。
【０１８０】また、外部電源電圧が低いとき、昇圧回路
によって昇圧された電圧を他の回路に供給し、低い電源
電圧によって動作不良するのを防ぐ。
によって昇圧された電圧を他の回路に供給し、低い電源
電圧によって動作不良するのを防ぐ。
【０１８１】また、外部電源電圧が高いとき、データ出
力用のトランジスタの電流供給の能力を下げ、高い電源
電圧時にデータ出力回路で消費される電力の無駄を防
ぐ。
力用のトランジスタの電流供給の能力を下げ、高い電源
電圧時にデータ出力回路で消費される電力の無駄を防
ぐ。
【０１８２】また、内部電源を制御する回路とその内部
電源を内部回路に供給するか否かを外部から制御できる
ようにし、システムが長い待機状態になったとき内部電
源の供給を止め、スタンバイ電力を低減する。
電源を内部回路に供給するか否かを外部から制御できる
ようにし、システムが長い待機状態になったとき内部電
源の供給を止め、スタンバイ電力を低減する。
【０１８３】これらによって複数の電源電圧下で動作す
る半導体記憶装置を実現することができる。また、消費
電力の少ない半導体記憶装置を実現することができる。
る半導体記憶装置を実現することができる。また、消費
電力の少ない半導体記憶装置を実現することができる。
【０１８４】なお、本発明は上述した実施の形態に限定
されるものではない。例えば上記実施の形態では、本発
明をフラッシュメモリに適用した場合について説明した
が、その他に、ＲＯＭ、ＰＰＯＭ、ＥＰＲＯＭ，ＥＥＰ
ＲＯＭ、ＳＲＡＭ、ＤＲＡＭ等の半導体記憶装置に対し
ても同様に実施することができる。
されるものではない。例えば上記実施の形態では、本発
明をフラッシュメモリに適用した場合について説明した
が、その他に、ＲＯＭ、ＰＰＯＭ、ＥＰＲＯＭ，ＥＥＰ
ＲＯＭ、ＳＲＡＭ、ＤＲＡＭ等の半導体記憶装置に対し
ても同様に実施することができる。
【０１８５】その他、本発明の要旨を逸脱しない範囲
で、種々変型して実施することができる。
で、種々変型して実施することができる。
【０１８６】
【発明の効果】以上説明したように、本発明によれば、
複数の電源電圧下で動作する半導体記憶装置を実現する
ことができる。また、消費電力の少ない半導体記憶装置
を実現することができる。
複数の電源電圧下で動作する半導体記憶装置を実現する
ことができる。また、消費電力の少ない半導体記憶装置
を実現することができる。
【図１】本発明に係るフラッシュメモリの全体の構成を
示すブロック図。
示すブロック図。
【図２】図１中のメモリセルアレイ内に設けられている
メモリセルの素子断面構造を示す図。
メモリセルの素子断面構造を示す図。
【図３】図１に示される読み出し回路、データ入出力回
路及びデータ入出力端子の一部回路の構成を具体的に示
す図。
路及びデータ入出力端子の一部回路の構成を具体的に示
す図。
【図４】図１に示される読み出し回路、データ入出力回
路及びデータ入出力端子の一部回路の構成を具体的に示
す図。
路及びデータ入出力端子の一部回路の構成を具体的に示
す図。
【図５】図１のメモリにおけるデータ読み出しの動作を
示すタイミングチャート。
示すタイミングチャート。
【図６】図１に示される書き込み回路とデータ入出力回
路とデータ入出力端子の一部回路の具体的な回路構成を
示す図。
路とデータ入出力端子の一部回路の具体的な回路構成を
示す図。
【図７】図１に示される書き込み回路とデータ入出力回
路とデータ入出力端子の一部回路の具体的な回路構成を
示す図。
路とデータ入出力端子の一部回路の具体的な回路構成を
示す図。
【図８】図１中の書き込み回路において、書き込み信号
ＷＲＩＴＥ１、ＷＲＩＴＥ２を発生する回路部分の具体
的な回路構成を示す図。
ＷＲＩＴＥ１、ＷＲＩＴＥ２を発生する回路部分の具体
的な回路構成を示す図。
【図９】図１のメモリにおいて外部電源電圧Ｖｄｄの値
が比較的高い時のデータ書き込みの動作を示すタイミン
グチャート。
が比較的高い時のデータ書き込みの動作を示すタイミン
グチャート。
【図１０】図１のメモリにおいて外部電源電圧Ｖｄｄの
値が比較的低い時のデータ書き込みの動作を示すタイミ
ングチャート。
値が比較的低い時のデータ書き込みの動作を示すタイミ
ングチャート。
【図１１】図１中の消去回路の一部回路の具体的な回路
構成を示す図。
構成を示す図。
【図１２】図１のメモリにおいて外部電源電圧Ｖｄｄの
値が比較的高い時のデータ消去の動作を示すタイミング
チャート。
値が比較的高い時のデータ消去の動作を示すタイミング
チャート。
【図１３】図１のメモリにおいて外部電源電圧Ｖｄｄの
値が比較的低い時のデータ消去の動作を示すタイミング
チャート。
値が比較的低い時のデータ消去の動作を示すタイミング
チャート。
【図１４】図１中のＶｐｐ発生回路の具体的な回路構成
を示す図。
を示す図。
【図１５】図１中のＶｐｐ駆動回路の一部回路の具体的
構成を示す図。
構成を示す図。
【図１６】図１に示されるＶｐｐ駆動回路の残りの回路
部分の構成を示す図。
部分の構成を示す図。
【図１７】図１６のＶｐｐ駆動回路で発生される駆動信
号の一例を示すタイミングチャート。
号の一例を示すタイミングチャート。
【図１８】図１に示されるＶｐｐリミッタの具体的な回
路構成を示す図。
路構成を示す図。
【図１９】図１に示されるＶｈ発生回路の具体的な回路
構成を示す図。
構成を示す図。
【図２０】図１に示されるＶｈ駆動回路の具体的な回路
構成を示す図。
構成を示す図。
【図２１】図１に示されるＶｈリミッタの具体的な回路
構成を示す図。
構成を示す図。
【図２２】図１に示されるＶｄｄレベル検出回路と降圧
回路の具体的な回路構成を示す図。
回路の具体的な回路構成を示す図。
【図２３】図１のメモリにおける降圧回路の特性を示す
図。
図。
【図２４】本発明の他の実施の形態に係るフラッシュメ
モリの構成を示すブロック図。
モリの構成を示すブロック図。
【図２５】図２４に示したメモリにおける書き込み回路
の一部回路の具体的な構成を示す図。
の一部回路の具体的な構成を示す図。
【図２６】図２４に示したメモリにおける消去回路の一
部回路の具体的な構成を示す図。
部回路の具体的な構成を示す図。
【図２７】図２４に示されるメモリにおけるＶｐｐ駆動
回路の一部回路の具体的な構成を示す図。
回路の一部回路の具体的な構成を示す図。
【図２８】図２４に示されるメモリにおけるＶｐｐ出力
回路とＶｐｐレベル検出回路の具体的な回路構成を示す
図。
回路とＶｐｐレベル検出回路の具体的な回路構成を示す
図。
【図２９】本発明のフラッシュメモリを携帯電話に応用
した例を示す図。
した例を示す図。
【図３０】本発明のフラッシュメモリを携帯型コンピュ
ータに応用した例を示す図。
ータに応用した例を示す図。
１…メモリセルアレイ、 ２…読み出し回路、 ３…データ入出力回路、 ４…データ入出力端子、 ５…書き込み回路、 ６…消去回路、 ７…Ｖｐｐ発生回路、 ８…Ｖｐｐ駆動回路、 ９…Ｖｐｐリミッタ、 １０…Ｖｈ発生回路、 １１…Ｖｈリミッタ、 １２…Ｖｈ駆動回路、 １３…外部電源電圧Ｖｄｄの入力端子、 １４…Ｖｄｄレベル検出回路、 １５…降圧回路、 １６…降圧回路制御端子、 １７…Ｖｐｐｅｘｔ入力端子、 １８…Ｖｐｐレベル検出回路、 １９…Ｖｐｐ出力回路、 ２０…書き込み禁止回路、 ２１…消去禁止回路。
Claims (11)
- 【請求項１】 外部から供給される外部電源電圧の電圧
レベルを検出する電圧レベル検出回路と、 上記電圧レベル検出回路で電源電圧レベルが所定レベル
よりも低いことが検出されたときに、上記電源電圧より
も高い電圧レベルの第１の電圧を発生する第１の電圧発
生回路と、 上記外部電源電圧および上記第１の電圧が供給され、こ
れら外部電源電圧および第１の電圧に対応した高レベル
電圧を有する駆動信号を発生する駆動信号発生回路と、 上記駆動信号によって駆動され、上記外部電源電圧より
も高い電圧レベルの第２の電圧を発生する第２の電圧発
生回路とを具備したことを特徴とする半導体装置。 - 【請求項２】 データの書き込みが可能なメモリセル
と、 上記メモリセルにデータの書き込みを行う書き込み回路
と、 外部から供給される第１の外部電源電圧の電圧レベルを
検出する第１の電圧レベル検出回路と、 外部から供給される第２の外部電源電圧の電圧レベルを
検出する第２の電圧レベル検出回路と、 上記メモリセルにデータ書き込みを行う際に上記メモリ
セルに印加する、上記第１の外部電源電圧よりも高電圧
の書き込み電圧を発生する電圧発生回路と、 上記第１の電圧レベル検出回路で第１の外部電源電圧レ
ベルが第１の所定レベルよりも低くかつ上記第２の電圧
レベル検出回路で第２の外部電源電圧レベルが第２の所
定レベルよりも低いことが検出されたときは上記書き込
み回路による上記メモリセルへのデータ書き込みを禁止
し、上記第１の電圧レベル検出回路で第１の外部電源電
圧レベルが第１の所定レベルよりも高いことが検出され
たときは上記書き込み回路による上記メモリセルへのデ
ータ書き込みを可能にする書き込み禁止回路とを具備し
たことを特徴とする半導体記憶装置。 - 【請求項３】 データの書き込み／消去が可能なメモリ
セルと、 上記メモリセルのデータを消去する消去回路と、 外部から供給される第１の外部電源電圧の電圧レベルを
検出する第１の電圧レベル検出回路と、 外部から供給される第２の外部電源電圧の電圧レベルを
検出する第２の電圧レベル検出回路と、 上記メモリセルのデータ消去を行う際に上記メモリセル
に印加する、上記第１の外部電源電圧よりも高電圧の消
去電圧を発生する電圧発生回路と、 上記第１の電圧レベル検出回路で第１の外部電源電圧レ
ベルが第１の所定レベルよりも低くかつ上記第２の電圧
レベル検出回路で第２の外部電源電圧レベルが第２の所
定レベルよりも低いことが検出されたときは上記消去回
路による上記メモリセルへのデータ消去を禁止し、上記
第１の電圧レベル検出回路で第１の外部電源電圧レベル
が第１の所定レベルよりも高いことが検出されたときは
上記消去回路による上記メモリセルのデータ消去を可能
にする消去禁止回路とを具備したことを特徴とする半導
体記憶装置。 - 【請求項４】 複数の不揮発性メモリセルと、 外部から供給される外部電源電圧の電圧レベルを検出す
る電圧レベル検出回路と、 上記電圧レベル検出回路の電圧レベル検出結果に応じて
同時に書き込みを行う上記不揮発性メモリセルの個数を
変えて上記複数の不揮発性メモリセルへデータの書き込
みを行う書き込み回路とを具備したことを特徴とする不
揮発性半導体記憶装置。 - 【請求項５】 複数の不揮発性メモリセルと、 外部から供給される外部電源電圧の電圧レベルを検出す
る電圧レベル検出回路と、 上記電圧レベル検出回路の電圧レベル検出結果に応じて
同時にデータ消去を行う上記不揮発性メモリセルの個数
を変えて上記複数の不揮発性メモリセルのデータ消去を
行う消去回路とを具備したことを特徴とする不揮発性半
導体記憶装置。 - 【請求項６】 不揮発性メモリセルと、 外部から供給される外部電源電圧の電圧レベルを検出す
る電圧レベル検出回路と、 上記不揮発性メモリセルへのデータ書き込み時に上記不
揮発性メモリセルに印加される書き込み電圧の値を上記
電圧レベル検出回路の電圧レベル検出結果に応じて制限
する書き込み電圧制限回路とを具備したことを特徴とす
る不揮発性半導体記憶装置。 - 【請求項７】 不揮発性メモリセルと、 外部から供給される外部電源電圧の電圧レベルを検出す
る電圧レベル検出回路と、 上記不揮発性メモリセルのデータ消去時に上記不揮発性
メモリセルに印加される消去電圧の値を上記電圧レベル
検出回路の電圧レベル検出結果に応じて制限する消去電
圧制限回路とを具備したことを特徴とする不揮発性半導
体記憶装置。 - 【請求項８】 メモリセルと、 上記メモリセルの動作を制御する制御回路と、 外部から供給される外部電源電圧の電圧レベルを検出す
る電圧レベル検出回路と、 上記電圧レベル検出回路で外部電源電圧レベルが所定レ
ベルよりも高いことが検出されたときに、上記外部電源
電圧よりも低い電圧レベルの電源電圧を発生して上記制
御回路の少なくとも一部に供給する降圧回路とを具備し
たことを特徴とする半導体記憶装置。 - 【請求項９】 メモリセルと、 上記メモリセルの動作を制御する制御回路と、 外部から供給される外部電源電圧の電圧レベルを検出す
る電圧レベル検出回路と、 上記電圧レベル検出回路で外部電源電圧レベルが所定レ
ベルよりも低いことが検出されたときに、上記外部電源
電圧よりも高い電圧レベルの電源電圧を発生して上記制
御回路の少なくとも一部に供給する昇圧回路とを具備し
たことを特徴とする半導体記憶装置。 - 【請求項１０】 メモリセルと、 外部から供給される外部電源電圧の電圧レベルを検出す
る電圧レベル検出回路と、 上記メモリセルに記憶されているデータを読み出す読み
出し回路と、 上記電圧レベル検出回路の電圧レベル検出結果に応じて
外部に対する電流供給能力が変更され、上記読み出し回
路が読み出したデータを外部へ出力する出力回路とを具
備したことを特徴とする半導体記憶装置。 - 【請求項１１】 メモリセルと、 上記メモリセルの動作を制御する制御回路と、 制御信号が入力される入力端子と、 外部から供給される外部電源電圧を受け、この外部電源
電圧から上記制御回路に供給する内部電源電圧を発生す
ると共にこの内部電源電圧の値を制御し、上記制御信号
に基づいて上記内部電源電圧を上記制御回路に供給する
か否かの制御を行う内部電源電圧制御回路とを具備した
ことを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28358797A JPH11120784A (ja) | 1997-10-16 | 1997-10-16 | 半導体装置および半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28358797A JPH11120784A (ja) | 1997-10-16 | 1997-10-16 | 半導体装置および半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11120784A true JPH11120784A (ja) | 1999-04-30 |
Family
ID=17667448
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28358797A Pending JPH11120784A (ja) | 1997-10-16 | 1997-10-16 | 半導体装置および半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11120784A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001037283A1 (fr) * | 1999-11-18 | 2001-05-25 | Hitachi, Ltd. | Memoire non volatile et dispositif de stockage |
| JP2008059743A (ja) * | 2006-08-28 | 2008-03-13 | Samsung Electronics Co Ltd | マルチ−ページコピーバック機能を有するフラッシュメモリー装置及びそのブロック置換方法 |
| JP2008146792A (ja) * | 2006-12-13 | 2008-06-26 | Toshiba Corp | 半導体集積回路装置 |
| JP2008243281A (ja) * | 2007-03-27 | 2008-10-09 | Elpida Memory Inc | 電源電圧発生回路 |
| JP2012014773A (ja) * | 2010-06-30 | 2012-01-19 | Renesas Electronics Corp | 不揮発性メモリ、データ処理装置、及びマイクロコンピュータ応用システム |
| JP2012234591A (ja) * | 2011-04-28 | 2012-11-29 | Toshiba Corp | 不揮発性半導体記憶装置 |
-
1997
- 1997-10-16 JP JP28358797A patent/JPH11120784A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001037283A1 (fr) * | 1999-11-18 | 2001-05-25 | Hitachi, Ltd. | Memoire non volatile et dispositif de stockage |
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| US7602651B2 (en) | 2006-12-13 | 2009-10-13 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device |
| JP2008243281A (ja) * | 2007-03-27 | 2008-10-09 | Elpida Memory Inc | 電源電圧発生回路 |
| US8493132B2 (en) | 2007-03-27 | 2013-07-23 | Elpida Memory, Inc. | Supply voltage generating circuit |
| US8860499B2 (en) | 2007-03-27 | 2014-10-14 | Ps4 Luxco S.A.R.L. | Supply voltage generating circuit |
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| JP2012234591A (ja) * | 2011-04-28 | 2012-11-29 | Toshiba Corp | 不揮発性半導体記憶装置 |
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