JPH11339484A - メモリデバイス - Google Patents
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- JPH11339484A JPH11339484A JP14676598A JP14676598A JPH11339484A JP H11339484 A JPH11339484 A JP H11339484A JP 14676598 A JP14676598 A JP 14676598A JP 14676598 A JP14676598 A JP 14676598A JP H11339484 A JPH11339484 A JP H11339484A
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- G11C7/1072—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories
Abstract
(57)【要約】 （修正有）
【課題】フラッシュメモリをクロックに同期したバース
ト読み出しモードとクロックに非同期の通常読み出しモ
ードとで動作可能にする。 【解決手段】フラッシュメモリ等の不揮発性メモリデバ
イスにおいて、クロックに同期したバースト読み出しモ
ードとクロックに非同期の通常読み出しモードの両方の
読み出し動作を可能にした構成であり、電源投入に応答
して通常読み出しモードに設定され、バースト読み出し
を指令する制御信号に応答してバースト読み出しモード
に設定されることを特徴とする。そのために、メモリデ
バイスは、内部にバーストモード切換回路を有し、この
バーストモード切換回路が、電源投入に応答して出力回
路を通常読み出しモードに設定し、電源投入後はクロッ
クに非同期な読み出し動作を可能にする。更に、システ
ム側から供給されるバーストモード制御信号に応答し
て、バーストモード切換回路が出力回路をバースト読み
出しモードに設定する。
ト読み出しモードとクロックに非同期の通常読み出しモ
ードとで動作可能にする。 【解決手段】フラッシュメモリ等の不揮発性メモリデバ
イスにおいて、クロックに同期したバースト読み出しモ
ードとクロックに非同期の通常読み出しモードの両方の
読み出し動作を可能にした構成であり、電源投入に応答
して通常読み出しモードに設定され、バースト読み出し
を指令する制御信号に応答してバースト読み出しモード
に設定されることを特徴とする。そのために、メモリデ
バイスは、内部にバーストモード切換回路を有し、この
バーストモード切換回路が、電源投入に応答して出力回
路を通常読み出しモードに設定し、電源投入後はクロッ
クに非同期な読み出し動作を可能にする。更に、システ
ム側から供給されるバーストモード制御信号に応答し
て、バーストモード切換回路が出力回路をバースト読み
出しモードに設定する。
Description
【０００１】
【発明の属する技術分野】本発明は、フラッシュメモリ
等の半導体を利用した不揮発性メモリデバイスに関し、
特に、非同期の読み出し動作とクロックに同期した読み
出し動作を切換可能にしたメモリデバイスに関する。
等の半導体を利用した不揮発性メモリデバイスに関し、
特に、非同期の読み出し動作とクロックに同期した読み
出し動作を切換可能にしたメモリデバイスに関する。
【０００２】
【従来の技術】半導体を利用したメモリデバイスは、高
速にアクセスすることができ、コンピュータシステムに
おいて、メインメモリやその他の高速アクセスを要求さ
れるメモリとして利用される。一方、半導体メモリデバ
イスは、大容量のデータやプログラムを記憶するには不
向きであり、かかる大容量メモリとしては、依然として
ハードディスクが利用されている。また、半導体メモリ
デバイスのうち、主にメインメモリに利用されるダイナ
ミックＲＡＭは、電源が切られると記憶データが失われ
る揮発性メモリであり、一時的に保持するだけのデータ
やプログラムを記憶するには好適であるが、コンピュー
タの立ち上がり時に読み出されるＢＩＯＳや、その他の
プログラムを記憶するには不向きである。
速にアクセスすることができ、コンピュータシステムに
おいて、メインメモリやその他の高速アクセスを要求さ
れるメモリとして利用される。一方、半導体メモリデバ
イスは、大容量のデータやプログラムを記憶するには不
向きであり、かかる大容量メモリとしては、依然として
ハードディスクが利用されている。また、半導体メモリ
デバイスのうち、主にメインメモリに利用されるダイナ
ミックＲＡＭは、電源が切られると記憶データが失われ
る揮発性メモリであり、一時的に保持するだけのデータ
やプログラムを記憶するには好適であるが、コンピュー
タの立ち上がり時に読み出されるＢＩＯＳや、その他の
プログラムを記憶するには不向きである。
【０００３】そのような中で、電源が切られても記憶デ
ータが消失しない不揮発性メモリが注目されている。特
に、不揮発性メモリを利用したフラッシュメモリは、消
去動作に一定の制限があるものの、そのメモリの動作原
理から電源がオフ状態でも記憶データを保持する不揮発
性メモリであり、しかも、ハードディスク等の外部記憶
装置に比較すると高速アクセスが可能である。したがっ
て、近年において、コンピュータシステム内において、
コンピュータの立ち上げ時に自動的に読み出されるＢＩ
ＯＳを、かかるフラッシュメモリに記憶させることが頻
繁に行われるようになってきた。
ータが消失しない不揮発性メモリが注目されている。特
に、不揮発性メモリを利用したフラッシュメモリは、消
去動作に一定の制限があるものの、そのメモリの動作原
理から電源がオフ状態でも記憶データを保持する不揮発
性メモリであり、しかも、ハードディスク等の外部記憶
装置に比較すると高速アクセスが可能である。したがっ
て、近年において、コンピュータシステム内において、
コンピュータの立ち上げ時に自動的に読み出されるＢＩ
ＯＳを、かかるフラッシュメモリに記憶させることが頻
繁に行われるようになってきた。
【０００４】
【発明が解決しようとする課題】コンピュータの立ち上
げ時に行われる動作には、電源オンに伴いＢＩＯＳが記
憶されているフラッシュメモリが自動的にアクセスさ
れ、そのＢＩＯＳのデータが読み出されること、更に、
ハードディスク内に記憶されているオペレーティング・
システム（ＯＳ）が読み出され、ダイナミックＲＡＭで
構成されるメインメモリに記憶されることなどが含まれ
る。そして、その後のアプリケーションプログラムの実
行時には、メインメモリに記憶されているＯＳを逐次読
みだして、ハードディスク等の外部記憶装置内のアプリ
ケーションプログラムを実行する。近年のダイナミック
ＲＡＭは、ＳＤＲＡＭ等の様にクロックに同期して読み
出し動作を行う同期型のメモリである。特に、クロック
に同期して複数ビットのデータを連続して出力するバー
ストモードの読み出し動作は、高速読み出しには欠かせ
ない機能である。従って、かかるバースト読み出し動作
により、メインメモリ内のＯＳが高速に読み出される。
げ時に行われる動作には、電源オンに伴いＢＩＯＳが記
憶されているフラッシュメモリが自動的にアクセスさ
れ、そのＢＩＯＳのデータが読み出されること、更に、
ハードディスク内に記憶されているオペレーティング・
システム（ＯＳ）が読み出され、ダイナミックＲＡＭで
構成されるメインメモリに記憶されることなどが含まれ
る。そして、その後のアプリケーションプログラムの実
行時には、メインメモリに記憶されているＯＳを逐次読
みだして、ハードディスク等の外部記憶装置内のアプリ
ケーションプログラムを実行する。近年のダイナミック
ＲＡＭは、ＳＤＲＡＭ等の様にクロックに同期して読み
出し動作を行う同期型のメモリである。特に、クロック
に同期して複数ビットのデータを連続して出力するバー
ストモードの読み出し動作は、高速読み出しには欠かせ
ない機能である。従って、かかるバースト読み出し動作
により、メインメモリ内のＯＳが高速に読み出される。
【０００５】一方、従来のフラッシュメモリは、非同期
型のメモリであり、あるアドレスの入力に応答して一定
のアクセス時間後にそのアドレスに記憶されているデー
タが読み出される。
型のメモリであり、あるアドレスの入力に応答して一定
のアクセス時間後にそのアドレスに記憶されているデー
タが読み出される。
【０００６】上記したＯＳは、通常のアプリケーション
に比較してそのデータ容量は小さく、一方、フラッシュ
メモリの大容量化に伴い、ＯＳ程度のデータ容量であれ
ば十分にフラッシュメモリに記憶させることができるよ
うになってきた。もしＯＳがフラッシュメモリに記憶さ
れると、ハードディスクからメインメモリへの転送動作
が不要になり、コンピュータの立ち上がりに必要な時間
を従来に比較して大幅に短くすることできる。ところ
が、従来のフラッシュメモリは非同期型であるので、シ
ステム側は、メインメモリに対するバースト読み出しと
同様な読み出し動作を、ＯＳ等を記憶したフラッシュメ
モリに対しては行うことができない。従って、フラッシ
ュメモリへの読み出し動作が遅いという理由で、ＯＳ等
をフラッシュメモリに記憶させる提案は、さほど魅力的
でない。
に比較してそのデータ容量は小さく、一方、フラッシュ
メモリの大容量化に伴い、ＯＳ程度のデータ容量であれ
ば十分にフラッシュメモリに記憶させることができるよ
うになってきた。もしＯＳがフラッシュメモリに記憶さ
れると、ハードディスクからメインメモリへの転送動作
が不要になり、コンピュータの立ち上がりに必要な時間
を従来に比較して大幅に短くすることできる。ところ
が、従来のフラッシュメモリは非同期型であるので、シ
ステム側は、メインメモリに対するバースト読み出しと
同様な読み出し動作を、ＯＳ等を記憶したフラッシュメ
モリに対しては行うことができない。従って、フラッシ
ュメモリへの読み出し動作が遅いという理由で、ＯＳ等
をフラッシュメモリに記憶させる提案は、さほど魅力的
でない。
【０００７】そこで、本発明の目的は、クロック同期型
の読み出し動作を可能にするフラッシュメモリ等の不揮
発性メモリデバイスを提供することにある。
の読み出し動作を可能にするフラッシュメモリ等の不揮
発性メモリデバイスを提供することにある。
【０００８】更に、本発明の目的は、バースト読み出し
を可能にするフラッシュメモリ等の不揮発性メモリデバ
イスを提供することにある。
を可能にするフラッシュメモリ等の不揮発性メモリデバ
イスを提供することにある。
【０００９】更に、本発明の目的は、クロック同期型の
読み出し動作と非同期型の読み出し動作の両方が可能な
フラッシュメモリ等のメモリデバイスを提供することに
ある。
読み出し動作と非同期型の読み出し動作の両方が可能な
フラッシュメモリ等のメモリデバイスを提供することに
ある。
【００１０】更に、本発明の目的は、システム側から見
て、従来の非同期型の読み出し動作も可能であり、メイ
ンメモリと同様なクロック同期型の読み出し動作も可能
であり、必要に応じて両方の間で切換可能なフラッシュ
メモリを提供することにある。
て、従来の非同期型の読み出し動作も可能であり、メイ
ンメモリと同様なクロック同期型の読み出し動作も可能
であり、必要に応じて両方の間で切換可能なフラッシュ
メモリを提供することにある。
【００１１】更に、本発明の目的は、非同期型の読み出
し動作と、バースト読み出し動作とを適宜切換可能なフ
ラッシュメモリを提供することにある。
し動作と、バースト読み出し動作とを適宜切換可能なフ
ラッシュメモリを提供することにある。
【００１２】
【課題を解決するための手段】上記の目的を達成する為
に、本発明は、フラッシュメモリ等の不揮発性メモリデ
バイスにおいて、クロックに同期したバースト読み出し
モードとクロックに非同期の通常読み出しモードの両方
の読み出し動作を可能にした構成であり、電源投入に応
答して通常読み出しモードに設定され、バースト読み出
しを指令する制御信号に応答してバースト読み出しモー
ドに設定されることを特徴とする。そのために、メモリ
デバイスは、内部にバーストモード切換回路を有し、こ
のバーストモード切換回路が、電源投入に応答して出力
回路を通常読み出しモードに設定し、電源投入後はクロ
ックに非同期な読み出し動作を可能にする。更に、シス
テム側から供給されるバーストモード制御信号に応答し
て、バーストモード切換回路が出力回路をバースト読み
出しモードに設定する。従って、システム側は、従来の
メインメモリにアクセスするのと同様な環境化で、不揮
発性メモリデバイスへのバースト読み出しを実行するこ
とができる。
に、本発明は、フラッシュメモリ等の不揮発性メモリデ
バイスにおいて、クロックに同期したバースト読み出し
モードとクロックに非同期の通常読み出しモードの両方
の読み出し動作を可能にした構成であり、電源投入に応
答して通常読み出しモードに設定され、バースト読み出
しを指令する制御信号に応答してバースト読み出しモー
ドに設定されることを特徴とする。そのために、メモリ
デバイスは、内部にバーストモード切換回路を有し、こ
のバーストモード切換回路が、電源投入に応答して出力
回路を通常読み出しモードに設定し、電源投入後はクロ
ックに非同期な読み出し動作を可能にする。更に、シス
テム側から供給されるバーストモード制御信号に応答し
て、バーストモード切換回路が出力回路をバースト読み
出しモードに設定する。従って、システム側は、従来の
メインメモリにアクセスするのと同様な環境化で、不揮
発性メモリデバイスへのバースト読み出しを実行するこ
とができる。
【００１３】上記の目的を達成するために、本発明は、
不揮発性のメモリセルを有するメモリデバイスにおい
て、前記メモリセルからの読み出しデータを、クロック
に同期したバースト読み出し動作、またはクロックに非
同期の通常読み出し動作を行う出力回路と、電源投入時
に、前記出力回路を前記通常読み出しモードに設定し、
外部からの所定の制御信号に応答して、前記出力回路を
前記バースト読み出しモードに設定するバーストモード
切換回路とを有することを特徴とする。
不揮発性のメモリセルを有するメモリデバイスにおい
て、前記メモリセルからの読み出しデータを、クロック
に同期したバースト読み出し動作、またはクロックに非
同期の通常読み出し動作を行う出力回路と、電源投入時
に、前記出力回路を前記通常読み出しモードに設定し、
外部からの所定の制御信号に応答して、前記出力回路を
前記バースト読み出しモードに設定するバーストモード
切換回路とを有することを特徴とする。
【００１４】上記の発明によれば、電源投入時は、通常
読み出しモードでの動作を行い、バースト読み出しモー
ドを指令する制御信号に応答してバースト読み出しモー
ドに設定されるので、電源投入時とその後の動作時で、
クロックに非同期の動作モードとクロックに同期する動
作モードとに設定することができる。
読み出しモードでの動作を行い、バースト読み出しモー
ドを指令する制御信号に応答してバースト読み出しモー
ドに設定されるので、電源投入時とその後の動作時で、
クロックに非同期の動作モードとクロックに同期する動
作モードとに設定することができる。
【００１５】更に、上記の目的を達成する為に、本発明
は、バースト制御信号に応じて、クロックに同期した第
１の読み出しモードまたは該クロックに非同期の第２の
読み出しモードに切り換えられるメモリデバイスにおい
て、前記第１の読み出しモードでは、第１の制御信号が
活性化レベルの時に前記クロックに同期してアドレス信
号が取り込まれ、前記第１の制御信号から所定の時間後
において第２の制御信号が活性化レベルの間、複数の読
み出しデータが前記クロックに同期して出力され、電源
投入時に、前記バースト制御信号を第２の読み出しモー
ドの状態に設定し、前記第１の制御信号の活性化レベル
に応答して、前記バースト制御信号を第１の読み出しモ
ードの状態に設定するバーストモード切換回路を有する
ことを特徴とする。
は、バースト制御信号に応じて、クロックに同期した第
１の読み出しモードまたは該クロックに非同期の第２の
読み出しモードに切り換えられるメモリデバイスにおい
て、前記第１の読み出しモードでは、第１の制御信号が
活性化レベルの時に前記クロックに同期してアドレス信
号が取り込まれ、前記第１の制御信号から所定の時間後
において第２の制御信号が活性化レベルの間、複数の読
み出しデータが前記クロックに同期して出力され、電源
投入時に、前記バースト制御信号を第２の読み出しモー
ドの状態に設定し、前記第１の制御信号の活性化レベル
に応答して、前記バースト制御信号を第１の読み出しモ
ードの状態に設定するバーストモード切換回路を有する
ことを特徴とする。
【００１６】上記の発明によれば、電源投入時は強制的
にクロックに非同期な通常読み出しモードでの動作を行
い、その後は、バーストモード読み出しを指令する信号
に応答してクロックに同期したバースト読み出しを可能
にすることができる。
にクロックに非同期な通常読み出しモードでの動作を行
い、その後は、バーストモード読み出しを指令する信号
に応答してクロックに同期したバースト読み出しを可能
にすることができる。
【００１７】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面に従って説明する。しかしながら、本発明の技術
的範囲がその実施の形態に限定されるものではない。
て図面に従って説明する。しかしながら、本発明の技術
的範囲がその実施の形態に限定されるものではない。
【００１８】図１は、本発明にかかる不揮発性メモリデ
バイスであるフラッシュメモリが使用されるシステム例
を示す図である。このシステム例は、パーソナルコンピ
ュータ等の例であり、ＣＰＵ１０は、メインメモリ１
２、フラッシュメモリ１４または１６及び外部記憶装置
１８に、バス２２を経由して接続される。外部記憶装置
１８は、例えばハードディスクであり、所定のインター
フェース２０を介してバス２２に接続される。外部記憶
装置１８内には、オペレーティング・システム（ＯＳ）
とそれ以外のアプリケーションプログラムが記録され
る。フラッシュメモリ１６は、コンピュータが電源投入
された時のブートＲＯＭとして利用され、例えばＢＩＯ
Ｓが格納される。通常は、かかるブートＲＯＭとして利
用されるフラッシュメモリ１６は、クロックに非同期の
読み出しモードで動作する。尚、フラッシュメモリ１６
と１４とは、いずれか一方が利用される。後述する通
り、フラッシュメモリ１４が、本発明にかかる不揮発性
メモリデバイスで構成される。
バイスであるフラッシュメモリが使用されるシステム例
を示す図である。このシステム例は、パーソナルコンピ
ュータ等の例であり、ＣＰＵ１０は、メインメモリ１
２、フラッシュメモリ１４または１６及び外部記憶装置
１８に、バス２２を経由して接続される。外部記憶装置
１８は、例えばハードディスクであり、所定のインター
フェース２０を介してバス２２に接続される。外部記憶
装置１８内には、オペレーティング・システム（ＯＳ）
とそれ以外のアプリケーションプログラムが記録され
る。フラッシュメモリ１６は、コンピュータが電源投入
された時のブートＲＯＭとして利用され、例えばＢＩＯ
Ｓが格納される。通常は、かかるブートＲＯＭとして利
用されるフラッシュメモリ１６は、クロックに非同期の
読み出しモードで動作する。尚、フラッシュメモリ１６
と１４とは、いずれか一方が利用される。後述する通
り、フラッシュメモリ１４が、本発明にかかる不揮発性
メモリデバイスで構成される。
【００１９】メインメモリ１２は、例えばシンクロナス
ＤＲＡＭ（ＳＤＲＡＭ）等のようなクロックに同期して
内部が動作する高速半導体メモリデバイスで構成され
る。従って、メインメモリ１２は、ＣＰＵ１０により、
或いは図示しないメモリコントローラにより制御され、
少なくともクロックに同期したバースト読み出しモード
で動作することが可能である。
ＤＲＡＭ（ＳＤＲＡＭ）等のようなクロックに同期して
内部が動作する高速半導体メモリデバイスで構成され
る。従って、メインメモリ１２は、ＣＰＵ１０により、
或いは図示しないメモリコントローラにより制御され、
少なくともクロックに同期したバースト読み出しモード
で動作することが可能である。
【００２０】従って、コンピュータに電源が投入された
時、ＣＰＵ１０は、先ずブートＲＯＭであるフラッシュ
メモリ１６内のＢＩＯＳを読み出す。この読み出し動作
は、クロックに非同期の通常の読み出しモードである。
その後、外部記憶装置１８内に格納されているＯＳが、
メインメモリ１２内に読み出され、ＣＰＵ１０は、メイ
ンメモリ１２からＯＳを適宜読み出して、所定のアプリ
ケーションプログラムを実行する。ＣＰＵ１０は、メイ
ンメモリ１２から、クロックに同期した高速読み出しモ
ードでＯＳを読み出す。
時、ＣＰＵ１０は、先ずブートＲＯＭであるフラッシュ
メモリ１６内のＢＩＯＳを読み出す。この読み出し動作
は、クロックに非同期の通常の読み出しモードである。
その後、外部記憶装置１８内に格納されているＯＳが、
メインメモリ１２内に読み出され、ＣＰＵ１０は、メイ
ンメモリ１２からＯＳを適宜読み出して、所定のアプリ
ケーションプログラムを実行する。ＣＰＵ１０は、メイ
ンメモリ１２から、クロックに同期した高速読み出しモ
ードでＯＳを読み出す。
【００２１】ところで、本発明にかかるフラッシュメモ
リは、クロックに非同期の通常読み出しモードと、クロ
ックに同期したバースト読み出しモードとの両方をサポ
ートする。従って、上記の一般的なシステム上での使用
環境では、フラッシュメモリ１４内に、ＢＩＯＳに加え
て外部記憶装置１８内のＯＳも記憶させることが可能に
なる。そして、フラッシュメモリ１４は、電源投入時
に、クロックに非同期の通常読み出しモードでＢＩＯＳ
が読み出され、その後、メインメモリと同様にクロック
に同期したバースト読み出しモードでＯＳが読み出され
る。従って、ＣＰＵ１０は、従来のフラッシュメモリ１
６からのＢＩＯＳ読み出し制御と、メインメモリ１２か
らのＯＳ読み出し制御の方法を変更する必要がない。し
かも、ＯＳは、既にフラッシュメモリ１４内に記憶され
ているので、電源投入時に外部記憶装置１８からメイン
メモリ１２に読み出して記憶する必要がなく、コンピュ
ータの立ち上がり時間を大幅に短縮することができる。
リは、クロックに非同期の通常読み出しモードと、クロ
ックに同期したバースト読み出しモードとの両方をサポ
ートする。従って、上記の一般的なシステム上での使用
環境では、フラッシュメモリ１４内に、ＢＩＯＳに加え
て外部記憶装置１８内のＯＳも記憶させることが可能に
なる。そして、フラッシュメモリ１４は、電源投入時
に、クロックに非同期の通常読み出しモードでＢＩＯＳ
が読み出され、その後、メインメモリと同様にクロック
に同期したバースト読み出しモードでＯＳが読み出され
る。従って、ＣＰＵ１０は、従来のフラッシュメモリ１
６からのＢＩＯＳ読み出し制御と、メインメモリ１２か
らのＯＳ読み出し制御の方法を変更する必要がない。し
かも、ＯＳは、既にフラッシュメモリ１４内に記憶され
ているので、電源投入時に外部記憶装置１８からメイン
メモリ１２に読み出して記憶する必要がなく、コンピュ
ータの立ち上がり時間を大幅に短縮することができる。
【００２２】上記の様に、比較的データ容量の少ないＯ
Ｓをフラッシュメモリ内に記憶し、そのフラッシュメモ
リにバースト読み出しモード機能をもたせることによ
り、パーソナルコンピュータ等の立ち上げ時間を短縮さ
せることが可能になる。また、比較的データ容量の少な
いアプリケーションプログラムをフラッシュメモリ内に
記憶することにより、そのアプリケーションプログラム
を立ち上げる時間も短くすることの可能になる。しか
も、ＣＰＵ１０或いは図示しないメモリコントローラ
は、フラッシュメモリからのＯＳやプログラムの読み出
しを、メインメモリに記憶された場合と同様にして行う
ことができる。
Ｓをフラッシュメモリ内に記憶し、そのフラッシュメモ
リにバースト読み出しモード機能をもたせることによ
り、パーソナルコンピュータ等の立ち上げ時間を短縮さ
せることが可能になる。また、比較的データ容量の少な
いアプリケーションプログラムをフラッシュメモリ内に
記憶することにより、そのアプリケーションプログラム
を立ち上げる時間も短くすることの可能になる。しか
も、ＣＰＵ１０或いは図示しないメモリコントローラ
は、フラッシュメモリからのＯＳやプログラムの読み出
しを、メインメモリに記憶された場合と同様にして行う
ことができる。
【００２３】図２は、本発明の実施の形態例にかかるフ
ラッシュメモリの構成図である。図２のフラッシュメモ
リは、不揮発性メモリのセルアレイ２１と、そのワード
線を選択する行デコーダ２２と、列方向の選択を行う列
デコーダ２３と、列デコーダ２３により選択されるビッ
ト線とセンスアンプＳＡとを接続する列選択回路２４と
を有する。更に、複数のアドレス（ＡＤＤ）３２を取り
込み、行デコーダ２２及び列デコーダ２３にアドレスを
供給するアドレスバッファ２５と、出力ゲートトランジ
スタ２７〜３０を制御するセンスアンプデコーダ２６と
を有する。センスアンプデコーダ２６は、４つのセンス
アンプＳＡの出力を適宜出力バッファ３１に供給する為
に、出力ゲートトランジスタ２７〜３０のいずれかを導
通状態に制御する。
ラッシュメモリの構成図である。図２のフラッシュメモ
リは、不揮発性メモリのセルアレイ２１と、そのワード
線を選択する行デコーダ２２と、列方向の選択を行う列
デコーダ２３と、列デコーダ２３により選択されるビッ
ト線とセンスアンプＳＡとを接続する列選択回路２４と
を有する。更に、複数のアドレス（ＡＤＤ）３２を取り
込み、行デコーダ２２及び列デコーダ２３にアドレスを
供給するアドレスバッファ２５と、出力ゲートトランジ
スタ２７〜３０を制御するセンスアンプデコーダ２６と
を有する。センスアンプデコーダ２６は、４つのセンス
アンプＳＡの出力を適宜出力バッファ３１に供給する為
に、出力ゲートトランジスタ２７〜３０のいずれかを導
通状態に制御する。
【００２４】アドレスバッファ２５には、アドレス（Ａ
ＤＤ）３２、制御信号であるイニシャルアドレス（／Ｉ
Ａ）３３及びクロック（ＣＬＫ）３４が供給される。ま
た、センスアンプデコーダ２６には、クロック（ＣＬ
Ｋ）３４、アドレスバッファからの２ビットのアドレス
４０及び制御信号であるバーストアドレス（／ＢＡ）３
６が供給される。更に、イニシャルアドレス（／ＩＡ）
３３と、リセット信号（／ＲＥＳＥＴ）３８とが供給さ
れるバーストモード切換回路３９が設けられる。このバ
ーストモード切換回路３９は、バースト制御信号（ＢＵ
ＲＳＴ）３５を生成し、内部のアドレスバッファ２５及
びセンスアンプデコーダ２６等に供給する。
ＤＤ）３２、制御信号であるイニシャルアドレス（／Ｉ
Ａ）３３及びクロック（ＣＬＫ）３４が供給される。ま
た、センスアンプデコーダ２６には、クロック（ＣＬ
Ｋ）３４、アドレスバッファからの２ビットのアドレス
４０及び制御信号であるバーストアドレス（／ＢＡ）３
６が供給される。更に、イニシャルアドレス（／ＩＡ）
３３と、リセット信号（／ＲＥＳＥＴ）３８とが供給さ
れるバーストモード切換回路３９が設けられる。このバ
ーストモード切換回路３９は、バースト制御信号（ＢＵ
ＲＳＴ）３５を生成し、内部のアドレスバッファ２５及
びセンスアンプデコーダ２６等に供給する。
【００２５】上記のセンスアンプデコーダ２６と、出力
ゲートトランジスタ２７〜３０と出力バッファ３１とで
出力回路が構成され、バースト制御信号に応答して、ク
ロックに同期したバースト読み出しモードまたはクロッ
クに非同期の通常読み出しモードのいずれかの動作で読
み出しを行う。また、バースト制御信号３５は、アドレ
スバッファ２５にも供給され、アドレスバッファ２５
は、バースト制御信号３５に応答して、外部から供給さ
れるアドレス３２をクロック３４に同期して取り込む。
バースト制御信号３５が非バーストモードの場合は、ア
ドレスバッファ２５は、クロック３４に非同期でアドレ
ス３２を取り込む。
ゲートトランジスタ２７〜３０と出力バッファ３１とで
出力回路が構成され、バースト制御信号に応答して、ク
ロックに同期したバースト読み出しモードまたはクロッ
クに非同期の通常読み出しモードのいずれかの動作で読
み出しを行う。また、バースト制御信号３５は、アドレ
スバッファ２５にも供給され、アドレスバッファ２５
は、バースト制御信号３５に応答して、外部から供給さ
れるアドレス３２をクロック３４に同期して取り込む。
バースト制御信号３５が非バーストモードの場合は、ア
ドレスバッファ２５は、クロック３４に非同期でアドレ
ス３２を取り込む。
【００２６】図３は、バースト読み出しモードのタイミ
ングチャート図である。また、図４は、通常読み出しモ
ードのタイミングチャート図である。図２に示したフラ
ッシュメモリは、クロックに同期したバースト読み出し
モードと、クロックに非同期の通常読み出しモードの両
方で動作可能である。以下に、両読み出しモードの動作
を、図３，４のタイミングチャート図を参照して説明す
る。
ングチャート図である。また、図４は、通常読み出しモ
ードのタイミングチャート図である。図２に示したフラ
ッシュメモリは、クロックに同期したバースト読み出し
モードと、クロックに非同期の通常読み出しモードの両
方で動作可能である。以下に、両読み出しモードの動作
を、図３，４のタイミングチャート図を参照して説明す
る。
【００２７】先ず、バースト読み出しモードの時は、バ
ーストモード切換回路３９が、バースト制御信号３５を
バーストモード状態（Ｈレベル）に設定する。そして、
図３に示される通り、イニシャルアドレス／ＩＡがＬレ
ベルの期間に、クロックＣＬＫの立ち上がりエッジに応
答して、外部から供給されたアドレスＡＤＤがアドレス
バッファ２５に取り込まれる。この取り込まれたアドレ
スが、バースト読み出しの先頭アドレスとなる。アドレ
スバッファ２５から供給されるアドレスに応じて、行デ
コーダが１本のワード線を選択し、列デコーダ２３が４
本のビット線を選択する。その結果、４ビットのデータ
が４つのセンスアンプＳＡに出力され増幅される。
ーストモード切換回路３９が、バースト制御信号３５を
バーストモード状態（Ｈレベル）に設定する。そして、
図３に示される通り、イニシャルアドレス／ＩＡがＬレ
ベルの期間に、クロックＣＬＫの立ち上がりエッジに応
答して、外部から供給されたアドレスＡＤＤがアドレス
バッファ２５に取り込まれる。この取り込まれたアドレ
スが、バースト読み出しの先頭アドレスとなる。アドレ
スバッファ２５から供給されるアドレスに応じて、行デ
コーダが１本のワード線を選択し、列デコーダ２３が４
本のビット線を選択する。その結果、４ビットのデータ
が４つのセンスアンプＳＡに出力され増幅される。
【００２８】アドレスバッファ２５は、更にセンスアン
プデコーダ２６にアドレス４０を供給し、センスアンプ
デコーダ２６は、先頭アドレスに対応した１つのセンス
アンプＳＡを選択し、対応する出力ゲート２７〜３０を
導通させる。その結果、先頭アドレスに対応する読み出
しデータが、出力バッファ３１に供給され、入出力端子
３７から出力される。図３のタイミングチャートによれ
ば、イニシャルアドレス／ＩＡがＬレベルになってから
３クロック後のクロックＣＬＫの立ち上がりエッジに同
期して、先頭アドレスに対応するデータＤｎが出力され
る。そして、制御信号であるバーストアドレス／ＢＡが
Ｌレベルの期間において、クロックＣＬＫの立ち上がり
エッジに応答して、残りのセンスアンプＳＡ内の読み出
しデータが、出力バッファ３１に供給される。図３の例
では、バーストアドレス／ＢＡがＬレベルの間に、３つ
のクロックＣＬＫの立ち上がりエッジが存在するので、
読み出しデータＤn+1 、Ｄn+2 及びＤn+3 が、連続して
出力される。
プデコーダ２６にアドレス４０を供給し、センスアンプ
デコーダ２６は、先頭アドレスに対応した１つのセンス
アンプＳＡを選択し、対応する出力ゲート２７〜３０を
導通させる。その結果、先頭アドレスに対応する読み出
しデータが、出力バッファ３１に供給され、入出力端子
３７から出力される。図３のタイミングチャートによれ
ば、イニシャルアドレス／ＩＡがＬレベルになってから
３クロック後のクロックＣＬＫの立ち上がりエッジに同
期して、先頭アドレスに対応するデータＤｎが出力され
る。そして、制御信号であるバーストアドレス／ＢＡが
Ｌレベルの期間において、クロックＣＬＫの立ち上がり
エッジに応答して、残りのセンスアンプＳＡ内の読み出
しデータが、出力バッファ３１に供給される。図３の例
では、バーストアドレス／ＢＡがＬレベルの間に、３つ
のクロックＣＬＫの立ち上がりエッジが存在するので、
読み出しデータＤn+1 、Ｄn+2 及びＤn+3 が、連続して
出力される。
【００２９】上記の通り、バースト読み出しモードで
は、アドレスバッファ２５がアドレスＡＤＤをクロック
の立ち上がりエッジに同期して取り込む動作を行い、出
力回路部分は、クロックＣＬＫの立ち上がりエッジに同
期してセンスアンプのデータを出力し、更に、バースト
アドレス／ＢＡのＬレベルの期間中のクロックＣＬＫの
立ち上がりエッジに応答して、残りのセンスアンプのデ
ータを出力する。この様に、バースト読み出しでは、ク
ロックに同期して動作し、連続して複数の読み出しデー
タを出力することができるので、高速読み出し動作が可
能である。
は、アドレスバッファ２５がアドレスＡＤＤをクロック
の立ち上がりエッジに同期して取り込む動作を行い、出
力回路部分は、クロックＣＬＫの立ち上がりエッジに同
期してセンスアンプのデータを出力し、更に、バースト
アドレス／ＢＡのＬレベルの期間中のクロックＣＬＫの
立ち上がりエッジに応答して、残りのセンスアンプのデ
ータを出力する。この様に、バースト読み出しでは、ク
ロックに同期して動作し、連続して複数の読み出しデー
タを出力することができるので、高速読み出し動作が可
能である。
【００３０】次に、クロックに非同期の通常読み出しモ
ードでは、バーストモード切換回路３９が、バースト制
御信号３５を通常モード（Ｌレベル）に設定する。それ
に伴い、アドレスバッファ２５はクロックとは無関係
に、外部から供給されたアドレスＡＤＤを取り込み、行
デコーダ２２及び列デコーダ２３にそれらのアドレスを
供給する。同様に、アドレスバッファ２５は、２ビット
のアドレス４０をセンスアンプデコーダ２６に供給す
る。行デコーダ２２がアドレスに対応する１つのワード
線を選択し、列デコーダ２３がアドレスに対応する４本
のビット線を選択する。そして、４つのセンスアンプＳ
Ａが同時に４つのデータを読み出す。
ードでは、バーストモード切換回路３９が、バースト制
御信号３５を通常モード（Ｌレベル）に設定する。それ
に伴い、アドレスバッファ２５はクロックとは無関係
に、外部から供給されたアドレスＡＤＤを取り込み、行
デコーダ２２及び列デコーダ２３にそれらのアドレスを
供給する。同様に、アドレスバッファ２５は、２ビット
のアドレス４０をセンスアンプデコーダ２６に供給す
る。行デコーダ２２がアドレスに対応する１つのワード
線を選択し、列デコーダ２３がアドレスに対応する４本
のビット線を選択する。そして、４つのセンスアンプＳ
Ａが同時に４つのデータを読み出す。
【００３１】センスアンプデコーダ２６は、供給される
２ビットのアドレスに従って、１つのセンスアンプＳＡ
の出力を出力バッファ３１に供給する為に、１つの出力
ゲートトランジスタ２７〜３０を導通する。
２ビットのアドレスに従って、１つのセンスアンプＳＡ
の出力を出力バッファ３１に供給する為に、１つの出力
ゲートトランジスタ２７〜３０を導通する。
【００３２】上記の通り、非バースト読み出しである通
常読み出しモードでは、クロックに非同期にアドレスが
取り込まれ、１つのデータのみが読み出される。従っ
て、図４のタイミングチャートに示される通り、アドレ
スＡｎ〜Ａn+3 に対応するデータＤｎ〜Ｄn+3 が、アド
レスの供給に応答して順次読み出される。４ビットのデ
ータを読み出す為には、４セットのアドレスを供給する
必要があり、バースト読み出しモードよりも低速動作と
なる。
常読み出しモードでは、クロックに非同期にアドレスが
取り込まれ、１つのデータのみが読み出される。従っ
て、図４のタイミングチャートに示される通り、アドレ
スＡｎ〜Ａn+3 に対応するデータＤｎ〜Ｄn+3 が、アド
レスの供給に応答して順次読み出される。４ビットのデ
ータを読み出す為には、４セットのアドレスを供給する
必要があり、バースト読み出しモードよりも低速動作と
なる。
【００３３】図２に示されたフラッシュメモリは、更
に、メモリセルの消去または書き込み（プログラム）モ
ードを有する。フラッシュメモリは、ある大きなブロッ
クの単位でメモリセルアレイのデータを一括して消去
し、新たなデータの書き込みを行う。図５は、かかる消
去または書き込み時のタイミングチャート図である。フ
ラッシュメモリは、制御信号／ＷＥがＬレベルの期間
に、複数の入出力端子Ｉ／Ｏに供給されるコマンドを取
り込み、そのコマンドをデコードして、消去モードある
いは書き込みモードを検出する。かかる検出された消去
或いは書き込みモードに応じて、図示しない消去回路ま
たは書き込み回路が制御される。具体的には、ワード線
レベルやビット線レベルが、消去時のレベル或いは書き
込み時のレベルに制御される。
に、メモリセルの消去または書き込み（プログラム）モ
ードを有する。フラッシュメモリは、ある大きなブロッ
クの単位でメモリセルアレイのデータを一括して消去
し、新たなデータの書き込みを行う。図５は、かかる消
去または書き込み時のタイミングチャート図である。フ
ラッシュメモリは、制御信号／ＷＥがＬレベルの期間
に、複数の入出力端子Ｉ／Ｏに供給されるコマンドを取
り込み、そのコマンドをデコードして、消去モードある
いは書き込みモードを検出する。かかる検出された消去
或いは書き込みモードに応じて、図示しない消去回路ま
たは書き込み回路が制御される。具体的には、ワード線
レベルやビット線レベルが、消去時のレベル或いは書き
込み時のレベルに制御される。
【００３４】図６は、バーストモード切換回路の第１の
例を示す図である。また、図７は、図６のバーストモー
ド切換回路の動作の真理値表を示す図である。真理値表
内のＸは、ＨまたはＬレベルのいずれでもよいことを意
味する。
例を示す図である。また、図７は、図６のバーストモー
ド切換回路の動作の真理値表を示す図である。真理値表
内のＸは、ＨまたはＬレベルのいずれでもよいことを意
味する。
【００３５】図６のバースト切換回路内に設けられた電
源判定回路５０は、電源が投入された時に電源Ｖｃｃの
レベルを判定して、電源Ｖｃｃが所定の基準レベルより
低い間は、判定信号Ｐ０をＬレベルにし、電源Ｖｃｃが
所定の基準レベルより高くなると判定信号Ｐ０をＨレベ
ルにする。また、バーストモード切換回路では、ＮＯＲ
ゲート５２とインバータ５３からなるラッチ回路５４
が、バースト制御信号（ＢＵＲＳＴ）３５の状態を保持
する。このラッチ回路５４は、電源判定信号Ｐ０とリセ
ット信号／ＲＥＳＥＴとが入力されるＮＡＮＤゲート５
１の出力、またはイニシャルアドレス（／ＩＡ）３３に
よりインバータ５５を経由して制御されるトランジスタ
５６のドレインレベルにより、反転制御される。
源判定回路５０は、電源が投入された時に電源Ｖｃｃの
レベルを判定して、電源Ｖｃｃが所定の基準レベルより
低い間は、判定信号Ｐ０をＬレベルにし、電源Ｖｃｃが
所定の基準レベルより高くなると判定信号Ｐ０をＨレベ
ルにする。また、バーストモード切換回路では、ＮＯＲ
ゲート５２とインバータ５３からなるラッチ回路５４
が、バースト制御信号（ＢＵＲＳＴ）３５の状態を保持
する。このラッチ回路５４は、電源判定信号Ｐ０とリセ
ット信号／ＲＥＳＥＴとが入力されるＮＡＮＤゲート５
１の出力、またはイニシャルアドレス（／ＩＡ）３３に
よりインバータ５５を経由して制御されるトランジスタ
５６のドレインレベルにより、反転制御される。
【００３６】このバーストモード切換回路は、図７に示
される通り、電源が投入された時またはリセット動作を
行った時に、自動的にバースト制御信号ＢＵＲＳＴをＬ
レベルに設定して、非バーストモード（通常読み出しモ
ード）にする。また、イニシャルアドレス／ＩＡがＬレ
ベルになると、自動的にバースト制御信号ＢＵＲＳＴを
Ｈレベルに設定して、バースト読み出しモードにする。
される通り、電源が投入された時またはリセット動作を
行った時に、自動的にバースト制御信号ＢＵＲＳＴをＬ
レベルに設定して、非バーストモード（通常読み出しモ
ード）にする。また、イニシャルアドレス／ＩＡがＬレ
ベルになると、自動的にバースト制御信号ＢＵＲＳＴを
Ｈレベルに設定して、バースト読み出しモードにする。
【００３７】先ず、通常状態では、リセット信号／ＲＥ
ＳＴはＨレベルにある。そこで、電源が投入され、電源
Ｖｃｃの電圧が徐々に上がっていく過程で、基準値以下
の間は判定信号Ｐ０＝Ｌが出力され、ＮＡＮＤゲート５
１の出力がＨレベルとなり、バースト制御信号ＢＵＲＳ
ＴはＬレベルとなり、非バースト読み出しモード（通常
読み出しモード）に設定される。この状態が、図７での
ケース１の状態である。更に、電源Ｖｃｃの電圧が上昇
して基準値以上になると、電源判定信号Ｐ０＝Ｈが出力
され、ＮＡＮＤゲート５１の出力がＬレベルとなるが、
インバータ５３の出力がＨレベルであるので、ＮＯＲゲ
ート５２の出力であるバースト制御信号ＢＵＲＳＴはＬ
レベルのまま変化しない。従って、非バースト読み出し
状態が、ラッチ回路５４により保持される。この状態
が、図７でのケース４の状態である。
ＳＴはＨレベルにある。そこで、電源が投入され、電源
Ｖｃｃの電圧が徐々に上がっていく過程で、基準値以下
の間は判定信号Ｐ０＝Ｌが出力され、ＮＡＮＤゲート５
１の出力がＨレベルとなり、バースト制御信号ＢＵＲＳ
ＴはＬレベルとなり、非バースト読み出しモード（通常
読み出しモード）に設定される。この状態が、図７での
ケース１の状態である。更に、電源Ｖｃｃの電圧が上昇
して基準値以上になると、電源判定信号Ｐ０＝Ｈが出力
され、ＮＡＮＤゲート５１の出力がＬレベルとなるが、
インバータ５３の出力がＨレベルであるので、ＮＯＲゲ
ート５２の出力であるバースト制御信号ＢＵＲＳＴはＬ
レベルのまま変化しない。従って、非バースト読み出し
状態が、ラッチ回路５４により保持される。この状態
が、図７でのケース４の状態である。
【００３８】次に、バースト読み出しを行う場合は、外
部からイニシャルアドレス／ＩＡがＬレベルに制御さ
れ、インバータ５５の出力がＨレベルになり、Ｎチャネ
ルトランジスタ５６を強制的に導通させ、トランジスタ
５６のドレイン端子５７をＬレベルに引き下げ、ＮＡＮ
Ｄゲート５１の出力のＬレベルとあいまって、ＮＯＲゲ
ート５２の出力であるバースト制御信号ＢＵＲＳＴをＨ
レベルに切り替える。その結果、バースト制御信号ＢＵ
ＲＳＴはバースト読み出しモードに設定される。この状
態は、ラッチ回路５４により保持され、その後イニシャ
ルアドレス／ＩＡがＨレベルに切り換わっても、バース
トモード状態は保持される。これが、図７のケース３の
状態である。
部からイニシャルアドレス／ＩＡがＬレベルに制御さ
れ、インバータ５５の出力がＨレベルになり、Ｎチャネ
ルトランジスタ５６を強制的に導通させ、トランジスタ
５６のドレイン端子５７をＬレベルに引き下げ、ＮＡＮ
Ｄゲート５１の出力のＬレベルとあいまって、ＮＯＲゲ
ート５２の出力であるバースト制御信号ＢＵＲＳＴをＨ
レベルに切り替える。その結果、バースト制御信号ＢＵ
ＲＳＴはバースト読み出しモードに設定される。この状
態は、ラッチ回路５４により保持され、その後イニシャ
ルアドレス／ＩＡがＨレベルに切り換わっても、バース
トモード状態は保持される。これが、図７のケース３の
状態である。
【００３９】更に、バーストモード状態から、リセット
動作がされると、リセット信号／ＲＥＳＥＴがＬレベル
になるので、電源投入時と同様にして、バースト制御信
号ＢＵＲＳＴは、再度Ｌレベルに切り換えられ、非バー
スト読み出しモードに設定される。これが、図７のケー
ス２の状態である。この状態がラッチ回路５４により保
持されるので、リセット信号／ＲＥＳＥＴがＨレベルに
戻っても、バースト制御信号ＢＵＲＳＴ＝Ｌの状態が保
持される。そして、この状態でイニシャルアドレス／Ｉ
ＡがＬレベルになってバースト読み出しが指令される
と、上記と同様に、バースト制御信号ＢＵＲＳＴは再度
Ｈレベルとなり、バースト読み出しモードになる。
動作がされると、リセット信号／ＲＥＳＥＴがＬレベル
になるので、電源投入時と同様にして、バースト制御信
号ＢＵＲＳＴは、再度Ｌレベルに切り換えられ、非バー
スト読み出しモードに設定される。これが、図７のケー
ス２の状態である。この状態がラッチ回路５４により保
持されるので、リセット信号／ＲＥＳＥＴがＨレベルに
戻っても、バースト制御信号ＢＵＲＳＴ＝Ｌの状態が保
持される。そして、この状態でイニシャルアドレス／Ｉ
ＡがＬレベルになってバースト読み出しが指令される
と、上記と同様に、バースト制御信号ＢＵＲＳＴは再度
Ｈレベルとなり、バースト読み出しモードになる。
【００４０】以上の通り、図６に示されたバーストモー
ド切換回路によれば、電源投入時に非バースト読み出し
モードに設定され、イニシャルアドレス／ＩＡ＝Ｌによ
りバースト読み出しモードに切り換えられ、リセット信
号／ＲＥＳＥＴ＝Ｌにより非バースト読み出しモードに
切り換えられる。従って、図１のフラッシュメモリ１４
は、ＢＩＯＳとＯＳ等のプログラムとが記録され、電源
投入時はクロックに同期しない非バースト読み出しモー
ドで動作し、バースト読み出しを指令するとクロックに
同期したバースト読み出しモードに切り換えられてメイ
ンメモリと同様な高速が読み出し動作をすることができ
る。かかるフラッシュメモリを利用することにより、立
ち上がり時間を短縮したパーソナルコンピュータを提供
することが可能になる。
ド切換回路によれば、電源投入時に非バースト読み出し
モードに設定され、イニシャルアドレス／ＩＡ＝Ｌによ
りバースト読み出しモードに切り換えられ、リセット信
号／ＲＥＳＥＴ＝Ｌにより非バースト読み出しモードに
切り換えられる。従って、図１のフラッシュメモリ１４
は、ＢＩＯＳとＯＳ等のプログラムとが記録され、電源
投入時はクロックに同期しない非バースト読み出しモー
ドで動作し、バースト読み出しを指令するとクロックに
同期したバースト読み出しモードに切り換えられてメイ
ンメモリと同様な高速が読み出し動作をすることができ
る。かかるフラッシュメモリを利用することにより、立
ち上がり時間を短縮したパーソナルコンピュータを提供
することが可能になる。
【００４１】図８は、バーストモード切換回路の別の例
を示す図である。図９は、図８のバーストモード切換回
路の動作の真理値表を示す図である。真理値表内のＸ
は、ＨまたはＬレベルのいずれでもよいことを意味す
る。
を示す図である。図９は、図８のバーストモード切換回
路の動作の真理値表を示す図である。真理値表内のＸ
は、ＨまたはＬレベルのいずれでもよいことを意味す
る。
【００４２】図８に示されたバーストモード切換回路例
は、図６の例と同様に、電源判定回路５０、その出力Ｐ
０とリセット信号／ＲＥＳＥＴが供給されるＮＡＮＤゲ
ート５１、ＮＯＲゲート５２とインバータ５３とで構成
されるラッチ回路５４及びＮチャネルトランジスタ５６
を有する。更に、Ｐチャネルトランジスタ５７が設けら
れ、ライトイネーブル信号／ＷＥ、複数の入出力端子の
うちに所定の入出力端子Ｉ／Ｏ、イニシャルアドレス／
ＩＡ、及び複数の入出力端子Ｉ／Ｏに供給されるコマン
ドから生成されるセット信号ＳＥＴにより、トランジス
タ５６，５７が制御され、ラッチ回路５４の状態が所望
の状態に切り換えられる。
は、図６の例と同様に、電源判定回路５０、その出力Ｐ
０とリセット信号／ＲＥＳＥＴが供給されるＮＡＮＤゲ
ート５１、ＮＯＲゲート５２とインバータ５３とで構成
されるラッチ回路５４及びＮチャネルトランジスタ５６
を有する。更に、Ｐチャネルトランジスタ５７が設けら
れ、ライトイネーブル信号／ＷＥ、複数の入出力端子の
うちに所定の入出力端子Ｉ／Ｏ、イニシャルアドレス／
ＩＡ、及び複数の入出力端子Ｉ／Ｏに供給されるコマン
ドから生成されるセット信号ＳＥＴにより、トランジス
タ５６，５７が制御され、ラッチ回路５４の状態が所望
の状態に切り換えられる。
【００４３】電源投入時に、電源判定回路５０が電源Ｖ
ｃｃの低い状態を検出して出力Ｐ０をＬレベルにし、Ｎ
ＯＲゲート５２の出力がＬレベルとなり、バースト制御
信号ＢＵＲＳＴが非バースト読み出しモード（通常読み
出しモード、Ｌレベル）に設定される（ケース１０）。
また、一旦バースト読み出しモードに設定されても、リ
セット信号／ＲＥＳＥＴをＬレベルに制御することによ
り、ラッチ回路５４のＮＯＲゲート５２の出力をＬレベ
ルに切り換えることができる（ケース１１）。更に、イ
ニシャルアドレス／ＩＡ＝Ｌにより、ＮＡＮＤゲート６
４の出力がＨレベルとなり、トランジスタ５６を導通さ
せ、ＮＯＲゲート５２の出力を強制的にＨレベルに切り
換える。その結果、バースト制御信号ＢＵＲＳＴは、バ
ースト読み出しモード（Ｈレベル）となり、その状態が
ラッチ回路５４により保持される（ケース１４）。以上
の動作は、図６のバーストモード切換回路例の場合と同
じである。
ｃｃの低い状態を検出して出力Ｐ０をＬレベルにし、Ｎ
ＯＲゲート５２の出力がＬレベルとなり、バースト制御
信号ＢＵＲＳＴが非バースト読み出しモード（通常読み
出しモード、Ｌレベル）に設定される（ケース１０）。
また、一旦バースト読み出しモードに設定されても、リ
セット信号／ＲＥＳＥＴをＬレベルに制御することによ
り、ラッチ回路５４のＮＯＲゲート５２の出力をＬレベ
ルに切り換えることができる（ケース１１）。更に、イ
ニシャルアドレス／ＩＡ＝Ｌにより、ＮＡＮＤゲート６
４の出力がＨレベルとなり、トランジスタ５６を導通さ
せ、ＮＯＲゲート５２の出力を強制的にＨレベルに切り
換える。その結果、バースト制御信号ＢＵＲＳＴは、バ
ースト読み出しモード（Ｈレベル）となり、その状態が
ラッチ回路５４により保持される（ケース１４）。以上
の動作は、図６のバーストモード切換回路例の場合と同
じである。
【００４４】図８のバーストモード切換回路は、更に、
消去または書き込み（プログラム）動作時のライトイネ
ーブル信号／ＷＥ＝Ｌレベルに応答して、バースト制御
信号ＢＵＲＳＴをＬレベルの非バースト読み出しモード
に設定し、メモリをクロックに非同期の動作状態にする
（ケース１３）。また、このバーストモード切換回路
は、複数の入出力端子Ｉ／Ｏに供給される所定のコマン
ドにより、セット信号ＳＥＴをモード切換状態（Ｈレベ
ル）にし、その後特定の入出力端子Ｉ／ＯをＨレベルま
たはＬレベルにすることにより、バースト読み出しモー
ドまたは非バースト読み出しモードに設定することを可
能にする（ケース１９，２０）。
消去または書き込み（プログラム）動作時のライトイネ
ーブル信号／ＷＥ＝Ｌレベルに応答して、バースト制御
信号ＢＵＲＳＴをＬレベルの非バースト読み出しモード
に設定し、メモリをクロックに非同期の動作状態にする
（ケース１３）。また、このバーストモード切換回路
は、複数の入出力端子Ｉ／Ｏに供給される所定のコマン
ドにより、セット信号ＳＥＴをモード切換状態（Ｈレベ
ル）にし、その後特定の入出力端子Ｉ／ＯをＨレベルま
たはＬレベルにすることにより、バースト読み出しモー
ドまたは非バースト読み出しモードに設定することを可
能にする（ケース１９，２０）。
【００４５】即ち、フラッシュメモリは、図５で説明し
た通り、消去または書き込み時は、ライトイネーブル信
号／ＷＥ＝Ｌレベルに応答して、所定のコマンドが与え
られる。従って、ライトイネーブル信号／ＷＥ＝Ｌレベ
ルにより、インバータ９の出力はＨレベル、ＮＯＲゲー
ト５８の出力はＬレベルとなり、Ｐチャネルトランジス
タ５７が導通し、ＮＯＲゲート５２の出力が強制的にＬ
レベルに切り換えられる。その結果、バースト制御信号
ＢＵＲＳＴはＬレベルの非バースト読み出し状態に設定
され、その状態がラッチ回路５４により保持される（ケ
ース１３）。従って、この状態では、フラッシュメモリ
はクロックに非同期の状態となる。
た通り、消去または書き込み時は、ライトイネーブル信
号／ＷＥ＝Ｌレベルに応答して、所定のコマンドが与え
られる。従って、ライトイネーブル信号／ＷＥ＝Ｌレベ
ルにより、インバータ９の出力はＨレベル、ＮＯＲゲー
ト５８の出力はＬレベルとなり、Ｐチャネルトランジス
タ５７が導通し、ＮＯＲゲート５２の出力が強制的にＬ
レベルに切り換えられる。その結果、バースト制御信号
ＢＵＲＳＴはＬレベルの非バースト読み出し状態に設定
され、その状態がラッチ回路５４により保持される（ケ
ース１３）。従って、この状態では、フラッシュメモリ
はクロックに非同期の状態となる。
【００４６】図８の回路において、複数の入出力端子Ｉ
／Ｏに所定のコマンドを入力することにより、コマンド
デコーダ６５がそれをデコードし、セット信号のラッチ
回路６６の出力ＳＥＴをＨレベルに保持する。この状態
が、モード設定状態である。そこで、その後、特定の入
出力端子Ｉ／ＯがＨレベルになると、ＮＡＮＤゲート６
３の入力が全てＨレベルとなりその出力はＬレベルとな
る。従って、ＮＡＮＤゲート６４の出力がＨレベルとな
り、トランジスタ５６が導通し、ＮＯＲゲート５２の出
力がＨレベルとなり、バースト制御信号ＢＵＲＳＴがバ
ースト読み出し状態（Ｈレベル）に設定される（ケース
２０）。
／Ｏに所定のコマンドを入力することにより、コマンド
デコーダ６５がそれをデコードし、セット信号のラッチ
回路６６の出力ＳＥＴをＨレベルに保持する。この状態
が、モード設定状態である。そこで、その後、特定の入
出力端子Ｉ／ＯがＨレベルになると、ＮＡＮＤゲート６
３の入力が全てＨレベルとなりその出力はＬレベルとな
る。従って、ＮＡＮＤゲート６４の出力がＨレベルとな
り、トランジスタ５６が導通し、ＮＯＲゲート５２の出
力がＨレベルとなり、バースト制御信号ＢＵＲＳＴがバ
ースト読み出し状態（Ｈレベル）に設定される（ケース
２０）。
【００４７】更に、モード設定状態（ＳＥＴ＝Ｈ）にお
いて、特定の入出力端子Ｉ／ＯがＬレベルになると、Ａ
ＮＤゲート６２の入力が全てＨレベルとなり、その出力
がＨレベルとなる。従って、ＮＯＲゲート５８の出力が
Ｌレベルとなり、トランジスタ５７が導通し、ＮＯＲゲ
ート５２の出力がＬレベルとなり、バースト制御信号Ｂ
ＵＲＳＴが非バースト読み出し状態（Ｌレベル）に設定
され、フラッシュメモリは、クロックに非同期の状態と
なる（ケース１９）。
いて、特定の入出力端子Ｉ／ＯがＬレベルになると、Ａ
ＮＤゲート６２の入力が全てＨレベルとなり、その出力
がＨレベルとなる。従って、ＮＯＲゲート５８の出力が
Ｌレベルとなり、トランジスタ５７が導通し、ＮＯＲゲ
ート５２の出力がＬレベルとなり、バースト制御信号Ｂ
ＵＲＳＴが非バースト読み出し状態（Ｌレベル）に設定
され、フラッシュメモリは、クロックに非同期の状態と
なる（ケース１９）。
【００４８】図１０は、図８のバーストモード切換回路
の動作のフローチャート図である。上記した通り、電源
投入時（Ｓ２）に、自動的に非バーストモードに設定さ
れる（Ｓ４）。その後、バースト読み出しを指令するイ
ニシャルアドレス／ＩＡがＬレベルになると（Ｓ６）、
バースト読み出しモードに設定される（Ｓ８）。更に、
消去或いは書き込み（プログラム）を指令するライトイ
ネーブル／ＷＥがＬレベルになると（Ｓ１０）、再度、
非バースト読み出しモードとなり、クロックに非同期の
動作となる（Ｓ１２）。
の動作のフローチャート図である。上記した通り、電源
投入時（Ｓ２）に、自動的に非バーストモードに設定さ
れる（Ｓ４）。その後、バースト読み出しを指令するイ
ニシャルアドレス／ＩＡがＬレベルになると（Ｓ６）、
バースト読み出しモードに設定される（Ｓ８）。更に、
消去或いは書き込み（プログラム）を指令するライトイ
ネーブル／ＷＥがＬレベルになると（Ｓ１０）、再度、
非バースト読み出しモードとなり、クロックに非同期の
動作となる（Ｓ１２）。
【００４９】そして、複数の入出力端子Ｉ／Ｏに所定の
コマンドが入力されると、内部のセット信号ＳＥＴがＨ
レベルとなり（Ｓ１４）、その後の特定の入出力端子Ｉ
／ＯがＨレベルまたはＬレベルに応じて、バースト読み
だしモードまたは非バースト読みだしモードに設定され
る（Ｓ１６，Ｓ１８，Ｓ２０）。また、リセット動作さ
れてリセット信号／ＲＥＳＥＴがＬレベルになると（Ｓ
２２）、強制的に非バースト読みだしモードに設定され
る（Ｓ２４）。
コマンドが入力されると、内部のセット信号ＳＥＴがＨ
レベルとなり（Ｓ１４）、その後の特定の入出力端子Ｉ
／ＯがＨレベルまたはＬレベルに応じて、バースト読み
だしモードまたは非バースト読みだしモードに設定され
る（Ｓ１６，Ｓ１８，Ｓ２０）。また、リセット動作さ
れてリセット信号／ＲＥＳＥＴがＬレベルになると（Ｓ
２２）、強制的に非バースト読みだしモードに設定され
る（Ｓ２４）。
【００５０】モード設定状態において特定の入出力端子
Ｉ／Ｏにより、モードの設定を行う際に、セット信号Ｓ
ＥＴ＝Ｈレベルにしてから後の特定の入出力端子Ｉ／Ｏ
のＨレベルまたはＬレベルにより、モード設定が可能に
なるように構成される。その理由は、ライトイネーブル
信号／ＷＥ＝Ｌはコマンド入力状態を意味し、消去また
は書き込み時とモード設定状態でのモード設定とを区別
するためである。
Ｉ／Ｏにより、モードの設定を行う際に、セット信号Ｓ
ＥＴ＝Ｈレベルにしてから後の特定の入出力端子Ｉ／Ｏ
のＨレベルまたはＬレベルにより、モード設定が可能に
なるように構成される。その理由は、ライトイネーブル
信号／ＷＥ＝Ｌはコマンド入力状態を意味し、消去また
は書き込み時とモード設定状態でのモード設定とを区別
するためである。
【００５１】フラッシュメモリ内のバースト読み出し及
び通常の非同期の読み出しの動作については、一般的な
ＳＤＲＡＭ等のメモリと同様である。
び通常の非同期の読み出しの動作については、一般的な
ＳＤＲＡＭ等のメモリと同様である。
【００５２】上記実施の形態例では、フラッシュメモリ
を例にして説明したが、本発明はフラッシュメモリ等の
不揮発性メモリに限定されず、それ以外の半導体を利用
したメモリデバイスであって、クロックに同期したバー
スト読み出しモードと非同期の非バースト読み出しモー
ドを併用することが要求されるメモリデバイスにおい
て、同様に適用することができる。
を例にして説明したが、本発明はフラッシュメモリ等の
不揮発性メモリに限定されず、それ以外の半導体を利用
したメモリデバイスであって、クロックに同期したバー
スト読み出しモードと非同期の非バースト読み出しモー
ドを併用することが要求されるメモリデバイスにおい
て、同様に適用することができる。
【００５３】
【発明の効果】以上説明した通り、本発明によれば、メ
モリデバイスにおいて、クロックに同期したバースト読
み出しモードと非同期の非バースト読み出しモードを併
用し、電源投入時は自動的に非バースト読み出しモード
になり、バースト読み出しを指令する制御信号に応答し
てバースト読み出しモードに切換られる。また、リセッ
ト動作によって、非バーストモードに切り換えることが
できる。
モリデバイスにおいて、クロックに同期したバースト読
み出しモードと非同期の非バースト読み出しモードを併
用し、電源投入時は自動的に非バースト読み出しモード
になり、バースト読み出しを指令する制御信号に応答し
てバースト読み出しモードに切換られる。また、リセッ
ト動作によって、非バーストモードに切り換えることが
できる。
【図１】本発明にかかる不揮発性メモリデバイスである
フラッシュメモリが使用されるシステム例を示す図であ
る。
フラッシュメモリが使用されるシステム例を示す図であ
る。
【図２】本発明の実施の形態例にかかるフラッシュメモ
リの構成図である。
リの構成図である。
【図３】バースト読み出しモードのタイミングチャート
図である。
図である。
【図４】通常読み出しモードのタイミングチャート図で
ある。
ある。
【図５】消去または書き込み時の簡単なタイミングチャ
ート図である。
ート図である。
【図６】バーストモード切換回路の第１の例を示す図で
ある。
ある。
【図７】図６のバーストモード切換回路の動作の真理値
表を示す図である。
表を示す図である。
【図８】バーストモード切換回路の別の例を示す図であ
る。
る。
【図９】図８のバーストモード切換回路の動作の真理値
表を示す図である。
表を示す図である。
【図１０】図８のバーストモード切換回路の動作のフロ
ーチャート図である。
ーチャート図である。
１４ フラッシュメモリ ２６ センスアンプデコーダ ＳＡ センスアンプ ２７〜３０ 出力ゲートトランジスタ ３１ 出力バッファ Ｉ／Ｏ 入出力端子 ３９ バーストモード切換回路 ５４ ラッチ回路
Claims (10)
- 【請求項１】不揮発性のメモリセルを有するメモリデバ
イスにおいて、 前記メモリセルからの読み出しデータを、クロックに同
期したバースト読み出し動作、またはクロックに非同期
の通常読み出し動作を行う出力回路と、 電源投入時に、前記出力回路を前記通常読み出しモード
に設定し、外部からの所定の制御信号に応答して、前記
出力回路を前記バースト読み出しモードに設定するバー
ストモード切換回路とを有することを特徴とするメモリ
デバイス。 - 【請求項２】請求項１において、 前記バーストモード切換回路は、リセット動作に応答し
て、前記出力回路を通常読み出しモードに設定すること
を特徴とするメモリデバイス。 - 【請求項３】請求項１または２において、 前記バーストモード切換回路は、前記出力回路にバース
ト制御信号を供給し、前記バースト読み出し設定時に、
該バースト制御信号をバースト読み出し状態にラッチす
るラッチ回路を有することを特徴とするメモリデバイ
ス。 - 【請求項４】請求項１において、 前記バーストモード切換回路は、外部から供給される消
去または書き込み制御信号に応答して、前記通常読み出
しモードに設定することを特徴とするメモリデバイス。 - 【請求項５】請求項１において、 更に、複数の入力端子を有し、 前記バーストモード切換回路は、前記複数の入力端子に
供給される所定のコマンドに応答してモード切換状態と
なり、更に、前記モード切換状態の時に、前記複数の入
力端子のいずれかの入力端子に供給されるモード切換信
号に応答して、前記出力回路を、該モード切換信号に対
応したバースト読み出しモードまたは通常読み出しモー
ドに切り換え設定することを特徴とするメモリデバイ
ス。 - 【請求項６】バースト制御信号に応じて、クロックに同
期した第１の読み出しモードまたは該クロックに非同期
の第２の読み出しモードに切り換えられるメモリデバイ
スにおいて、 前記第１の読み出しモードでは、第１の制御信号が活性
化レベルの時に前記クロックに同期してアドレス信号が
取り込まれ、前記第１の制御信号から所定の時間後にお
いて第２の制御信号が活性化レベルの間、複数の読み出
しデータが前記クロックに同期して出力され、 電源投入時に、前記バースト制御信号を第２の読み出し
モードの状態に設定し、前記第１の制御信号の活性化レ
ベルに応答して、前記バースト制御信号を第１の読み出
しモードの状態に設定するバーストモード切換回路を有
することを特徴とするメモリデバイス。 - 【請求項７】請求項６において、 前記バーストモード切換回路は、リセット動作に応答し
て、前記バースト制御信号を第２の読み出しモードの状
態に設定することを特徴とするメモリデバイス。 - 【請求項８】請求項６において、 更に、複数の入力端子を有し、 第３の制御信号が活性化レベルの時に、前記複数の入力
端子に供給される消去または書き込みコマンドに応答し
て、メモリセルへの消去または書き込みが行われ、 前記バーストモード切換回路は、前記第３の制御信号の
活性化レベルに応答して、前記バースト制御信号を第２
の読み出しモードの状態に設定することを特徴とするメ
モリデバイス。 - 【請求項９】請求項８において、 前記バーストモード切換回路は、前記第３の制御信号が
活性化レベルの時に前記複数の入力端子に供給される所
定のコマンドに応答してモード切換状態となり、更に、
前記モード切換状態の時に、前記複数の入力端子のいず
れかの入力端子に供給されるモード切換信号に応答し
て、前記バースト制御信号を、該モード切換信号に対応
した第１または第２の読み出しモードに切り換え設定す
ることを特徴とするメモリデバイス。 - 【請求項１０】請求項６〜９のいずれかにおいて、 電源が投入されない状態でも記憶データを保持する不揮
発性メモリを有することを特徴とするメモリデバイス。
Priority Applications (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14676598A JP4060442B2 (ja) | 1998-05-28 | 1998-05-28 | メモリデバイス |
| TW088101896A TW487916B (en) | 1998-05-28 | 1999-02-08 | Memory circuit |
| DE69939717T DE69939717D1 (de) | 1998-05-28 | 1999-02-15 | Speicherschaltung |
| EP05001364A EP1531480B1 (en) | 1998-05-28 | 1999-02-15 | Memory circuit |
| EP99301063A EP0961283B1 (en) | 1998-05-28 | 1999-02-15 | Memory circuit |
| DE69924916T DE69924916T2 (de) | 1998-05-28 | 1999-02-15 | Speicherschaltung |
| US09/256,087 US6172936B1 (en) | 1998-05-28 | 1999-02-24 | Memory circuit |
| KR1019990006230A KR100320266B1 (ko) | 1998-05-28 | 1999-02-25 | 메모리 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14676598A JP4060442B2 (ja) | 1998-05-28 | 1998-05-28 | メモリデバイス |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11339484A true JPH11339484A (ja) | 1999-12-10 |
| JP4060442B2 JP4060442B2 (ja) | 2008-03-12 |
Family
ID=15415065
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14676598A Expired - Fee Related JP4060442B2 (ja) | 1998-05-28 | 1998-05-28 | メモリデバイス |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6172936B1 (ja) |
| EP (2) | EP1531480B1 (ja) |
| JP (1) | JP4060442B2 (ja) |
| KR (1) | KR100320266B1 (ja) |
| DE (2) | DE69939717D1 (ja) |
| TW (1) | TW487916B (ja) |
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| DE60019081D1 (de) | 2000-01-31 | 2005-05-04 | St Microelectronics Srl | Verschachtelter Burst-Speicher mit Burst-Zugriff bei synchronen Lesezyklen, wobei die beiden untergeordneten Speicherfelder unabhängig lesbar sind mit wahlfreiem Zugriff während asynchroner Lesezyklen |
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-
1999
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