JP2012009142A - フラッシュメモリ装置 - Google Patents

フラッシュメモリ装置 Download PDF

Info

Publication number
JP2012009142A
JP2012009142A JP2011222925A JP2011222925A JP2012009142A JP 2012009142 A JP2012009142 A JP 2012009142A JP 2011222925 A JP2011222925 A JP 2011222925A JP 2011222925 A JP2011222925 A JP 2011222925A JP 2012009142 A JP2012009142 A JP 2012009142A
Authority
JP
Japan
Prior art keywords
signal
address
output
clock
buffer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2011222925A
Other languages
English (en)
Other versions
JP5240343B2 (ja
Inventor
Takao Akaogi
隆男 赤荻
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Semiconductor Ltd
Original Assignee
Fujitsu Semiconductor Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Semiconductor Ltd filed Critical Fujitsu Semiconductor Ltd
Publication of JP2012009142A publication Critical patent/JP2012009142A/ja
Application granted granted Critical
Publication of JP5240343B2 publication Critical patent/JP5240343B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/225—Clock input buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/32—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/106—Data output latches
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device

Landscapes

  • Read Only Memory (AREA)

Abstract

【課題】フラッシュメモリ装置の性能速度の向上を図る。
【解決手段】メモリセルアレイと、クロックバッファと、アドレス発生器と、読み出し回路と、複数のデータラッチと、選択部と、を備え、選択部は、複数のデータラッチに対応して設けられ複数のデータラッチに選択信号を供給する複数のシフトレジスタを備え、シフトレジスタは入力された信号をアドレス初期化信号に同期して転送する第１の入力端子および内部クロックに同期して転送する第２の入力端子を備え、選択部は、初期アドレスが指示するデータラッチに対応したシフトレジスタの第１の入力端子を介して、初期アドレスが指示するデータラッチに選択信号を供給して選択し、内部クロックによりインクリメントされる内部アドレスが次に指示するデータラッチに対応したシフトレジスタの第２の入力端子を介して、内部アドレスが次に指示するデータラッチに選択信号を供給して選択する。
【選択図】図１３

Description

本発明は、半導体記憶システムおよび方法に関し、特に、バーストモード転送データ記憶環境においてデータをアクセスするためにメモリ動作を行う方法およびシステム、とりわけ、フラッシュメモリ装置などの不揮発性半導体メモリ装置に関する。
一般的に、フラッシュメモリ装置は、アドレスシーケンサ、ロウデコーダおよびコラムデコーダ、センスアンプ、ライトアンプ、および、メモリセルアレイを備える。フラッシュメモリ装置の一例は、米国特許第５，４９０，１０７号に記載されており、その開示は、参照により本明細書に組み込まれる。メモリセルアレイは、ロウおよびコラム（行列）に配列された複数のメモリセルを含む。各メモリセルは、１ビットの情報を保持することができる。
フラッシュメモリ装置のメモリセルアレイにおけるメモリセルは、一般的に、メモリセルブロックと呼ばれるサブアレイに分類される。各メモリセルブロックは、センスアンプおよびライトアンプと結合される。ライトアンプ（Ｗ／Ａ）は、選択されたメモリセルに情報を記憶するために予め定められた１組の電圧を加える。この動作は、プログラム動作または書込み動作と呼ばれる。同様に、選択されたメモリセルに加えられる予め定められた１組の電圧により、センスアンプ（Ｓ／Ａ）は情報を識別して取り出すことができる。この動作は、読み出し動作と呼ばれる。
一般的に、読み出し動作または書き込み動作は、プロセッサなどのコントローラによって提供される外部信号に応答して開始される。同様に、フラッシュメモリ装置から読み出される情報またはこれに書き込まれる情報は、一般的に、プロセッサにまたはプロセッサから転送される。ほとんどの場合、転送される情報量は多量である。また、コントローラからフラッシュメモリ装置にまたはフラッシュメモリ装置からコントローラに情報が伝達される速度はさらに加速している。したがって、プロセッサ、フラッシュメモリ装置、および、プロセッサとフラッシュメモリ装置の間の通信インターフェイスに対して一貫して性能の向上が要求されている。
例えば、プロセッサ、フラッシュメモリおよびその他の周辺装置は、通信インターフェイス、例えば、バスの使用を競い合わざるを得ない。しかし、周辺装置にまたは周辺装置から情報を転送するためのバスの帯域幅は限られている。したがって、効率のよいバスの利用が一般的に非常に望ましい。バーストモード技術は、効率的にバスを使用し、バスの帯域幅を増大するための１つの手法である。バーストモード技術は、メモリに対する個々の読み出し要求および書き込み要求を結合して集合体とし、各集合体が多くの個別の読み出し要求または書き込み要求によって構成される。バーストモード技術は、個別読み出し要求の集合体が転送された後に個別書き込み要求の集合体が転送されるように、これらの集合体をバースト状に転送する。したがって、バーストモード技術は、読み出しまたは書き込み要求のグループを個別にではなく同時に処理することができ、バスの過負荷が減少し、バスの帯域幅を効果的に増大する。
また、より高い性能のフラッシュメモリ装置を実現するために、読み出しおよび書き込み動作の速度が速められることが多い。読み出し動作の速度を速める１つの方法は、同期化である。読み出し動作を外部クロックと同期化させることによって、読み出し動作の速度が向上する。
しかしながら、プロセッサは、一度に１つの周辺装置だけをバス使用のために選択するか、或いは、イネーブルにすることが多い。周辺装置の選択は通常予め定められた順序でまたはランダムに行われる。特定の条件下において、フラッシュメモリがイネーブルにされるとき、読み出し動作は、安定のために時間が長くかかる場合がある。遅延は、外部クロックの１クロック周期より長いことがしばしばあるので、外部クロックへの読み出し動作の同期化を乱す。その結果、選択されたメモリセルから不正確なデータが読み出される可能性がある。したがって、バーストモード技術とフラッシュメモリ動作の両方を使用することは問題を含んでいる。
さらに、バーストモード技術の使用は、一般的に、メモリ動作を行う際に初期待ち時間を必要とする。場合によっては、低クロック周波数で動作する周辺装置の動作を乱さないようにするために初期待ち時間が必要とされる。しかしながら、フラッシュメモリ装置などの高クロック周波数で動作する周辺装置の場合、フラッシュメモリ装置の性能速度を向上するために初期待ち時間をバイパスすることができる。したがって、バーストモード技術とフラッシュメモリ動作の両方を使用する際の障害を克服する方法およびシステムが要望されている。さらに、バーストモード技術を使用するフラッシュメモリ装置の性能速度を向上することも望まれている。
実施例の一形態によれば、複数のメモリセルを有するメモリセルアレイと、外部クロックを受信して内部クロックを発生するクロックバッファと、外部から初期アドレスを受信し、前記内部クロックに同期して前記初期アドレスをインクリメントして内部アドレスを生成するアドレス発生器と、前記内部アドレスに基づき、前記複数のメモリセルから連続した複数のアドレスに対応するメモリセルのサブセットを選択して、前記メモリセルに記憶される複数のデータをフェッチする読み出し回路と、前記フェッチされた複数のデータを保持し、出力バッファに転送する複数のデータラッチと、前記複数のデータラッチを順次選択し、保持している前記データを前記出力バッファに転送させる選択部と、を備え、前記選択部は、前記複数のデータラッチに対応して設けられ前記複数のデータラッチに選択信号を供給する複数のシフトレジスタを備え、前記シフトレジスタは入力された信号をアドレス初期化信号に同期して転送する第１の入力端子および前記内部クロックに同期して転送する第２の入力端子を備え、前記選択部は、前記初期アドレスが指示するデータラッチに対応した前記シフトレジスタの前記第１の入力端子を介して、前記初期アドレスが指示する前記データラッチに前記選択信号を供給して選択し、前記内部クロックによりインクリメントされる前記内部アドレスが次に指示する前記データラッチに対応した前記シフトレジスタの前記第２の入力端子を介して、前記内部アドレスが次に指示する前記データラッチに前記選択信号を供給して選択する、ことを特徴とするフラッシュメモリ装置が提供される。
本発明は、バーストモード・フラッシュメモリ装置を提供する。１つの実施態様においては、バーストモード・フラッシュメモリ装置は、外部クロックと同期して動作し、複数のメモリセルを持つメモリセルアレイを含み、各メモリセルがデータを記憶する。メモリ装置は、さらに、メモリセルのサブセットを選択し且つ外部クロックと同期化された内部クロックを生成する入力回路を含み、内部クロックの生成は、予め定義された制御信号を受信すると遅延される。メモリ装置は、さらに、選択されたメモリセルのサブセットに記憶されたデータをフェッチする読み出し回路、および、予め定められたグループで内部クロックと同期してフェッチされたデータを出力する出力回路を含む。他の実施態様において、バーストモード・フラッシュメモリ装置は、予め定義された制御信号に対応する信号を受信し、予め定義された制御信号の遅延された変形である様々な内部イネーブル信号を生成する遅延回路を含む。さらに、入力回路は、外部クロック信号を使用して内部クロック信号を生成する内部クロックジェネレータ回路を含み、内部クロック信号のうち少なくとも１つは、内部イネーブル信号が最初の状態のときにのみ生成される。
付加的な実施態様において、フラッシュメモリ装置は、メモリセルアレイ、メモリセルアレイにアクセスする際に使用されるアドレス情報を処理するためのアドレスデコーダ、出力イネーブル信号を受け遅延イネーブル信号を構成することを含むメモリセルアレイのアクセスの信頼性を向上する方法を有する。その方法は、さらに、内部クロック信号をイネーブルにするために使用される遅延出力イネーブル信号を内部クロックジェネレータに与え、メモリセルアレイにアクセスする際に使用される内部クロック信号を生成することを備える。
本発明のさらなる実施態様は、アドレス信号ジェネレータが生成する最下位アドレス信号を比較し制御信号を構成するコンパレータを含むハンドシェイク回路、外部クロックをシフトするためのシフト回路、およびシフトされたクロック信号を通すためのゲート回路を含むフラッシュメモリ装置を備える。
本発明のさらに他の実施態様は、第１のデータパスおよび第２のデータパスを含む出力バッファを有するフラッシュメモリ装置を備える。第１のデータパスは入力信号を受信して出力信号を出力し、複数のラッチを含む。第２のデータパスは、第１のデータパスの一部および第１のデータパスの少なくとも１つのラッチをバイパスするバイパス部分を含み、この第２のデータパスは、遷移を示す信号およびアドレス信号によって制御されるゲートによって制御される。さらに別の実施態様において、本発明は、フラッシュメモリ装置用のデコーダカウンタセレクタを備える。デコーダカウンタセレクタは、複数のアドレス信号のビットパターンを見いだすためのコンパレータを含む。デコーダカウンタセレクタは、さらに、一連のシフトレジスタを含み、各シフトレジスタは、連続する隣接したシフトレジスタが受信するマッチ信号を受信し、メモリの出力を駆動するためにラッチバッファを選択するための出力信号を出力する。
本発明によれば、バーストモード技術とフラッシュメモリ動作の両方を使用する際の障害を克服し、バーストモード技術を使用するフラッシュメモリ装置の性能速度を向上することが可能になる。
本発明のバーストモード・フラッシュメモリ装置の簡略化されたブロック図である。 図１のフラッシュメモリ装置のクロックバッファおよびバーストサスペンド回路の半概略回路図である。 図１のフラッシュメモリ装置のクロックバッファおよびバーストサスペンド回路の半概略回路図である。 図１〜図３のクロックバッファの信号を示すタイミング図である。 図１のフラッシュメモリ装置のハンドシェイクモード回路の半概略回路図である。 図１のフラッシュメモリ装置の内部クロックジェネレータの半概略回路図である。 図６の内部クロック信号ジェネレータの信号を示すタイミング図である。 図１のフラッシュメモリ装置の追加内部クロックジェネレータの半概略回路図である。 図８の追加内部クロック信号ジェネレータの信号を示すタイミング図である。 図１のフラッシュメモリ装置のパワーダウンディテクタの半概略回路図である。 図１０のパワーダウンディテクタの信号を示すタイミング図である。 図１のフラッシュメモリ装置の出力バッファの半概略回路図である。 図１のフラッシュメモリ装置のデコーダカウンタセレクタの半概略回路図である。 図１３のシフトレジスタの半概略回路図である。
本発明の付随する特徴の多くは、添付図面に関連して認識される以下の詳細な説明を参照することで本発明をより良く理解すれば、容易に分かるであろう。
図１は、本発明のバーストモード・フラッシュメモリ装置の一実施例の簡略化されたブロック図を示している。バーストモード・フラッシュメモリは、クロックバッファ３、アドバンスアドレスバッファ５およびアドレスバッファ７を含む。本発明は読み出し動作に関するものであるので、明確を期するために書き込みまたはプログラム動作を行うために利用されるバーストモード・メモリの部分については説明しない。当業者であれば、複数の論理ゲート構成を使用してプログラム動作を実施できることが分かるであろう。各バッファ、すなわち、クロックバッファ、アドバンスアドレスバッファおよびアドレスバッファは、外部信号に応答して動作する。外部信号は、本実施例においては、プロセッサからシステムバスを通して送られる。本実施例において、バーストモード・メモリは、３つの外部信号、すなわち、外部クロックおよびパワーダウン信号３ａ、アドバンスアドレス信号５ａ、およびアドレス信号Ａ0〜ＡN７ａを受信する。２N+1のメモリ位置に対応するアドレス信号Ａ0〜ＡNは、特定のメモリ位置のアドレスを指定する。
クロックバッファ３は、外部クロックおよびパワーダウン信号３ａを受信して、バッファクロック信号ＣＬＫＢ ３ｂを生成する。バッファクロック信号３ｂは、外部クロック信号ＣＬＫＥＳＤＲに同期化される。同様に、アドバンスアドレスバッファ５は、アドバンスアドレス信号５ａを受信して、内部アドバンスアドレス信号５ｂを生成する。内部アドバンスアドレス信号５ｂは、アドレス信号Ａ0〜ＡNのそれぞれを順にインクリメントすることを表す。アドレスバッファ７は、内部クロック信号３ｂ、内部アドバンスアドレス信号５ｂ、および、アドレス信号Ａ0〜ＡN ７ａを受信する。アドレスバッファ７は、バッファクロック信号３ｂと同期して内部アドレス信号Ａ0〜ＡN ７ｂを生成する。アドレスバッファは、バッファクロック信号３ｂの各立ち上がりエッジで内部アドレス信号Ａ0〜ＡNを順にインクリメントする。デコーダ９は、内部アドレス信号Ａ0〜ＡNを受信する。同様に、アドレスバッファ７が生成するアドレス信号Ａ0〜ＡNの最初の２つのビット、すなわち、アドレス信号Ａ0〜Ａ1がデコーダカウンタセレクタ１３に送られる。デコーダ９は、内部アドレス信号Ａ0〜ＡNに基づいて、コラムおよびロウ信号を生成する。コラムおよびロウ信号は、メモリ動作すなわち読み出し動作のためにコアセルアレイにおいて特定のメモリセルを選択する。
コアセルアレイ１１は、複数のメモリセルを含む。各メモリセルは、１ビットの情報、例えば、バイナリの１または０を記憶することができる。メモリセルは、一般に、メモリセルブロックまたはワードと呼ばれるメモリセルのサブセットに分類される。各メモリセルブロックは、対応するセンスアンプに結合される。本実施例において、４つのセンスアンプ１５ａ〜１５ｄは、コアセルアレイ１１に結合されている。各センスアンプは、選択された対応するメモリセルに記憶される情報またはデータを同時に「センス(sense)」する。一実施例においては、選択された対応するメモリセルは、読み出し動作のために同時にアクセスされる１つのメモリワードまたはメモリセルのロウに対応する。
各センスアンプ１５ａ〜１５ｄは、それぞれラッチバッファ１７ａ〜１７ｄにも結合される。各センスアンプは、同時にメモリセルからのデータをそれぞれのラッチバッファ送る。各ラッチバッファ１７ａ〜１７ｄは、それぞれのセンスアンプから送られたデータを一時的に記憶する。ラッチバッファ１７ａ〜１７ｄにはデコーダカウンタセレクタ１３が結合される。デコーダカウンタセレクタ１３は、それぞれのラッチバッファから出力バッファ１９にデータを伝送するために各ラッチバッファ１７ａ〜１７ｄを順に「トリガ(trigger)」するか、或いは、「イネーブル(enable)」にする。デコーダカウンタセレクタは、アドレス信号Ａ0〜Ａ1に基づいてそれぞれのラッチバッファを順次イネーブルにする。ラッチバッファ１７ａがイネーブルになると、内部アドレス信号Ａ0〜ＡNがインクリメントされる。したがって、センスアンプ１５ａ〜１５ｄは「新たに(newly)」選択されたメモリセルのデータを検出し始める。
出力バッファ１９は、出力イネーブルバッファ２１に結合される。出力イネーブルバッファ２１は、外部出力イネーブル信号２１ａを受信する。外部出力イネーブル信号は、一実施例において、データを出力すべくバーストモード・フラッシュメモリに伝えるために、プロセッサによりシステムバスを通して送られる。出力イネーブル信号２１ａに応答して、出力イネーブルバッファ２１は内部出力イネーブル信号２１ｂを生成する。内部出力イネーブル信号２１ｂに基づいて、出力バッファはそれぞれのラッチバッファ１７ａ〜１７ｄから受信したデータを出力する。
内部出力イネーブル信号２１ｂは、バーストサスペンド部１２１に送られる。バーストサスペンド部１２１には、クロックバッファ３が生成する内部クロック信号ＣＬＫ−ＡＴＤＢも送られる。バーストサスペンド部１２１は、バッファクロック信号ＣＬＫＢ ３ｂの出力を遅延するか否かをクロックバッファ３に知らせるために、クロック出力イネーブル信号ＣＯＥＢを送る。バッファクロック信号のタイミングを操作することにより、バーストサスペンド部１２１は、出力バッファ１９からの出力のタイミングも処理することができる。
アドレス遷移検出信号ＡＴＤは、アドレス遷移ジェネレータ１４１により生成される。新しいアドレスがロードまたはインクリメントされると、アドレス遷移ジェネレータはアドレス遷移検出信号ＡＴＤを出力する。アドレス遷移検出信号ＡＴＤは、パワーダウンディテクタ１３１に送られる。パワーダウンディテクタは、外部クロック信号ＣＬＫＥＳＤＲの周波数が以下に詳しく説明するハンドシェイクモードを使用するには低すぎる場合、ディセーブルモード信号ＩＮＦを出力する。
ハンドシェイクモード部１１１には、内部クロック信号ＣＬＫ−ＡＴＤＢ、アドレス信号Ａ0およびＡ1、アドバンスアドレス信号／ＡＤＶ ５ａおよびディセーブルモード信号ＩＮＦが供給される。また、ハンドシェイクモード部１１１は、バッファクロック信号のタイミングも処理するので、出力バッファ１９からの出力も処理することができる。ディセーブルモード信号ＩＮＦがアクティブでない場合、ハンドシェイクモード部１１１は、クロックバッファ３にトリガ信号ＴＲＧを送ることによって、バッファクロック信号ＣＬＫＢのタイミングを操作する。バッファクロック信号ＣＬＫＢのタイミングを操作することにより、初期アドレスが高速でロードされ、出力バッファ１９からの出力も高速になる。
したがって、読み出し動作中、検出またはセンスされるデータは、内部クロック信号３ｂと同期して、対応するラッチバッファ１７ａ〜１７ｄに記憶される。同様に、センスされたデータは、外部クロック信号ＣＬＫＥＳＤＲと同期して転送される。同期転送により、読み出し動作の速度を最大限とすることができる。しかしながら、各読み出し動作は、クロックバッファ３により生成されるバッファクロック信号に依存する。
II． クロックバッファおよびバーストサスペンド部
図２および図３は、図１に示される本発明のバーストモード・フラッシュメモリ回路におけるクロックバッファおよびバーストサスペンド部の一実施例を概略的に示す。内部出力イネーブル信号／ＯＥ ２１６（図１）は、バーストサスペンド部１２１に入力として提供される。バーストサスペンド部の入力は、第１のインバータ３１ａの入力および第１および第２のトランジスタ３３および３５のゲートに結合される。第１のトランジスタ３３および第２のトランジスタ３５のソースは、両方とも接地されている。内部出力イネーブル信号／ＯＥがハイ（高レベル）の時、第１および第２のトランジスタはオンになるので、接地に至るパスが作られる。
第１のインバータ３１ａの出力は、第１の対のクロックトランジスタ３７ａ、３７ｂのドレインに結合される。第１の対のクロックトランジスタは、一緒に結合されたドレインおよびソースを有し、一方のトランジスタはｐ−チャネル（３７ａ）であり、他方のトランジスタはｎ−チャネル（３７ｂ）である。ｐ−チャネルトランジスタのゲートには、反転内部クロック信号／ＣＬＫ−ＡＴＤＢが供給され、ｎ−チャネルトランジスタは内部クロック信号ＣＬＫ−ＡＴＤＢに結合される（図１）。内部クロック信号の立ち上がりエッジ、したがって、反転内部クロック信号の立ち下がりエッジで、第１の対のクロックトランジスタはオンになる。その結果、反転内部出力イネーブル信号は、第１の対のクロックトランジスタ３７ａ、３７ｂを通して転送される。一緒に結合された第１の対のクロックトランジスタのソースは、第１のラッチ３９ａの入力および第１のトランジスタ３３のドレインに結合される。第１のラッチ３９ａは一緒に結合された対のインバータによって形成され、第１のインバータの入力は第２のインバータの出力に結合され、そして、第２のインバータの入力は第１のインバータの出力に結合される。内部出力イネーブル信号／ＯＥ ２１ｂがハイの場合、第１のラッチ３９ａの入力にロー（低レベル）が提供される。第１のラッチは、内部出力イネーブル信号を再び反転して、出力する。
第１のラッチの出力は、第２の対のクロックトランジスタ３７ｃ、３７ｄに結合される。第２の対のクロックトランジスタは、一緒に結合されたドレインおよびソースを有し、一方のトランジスタはｐ−チャネル（３７ｃ）であり、他方のトランジスタはｎ−チャネル（３７ｄ）である。ｐ−チャネルのトランジスタのゲートは内部クロック信号ＣＬＫ−ＡＴＤＢに結合され、また、ｎ−チャネルのトランジスタは反転内部クロック信号に結合される。内部クロック信号の立ち下がりエッジ、したがって、反転内部クロック信号の立ち上がりエッジで、第２の対のクロックトランジスタはオンになる。その結果、内部出力イネーブル信号／ＯＥは、第２の対のクロックトランジスタを通って転送される。第２の対のクロックトランジスタの一緒に結合されたソースは、第２のラッチ３９ｂの入力および第１のｐ−チャネルトランジスタのソースに結合される。第１のｐ−チャネルトランジスタのドレインは、基準電圧Ｖｃｃに結合される。ｐ−チャネルトランジスタ４１のゲートは、反転内部出力イネーブル信号に結合される。したがって、内部出力イネーブル信号がハイの場合、第１のｐ−チャネルトランジスタ４１はオンになり、基準電圧へのパスが確立される。次に、第２のラッチ３９ｂの入力にハイが与えられる。そして、第２のラッチが内部出力イネーブル信号を入力として反転する。
同様に、内部出力イネーブル信号／ＯＥは、引き続き第３の対のクロックトランジスタ３７ｅ、３７ｆおよび第３のラッチ３９ｃを通って再び反転され、第４の対のクロックトランジスタ３７ｇ、３７ｈおよび第４のラッチ３９ｄを通って再度反転される。そして、反転内部出力イネーブル信号は、入力として第２のインバータ３１ｂに送られる。第２のインバータは、出力イネーブル信号を再度反転して、バッファ出力イネーブル信号ＣＯＥＢを出力する。バッファ出力イネーブル信号ＣＯＥＢは、一実施例において、システム制御信号として利用される。したがって、バッファ出力イネーブル信号ＣＯＥＢがハイであれば、バーストモード・フラッシュメモリ装置からのデータが準備完了であるか或いは有効であることを意味し、これをシステムに伝える。本実施例において、バッファ出力イネーブル信号ＣＯＥＢは、図３に示されるクロックバッファ回路に入力として与えられる。なお、クロックバッファ回路には、他の入力も与えられる。
IIＡ． クロックバッファ
図３は、図１に示される本発明のバーストモード・フラッシュメモリにおけるクロックバッファ３の一実施例の概略を示す。外部クロック信号ＣＬＫＥＳＤＲ、外部パワーダウン信号ＰＤＡＤおよびストップクロック信号ＳＴＣＬＫは、クロックバッファに入力として提供される。クロックバッファは、バッファクロック信号ＣＬＫＢおよび内部クロック信号ＣＬＫ−ＡＴＤＢを出力する。内部クロック信号ＣＬＫ−ＡＴＤＢは、外部パワーダウン信号ＰＤＡＤおよび外部クロック信号ＣＬＫＥＳＤＲに依存する。外部パワーダウン信号ＰＤＡＤは、第１のＮＯＲゲート１３１ａの入力に結合される。外部クロック信号ＣＬＫＥＳＤＲは、第１のＮＯＲゲートの他の入力および第１のＮＡＮＤゲート１３３ａの入力に結合される。第１のＮＡＮＤゲート１３３ａの他の入力は、第１のインバータ１３５ａの出力に結合される。第１のインバータ１３５ａの入力は、外部パワーダウン信号ＰＤＡＤを与えられる。したがって、反転外部パワーダウン信号が第１のＮＡＮＤゲート１３３ａに送られる。
第１のＮＯＲゲート１３１ａの出力は、第２のインバータ１３５ｂの入力に結合される。第２のインバータの出力は第３のインバータ１３５ｃの入力に結合される。第３のインバータの出力は、内部クロック信号ＣＬＫ−ＡＴＤＢの出力となる。したがって、外部パワーダウン信号ＰＤＡＤおよび外部クロック信号ＣＬＫＥＳＤＲの両方がローの時、内部クロック信号ＣＬＫ−ＡＴＢはハイである。しかしながら、外部パワーダウン信号ＰＤＡＤおよび外部クロック信号ＣＬＫＥＳＤＲが異なる場合、すなわち、一方の信号がハイでもう一方がローの場合、或いは、両方がハイの場合、内部クロック信号ＣＬＫ−ＡＴＢはローである。換言すると、外部パワーダウン信号ＰＤＡＤがローのとき、内部クロック信号ＣＬＫ−ＡＴＢは、外部クロック信号ＣＬＫＥＳＤＲをエミュレートする。しかしながら、外部パワーダウン信号ＰＤＡＤがハイのとき、内部クロック信号ＣＬＫ−ＡＴＢはローになる。
第１のＮＡＮＤゲート１３３ａの出力は、第４のインバータ１３５ｄの入力に結合される。第４のインバータ１３５ｄの出力は、第１のｐ−チャネルトランジスタ１４１ａのゲートに結合される。第１のＮＡＮＤゲートの出力は、第１のｎ−チャネルトランジスタ１４３ａのゲートにも結合される。第１のｎ−チャネルトランジスタのドレインは、第１のｐ−チャネルトランジスタのソースに結合される。第１のｐ−チャネルトランジスタのドレインは、第２のｐ−チャネルトランジスタ１４１ｂのソースに結合される。第２のｐ−チャネルトランジスタのドレインは、基準電圧Ｖｃｃに結合される。第１のｎ−チャネルトランジスタのソースは，第２のｎ−チャネルトランジスタ１４３ｂに結合される。第２のｎ−チャネルトランジスタ１４３ｂのソースは，接地される。第２のｐ−チャネルトランジスタおよび第２のｎ−チャネルトランジスタの両方のゲートは、一緒に第２のＮＯＲゲート１３１ｂの出力に結合される。第２のＮＯＲゲートへの第１の入力は、ストップクロック信号ＳＴＣＬＫであり、第２のＮＯＲゲートへの第２の入力は、クロック・イネーブル回路（図２）により生成されるクロック出力イネーブル信号ＣＯＥＢである。
第１のＮＡＮＤ１３３ａの出力は、第１のＯＲゲート１３９の第１の入力に結合される。第１のＯＲゲート１３９の出力は、第２のＮＡＮＤゲート１３３ｂの第２の入力に与えられる。第２のＮＡＮＤゲート１３３ｂの第１の入力は、基準電圧Ｖｃｃに結合される。したがって、第２のＮＡＮＤ１３３ｂゲートの第１の入力は、常にハイである。その結果、第２のＮＡＮＤゲート１３３ｂの出力は、ＮＡＮＤゲート１３３ｂの第２の入力の状態を反転して鏡映(mirror)する。例えば、第１のＯＲゲート１３９の出力、すなわち、ＮＡＮＤゲート１３３ｂの第２の入力がローである場合、第２のＮＡＮＤゲートの出力はハイとなる。同様に、第１のＯＲゲート１３９の出力がハイになると、第２のＮＡＮＤゲートの出力はローとなる。第２のＮＡＮＤ１３３ｂの出力は、第５のインバータ１３５ｅの入力に結合される。第５のインバータ１３５ｅの出力は、バッファクロック信号ＣＬＫＢの出力となる。
第１のＯＲゲート１３９の第２の入力は、第１のループインバータの出力と第２のループインバータの入力が交差する個所に結合される。第２のループインバータの出力は、第１のループインバータの入力に結合される。第１のｐ−チャネルトランジスタのソースおよび第１のｎ−チャネルトランジスタのドレインは、両方とも第１のループインバータ１３７ａの出力および第２のループインバータ１３７ｂの入力に結合される。
ストップクロック信号ＳＴＣＬＫがハイのとき、第２のＮＯＲゲートの出力はローである。第２のＮＯＲゲートの出力がローのとき、第２のｐ−チャネルトランジスタはオンになり、第２のｎ−チャネルトランジスタはオフになる。したがって、基準電圧が第２のｐ−チャネルトランジスタを通して伝達され、第２のｎ−チャネルトランジスタが開回路を作る。内部クロック信号ＩＣＬＫの立ち下がりエッジで第１のｐ−チャネルトランジスタはオンになるので、基準電圧は第１のｐ−チャネルトランジスタを通して送られる。したがって、基準電圧は、第１のループインバータ１３７ａの出力と第２のループインバータ１３７ｂの入力が交差する個所に伝達される。このように、第１のＯＲゲート１３９の第２の入力はハイであり、すなわち、基準電圧が与えられ、第１のＯＲゲートの出力も、第１のＯＲゲートの第１の入力の状態に関係なくハイである。第２のＮＡＮＤゲート１３３ｂはローを出力し、第５のインバータ１３５ｅはハイを出力する。したがって、ストップクロック信号ＳＴＣＬＫがハイのとき、バッファクロック信号ＣＬＫＢもハイである。
ストップクロック信号がローのとき、第２のＮＯＲゲートの出力は、クロック出力イネーブル信号ＣＯＥＢの反転である。クロック出力イネーブル信号ＣＯＥＢがローのとき、第２のｎ−チャネルトランジスタ１４３ｂはオンになり、第２のｐ−チャネルトランジスタ１４１ｂはオフになる。反転内部クロック信号ＩＣＬＫＢの立ち上がりエッジで、第１のＯＲゲート１３９の第２の入力はローである。したがって、第１のＯＲゲートの第１の入力は、第１のＯＲゲートの出力を支配する。換言すると、ＯＲゲートの第１の入力がハイのとき、ＯＲゲートの出力はハイであり、同様に、ＯＲゲートの第１の入力がローのとき、第１のＯＲゲートの出力もローである。第１のＯＲゲート１３９の第１の入力は、反転内部クロック信号ＩＣＬＫＢに結合されるので、第１のＯＲゲートの出力は、反転内部クロック信号ＩＣＬＫＢを鏡映する。第２のＮＡＮＤゲート１３３ｂは反転内部クロック信号ＩＣＬＫＢを反転し、その後、第５のインバータ１３５ｅが再び反転内部クロック信号ＩＣＬＫＢを反転する。したがって、ストップクロック信号ＳＴＣＬＫがローで、クロック出力イネーブル信号がローのとき、バッファクロック信号ＣＬＫＢは、反転内部クロック信号ＩＣＬＫＢをエミュレートする。
クロック出力イネーブル信号ＣＯＥＢがハイで、ストップクロック信号ＳＴＣＬＫがローのとき、第２のｎ−チャネルトランジスタ１４３ｂはオフになり、第２のｐ−チャネルトランジスタ１４１ｂはオンになる。内部クロック信号ＩＣＬＫの立ち下がりエッジで、第１のＯＲゲート１３９の第２の入力はハイである。したがって、第１のＯＲゲート１３９の第２の入力がハイのとき、第１のＯＲゲートの出力もハイである。第２のＮＡＮＤゲート１３３ｂは、ローを出力し、第５のインバータ１３５ｅハイを出力する。したがって、ストップクロック信号ＳＴＣＬＫがハイであり、クロック出力イネーブル信号がハイのとき、バッファクロック信号ＣＬＫＢもハイである。
図４は、図１、図２および図３を参照して上述したクロックバッファの動作を説明するために信号間の関係を示すタイミング図である。外部クロック波形ＥＸＴＣＬＫＷ ２０１は、時間の経過を追ってジェネレータ・バッファ３（図３）に与えられる外部クロック信号ＣＬＫＥＳＤＲを表している。外部クロック波形ＥＸＴＣＬＫＷ ２０１は、０ボルトから基準電圧Ｖｃｃまでの範囲の振幅を持つ周期的信号である。内部クロック波形ＩＮＴＣＬＫ ２０３は、時間の経過を追ってバッファクロックジェネレータから出力される反転バッファクロック信号ＣＬＫＢを表す。内部クロック波形ＩＮＴＣＬＫ ２０３も、０ボルトからＶｃｃまでの範囲の振幅を持つ。バーストサスペンド部１２１（図２）に与えられる内部出力イネーブル信号／ＯＥ ２１６は、出力イネーブル波形／ＯＥＷ ２０５で表される。出力イネーブル波形がローのとき、すなわちゼロボルトのとき、クロックバッファおよびバーストサスペンド部はオンである。
換言すると、出力イネーブル波形／ＯＥＷ ２０５がローのとき、バッファ出力イネーブル信号ＣＯＥＢ（図１）はローである。図３を参照して説明した通り、バッファ出力イネーブル信号ＣＯＥＢがローであれば、反転バッファクロック信号ＣＬＫＢは、外部クロック信号ＣＬＫＥＳＤＲをエミュレートする。したがって、内部クロック波形ＩＮＴＣＬＫＷ ２０３は、外部クロック波形ＥＸＴＣＬＫＷ ２０１を鏡映する。図１を参照して説明した通り、反転バッファクロック信号ＣＬＫＢは、アドレスバッファ７に与えられる。アドレスバッファは、反転バッファクロック信号ＣＬＫＢの立ち上がりエッジと同期してデコーダ９およびデータカウンタ１３にアドレス信号Ａ0〜ＡNを与える。デコーダ９は、コアセルアレイ１１からメモリセルを選択し、センスアンプ１５ａ〜１５ｄは選択されたメモリセルからデータをフェッチする。データカウンタ１３は、出力バッファ１９に出力されるデータを一時的に記憶するためにラッチバッファ１７ａ〜１７ｄを選択する。出力波形ＯＵＴ ２０７は、出力バッファ１９から出力されるデータを表している。したがって、内部出力イネーブル信号／ＯＥがローのとき、データが出力バッファ１９から出力される。
出力イネーブル波形／ＯＥＷ ２０５が示すように、出力イネーブル信号／ＯＥ１がハイのとき、内部クロック波形２０３は、外部クロック波形２０１をエミュレートしない。図２を参照して説明した通り、内部出力イネーブル信号／ＯＥがハイになると、バッファ出力イネーブル信号ＣＯＥＢはハイになる。図３を参照して説明した通り、バッファ出力イネーブル信号ＣＯＥＢがハイであれば、反転バッファクロック信号ＣＬＫＢは、外部クロック信号ＣＬＫＥＳＤＲの状態に関係なくローになる。したがって、アドレスバッファ７に与えられる反転バッファクロック信号ＣＬＫＢはローであり、アドレス信号Ａ0〜ＡNはフラッシュメモリの残り部分には与えられない。
その後の出力イネーブル波形／ＯＥＷ ２０５が示すように、内部出力イネーブル信号／ＯＥが再びローになると、内部クロック波形２０３は再び外部クロック波形２０１をエミュレートし始める。図２を参照して説明した通り、内部出力イネーブル信号／ＯＥがハイになると、バッファ出力イネーブル信号ＣＯＥＢはハイになる。しかしながら、出力イネーブル信号／ＯＥがバーストサスペンド部（図２）を通って伝搬するためには、２クロック周期Ｋ0およびＫ1が必要とされる。したがって、外部クロック波形ＥＸＴＣＬＫ ２０１および出力イネーブル波形／ＯＥＷ ２０５により示される通り、内部クロック波形ＩＮＴＣＬＫは、２クロック周期Ｋ0およびＫ1の後に外部クロック波形ＥＸＴＣＬＫをエミュレートする。再び図１を参照して、バッファクロック信号ＣＬＫＢの２クロック周期分の遅延により、ラッチバッファ１７ａ〜１７ｄのいずれか１つの中にある一時データＤnに安定のための追加時間が与えられる。一時データＤnは、内部出力イネーブル信号／ＯＥがハイになる直前のクロック周期Ｃnと対応付けられる。遅延により、データは準備完了して有効となり、出力バッファ１９を通して出力される。
III． ハンドシェイクモードを使用する場合の初期レイテンシ
図５は、本発明のバーストモード・フラッシュメモリにおけるハンドシェイクモードの一実施例の概略図を示す。初期アドレスビットＡ0およびＡ1に基づいて、カウンタ回路４９は、内部クロック信号ＣＬＫ−ＡＴＤＢ（図１）のクロック周期の数をカウントする。次に、デコーダ回路はトリガ信号ＴＲＧ１を生成し、これが図６に示される内部クロックジェネレータに送られる。
ハンドシェイクモード部１１１には、アドレスバッファからアドレス情報が送られ、ＡＮＤゲートを含む一連の論理ゲートおよびインバータを含む。アドレス情報、特に、アドレスビットＡ0は、第２のＡＮＤゲート４１ｂおよび第４のＡＮＤゲート４１ｄに結合される。アドレスビットＡ0は、また、第１のインバータ４３ａにも結合される。第１のインバータの出力は、第１のＡＮＤゲート４１ａおよび第３のＡＮＤゲート４１ｃに結合される。同様に、アドレスビットＡ1は、第３のＡＮＤゲート４１ｃの入力および第４のＡＮＤゲート４１ｄの入力に結合される。アドレスビットＡ1は、また、第２のインバータ４３ｂにも結合される。第２のインバータの出力は、第１のＡＮＤゲート４１ａおよび第２のＡＮＤゲート４１ｂに結合される。
第１、第２、第３および第４のＡＮＤゲート４１ａ〜４１ｄの出力は、それぞれ第１、第２、第３および第４の転送トランジスタ４５ａ〜４５ｄのゲートに結合される。各転送トランジスタ４５ａ〜４５ｄは、ゲート、ソースおよびドレインを有する。転送トランジスタのゲートにアクティブ・ハイ(active high)が提供される場合、この転送トランジスタはオンになる。換言すると、転送トランジスタのソースに送られる入力または信号は、転送トランジスタのドレインに転送される。しかしながら、転送トランジスタのゲートにアクティブ・ロー(active low)が送られる場合、この転送トランジスタはオフになるので、転送トランジスタのソースからドレインに信号は送られない。したがって、アドレスビットＡ0およびＡ1の条件または論理状態は、どの転送トランジスタ４５ａ〜４５ｄがオンになり、どの転送トランジスタがオフになるかを決定或いは制御する。表１は、アドレスビットＡ0およびＡ1と転送トランジスタ４５ａ〜４５ｄの間の関係を要約している。図１に示される通り、一度に４つの転送トランジスタ４５ａ〜４５ｄのうち１つだけがオンであり、残りの３つの転送トランジスタはオフである。
Figure 2012009142
第１、第２、第３および第４の転送トランジスタのドレインは、一緒に第５の転送トランジスタ４５ｅのゲートに結合される。第５の転送トランジスタ４５ｅのソースは、第６の転送トランジスタ４５ｆのドレインに結合される。第６の転送トランジスタのソースは、接地される。第６の転送トランジスタのゲートは、内部クロック信号ＣＬＫ−ＡＴＤＢ（図１）に結合される。したがって、第６の転送トランジスタは、内部クロック信号ＣＬＫ−ＡＴＤＢと同期してオン或いはオフになる。例えば、内部クロック信号がハイになると、このトランジスタはオンになり、内部クロック信号がローになると、トランジスタはオフになる。
第５の転送トランジスタ４５ｅのドレインは、第１のラッチインバータ４７ａおよび第２のラッチインバータ４７ｂを含むラッチ４７に結合される。ラッチインバータ４７ａ、４７ｂは、両方とも入力および出力を持つ。第１のラッチインバータの入力は、第２のラッチインバータの出力に結合される。同様に、第２のラッチインバータの入力は、第１のラッチインバータの出力に結合される。第１のラッチインバータへの入力、すなわち、第２のラッチインバータの出力は、第５の転送トランジスタ４５ｅのドレインに結合される。第２のラッチインバータの入力、すなわち、第１のラッチインバータの出力は、トリガ信号ＴＲＧ１を提供する。また、第２のラッチインバータの入力は、第７の転送トランジスタ４５ｇのドレインに結合される。第７の転送トランジスタのソースは、共通に結合或いは接地される。第７の転送トランジスタのゲートは、第３のインバータ４３ｃの出力に結合され、このインバータの入力は、アドレスアドバンス信号／ＡＤＶに結合される。したがって、アドレスアドバンス信号／ＡＤＶがローになると、第７の転送トランジスタ４５ｇはオンになり、アドレスアドバンス信号／ＡＤＶ１がハイになると、第７の転送トランジスタはオフになる。
第７の転送トランジスタがオンになると、接地に至るパスがトリガ信号ＴＲＧ１に提供される。したがって、トリガ信号ＴＲＧＩは、グラウンドすなわちローに引っ張られる。逆に、第７の転送トランジスタがオフになると、接地に至るパスがトリガ信号ＴＲＧＩに提供されない。したがって、トリガ信号ＴＲＧＩは、第１のラッチインバータ４７ａの出力の電圧レベルまたは状態になるように「フローティング(float)」にすることができる。
第１の転送トランジスタ４５ａのソースは、クロックカウンタ回路４９の出力に結合される。第２の転送トランジスタ４５ｂのソースは、第１のシフトレジスタ５１ａの出力に結合される。第３の転送トランジスタ４５ｃのソースは、第２のシフトレジスタ５１ｂの出力に結合される。第４の転送トランジスタ４５ｄのソースは、第３のシフトレジスタ５１ｃの出力に結合される。内部クロック信号ＣＬＫ−ＡＴＤＢは、各シフトレジスタ５１ａ〜５１ｃおよびクロックカウンタ回路４９に入力として送られる。アドレスアドバンス信号／ＡＤＶは、クロックカウンタ回路４９に入力として送られる。アドレスアドバンス信号／ＡＤＶ１は、クロックカウンタ回路４９をリスタートするためのリセットとして作用する。
クロックカウンタ回路４９は、内部クロック信号ＣＬＫ−ＡＴＤＢにより生成される「クロック」またはクロック周期の数をカウントする。換言すると、一実施例において、アドレスアドバンス信号／ＡＤＶがハイになると、クロックカウンタ回路４９は、内部クロック信号が生成するクロック周期の数をトラックするためにカウンタを起動する。内部クロック信号の立ち上がりエッジごとに、クロックカウンタ回路４９のカウントがインクリメントし、アクティブ・ローがクロックカウンタ回路４９から出力される。カウンタが３までカウントすると、すなわち、クロック信号ＣＬＫ１により生成される３つのクロック周期がトラックされると、カウンタは、クロックカウンタ回路にアクティブ・ハイを出力させる。したがって、クロック信号ＣＬＫ１から三番目の「クロック」の立ち上がりエッジにおいて、第１の転送トランジスタ４５ａのソースもアクティブ・ハイに遷移する。
表１を参照して述べた通り、初期アドレスがラッチバッファ１７ａに向いている場合（すなわち、Ａ0＝“０”、Ａ1＝“０”）、第１の転送トランジスタ４５ａのゲートはハイになる、すなわち、オンになる。第１の転送トランジスタ４５ａのソースもハイなので、第５の転送トランジスタ４５ｅのゲートもアクティブ・ハイに遷移し、第５の転送トランジスタはオンになる。内部クロック信号から次の「クロック」（第４のクロック）が生成されると、第６の転送トランジスタ４５ｆがオンになる。こうして、第１のラッチインバータ４７ａの入力から第５および第６の転送トランジスタ４５ｅおよび４５ｆを経て接地までのパスが確立される。したがって、第１のラッチインバータ４７ａへの入力は、グラウンドすなわちローに引っ張られる。次に、第１のラッチインバータは、その入力を反転して、トリガ信号ＴＲＧ１をアクティブ・ハイにする。トリガ信号ＴＲＧ１は、内部クロックジェネレータに送られる。内部クロックジェネレータは、一実施例において、クロックバッファ３（図１）に取って代わる。他の実施例においては、内部クロックジェネレータは、クロックバッファを追加する。
IIIＡ． 内部クロックジェネレータ
図６は、本発明の内部クロックジェネレータの一実施例の概略を示している。トリガ信号ＴＲＧ１は、内部クロックジェネレータの第１の入力に結合される。外部クロック信号ＣＬＫＥＳＤＲは、内部クロックジェネレータの第２の入力に結合される。第１の入力は、第１の入力インバータ６１に結合される。第２の入力は、第２の入力インバータ６３および第１のＮＡＮＤゲート６５に結合される。第２の入力インバータ６３の出力は、第１の入力インバータ６１の出力に結合され、これら両方が第１のラッチインバータ６７ａの入力および第２のラッチインバータ６７ｂの出力に結合される。第１のラッチインバータの出力および第２のラッチインバータの入力は、第１のＮＡＮＤゲート６５に結合される。第１のＮＡＮＤゲートの出力は、第３のインバータ６９の入力に結合される。第３のインバータは、バッファクロック信号ＣＬＫＢを出力する。したがって、バッファクロック信号ＣＬＫＢは、外部クロック信号ＣＬＫＥＳＤＲ及びトリガ信号ＴＲＧ１の両方がハイの場合に限りハイに遷移する。外部クロック信号ＣＬＫＥＳＤＲまたはトリガ信号ＴＲＧ１或いはその両方がローの場合、バッファクロック信号ＣＬＫＢもローである。
したがって、内部クロックジェネレータは、外部クロック信号およびトリガ信号を使用してバッファクロック信号を生成する。バッファクロック信号は、外部クロック信号と同期化する。バッファクロック信号は、図１を参照して説明したように、アドレスバッファに与えられる。アドレスバッファは、デコーダが特定のメモリセルを選択するためおよびセンスアンプが選択されたメモリセルからデータを読み出すためのアドレス情報を生成する。
図７は、図６を参照して前述した内部クロック信号ジェネレータの動作を説明するために信号間の関係を示すタイミング図である。外部クロック波形ＥＸＴＣＬＫＷ ３０１は、時間の経過を追って内部クロックジェネレータ（図６）に与えられる外部クロック信号ＣＬＫＥＳＤＲを表している。外部クロック波形ＥＸＴＣＬＫＷ ３０１は、０ボルトから基準電圧Ｖｃｃの範囲の振幅を有する周期的信号である。アドレスアドバンス波形／ＡＤＶＷ ３０３は、時間の経過を追ってクロックカウンタ４９（図５）に与えられるアドレスアドバンス信号／ＡＤＶを表している。アドレスアドバンス波形／ＡＤＶがローになることは、アドレスアドバンス信号／ＡＤＶがクロックカウンタをリセットすることを表す。図１および図７を参照すると、アドレス波形３０５は、アドレスバッファ７に与えられるアドレス信号Ａ0〜ＡNを表している。説明された実施例において、与えられる初期アドレス信号Ａ0〜ＡNはアドレスＡ2を目指す。図５を参照して説明したように、第３のＡＮＤゲート４１ｃはハイを出力し、第３のトランジスタ４５ｃをオンにする。
図５、図６および図７を参照すると、クロック周期Ｃ１〜Ｃ３は、第５のトランジスタ４５ｅのゲートにハイが与えられる前に通過する。クロック周期Ｃ４の立ち上がりエッジで、第６のトランジスタ４５ｆはトリガ信号ＴＲＧ１をハイにする。トリガ信号ＴＲＧ１がハイになると、クロック周期Ｃ５の立ち上がりエッジで第１のＮＡＮＤゲート６５はバッファクロック信号ＣＬＫＢを生成する。図１を参照すると、バッファクロック信号ＣＬＫＢはアドレスバッファ７に与えられる。アドレスバッファはアドレス信号Ａ3、すなわち、次のアドレス信号をデコーダ９およびデータカウンタ１３に与える。したがって、フェッチされて一時的にラッチバッファ１７ｃに格納されたデータは、出力バッファ１９に転送される。クロック周期Ｃ６の立ち上がりエッジで、アドレス信号Ａ2に対応付けられるデータＤ2が出力バッファから出力される。バッファクロック信号ＣＬＫＢを処理することなく、ある初期アドレス、例えば、アドレスＡ2が与えられると、データが出力される前に追加の６クロック周期が必要とされる。
IIIＢ． 追加内部クロックジェネレータ
一実施例において、バッファクロック信号ＣＬＫＢの最初のクロックは、追加内部クロックジェネレータによって、外部クロック信号ＣＬＫＥＳＤＲの最初の４つの初期クロック周期の後に送られる。追加内部クロックを送ることにより、データ出力を「順番に関係なく」トリガすることでデータをより迅速に出力する。図８は、追加内部クロックジェネレータの実施例の概略を示している。第１の転送トランジスタ７１ａのゲートは、アドレス遷移検出信号ＡＴＤ（図１）を含む入力ラインに結合される。第２の転送トランジスタ７１ｂのゲートは、ラッチアクティブ信号ＬＴ１を含む入力ラインに結合される。第１の転送トランジスタ７１ａおよび第２の転送トランジスタ７１ｂの両方のソースは、接地される。したがって、ラッチアクティブ信号ＬＴ１およびアドレス遷移検出信号ＡＴＤの両方がハイになると、第１および第２の転送トランジスタは接地に至るパスを確立する。第１の転送トランジスタ７１ａのドレインは、第１のラッチインバータ７３ａの入力に結合される。第２のラッチインバータ７３ｂの出力も、第１の転送トランジスタ７１ａのドレインに結合される。第１のラッチインバータ７３ａの出力および第２のラッチインバータ７３ｂの入力は、同様に第２の転送トランジスタ７１ｂのドレイン、第１のＮＯＲゲート７７および第１の遅延インバータ７５ａに結合される。第１の遅延インバータの出力は、第２の遅延インバータ７５ｂに結合される。同様に、第２の遅延インバータの出力は第３の遅延インバータ７５ｃに結合される。第３の遅延インバータの出力は、第１のＮＯＲゲート７７に結合される。第１のＮＯＲゲート７７の出力は、出力インバータ７９の入力に結合される。出力インバータの出力は、追加内部クロック信号ＥＸＣＬＫ１を含む出力ラインに結合される。
追加内部クロック信号ＥＸＣＬＫ１の立ち上がりエッジで、デコーダカウンタセレクタ１３（図１）はラッチバッファ１７ａ〜１７ｄをイネーブルにする。したがって、追加内部クロック信号ＥＸＣＬＫ１をバッファクロック信号ＣＬＫＢに結びつけるために“ＯＲ”演算が行われる。次に、ラッチ回路中のデータは、出力バッファ１９に伝送され、バーストモード・フラッシュメモリから出力される。一実施例においては、追加内部クロック信号ＥＸＣＬＫ１の立ち上がりエッジが生じると、初期セットアップクロック後まもなく或いは直ちにラッチの中のデータが現れる。他の実施例においては、初期セットアップクロック後直ちに現れるデータは優先されないので、この機構を割り込み禁止にするためにバイパス信号ＩＮＦが利用される。バイパス信号ＩＮＦについては、図１０に示されるパワーダウンディテクタを参照して以下に詳述する。
図９は、図８を参照して上述した追加内部クロック信号ジェネレータの動作を説明するために信号間の関係を示すタイミング図である。外部クロック波形ＥＸＴＣＬＫＷ ３０１およびアドレスアドバンス波形／ＡＤＶＷ ３０３は、図７に示される波形と同じであり、図９においては分かりやすくするために示されている。アドレス遷移波形ＡＴＤＷ ４０３は、時間の経過を追ってアドレス遷移ディテクタ１４１（図１）により生成されるアドレス遷移信号ＡＴＤを表している。アドレスアドバンス波形／ＡＤＶ ３０３の立ち下がりエッジにおいて、アドレス遷移信号ＡＴＤはハイになる。センスアンプ制御信号ＥＱは、センスアンプ１５ａ〜１５ｄにより生成される。センスアンプ制御信号ＥＱは、センスアンプ１５ａ〜１５ｄによりフェッチされるデータがラッチバッファ１７ａ〜１７ｄに転送される準備が完了していることを意味する。アドレス遷移波形ＡＴＤの立ち下がりエッジは、センスアンプ制御波形ＥＱＷ ４０５がハイになっていることで示される通り、センスアンプ信号ＥＱをハイにする。センスアンプ制御波形ＥＱＷの立ち下がりエッジで、ラッチ制御波形ＬＴがハイになる。ラッチ制御波形ＬＴＷは、データ出力の準備が完了していることを示すためにラッチバッファ１７ａ〜１７ｄのうち１つが生成するラッチ制御信号ＬＴＣを表す。
バッファクロック波形ＩＮＴＣＬＫ ４０１は、追加内部クロックジェネレータ（図８）によって生成される追加クロック信号ＥＸＣＬＫが追加されたバッファクロック信号ＣＬＫＢ（図６）を表す。バッファクロック波形ＩＮＴＣＬＫ ４０１の中のクロック周期Ｃ０は、そのまま追加クロックジェネレータによって与えられる追加クロック信号を表す。生成される追加クロック、すなわちクロック周期Ｃ0は、出力バッファ１９にデータＤ2を出力させる。特に、追加クロックは、アドレスバッファにデコーダ９およびデータ制御１３に対してアドレス信号Ａ3を提供する。したがって、一時的にラッチバッファ１７ｃに記憶されるデータＤ2は、出力バッファ１９（図１）に転送される。出力バッファ１９は、その後データＤ2を出力する。したがって、図７に示されるタイミング図と比較して、データの出力は、クロック周期Ｃ６ではなく第４のクロック周期Ｃ４の直後に行われる。したがって、データは、データＤ0からＤ3の初期読み出し動作後直ちに準備されるか或いはフラッシュメモリから提供される。
バーストアドレス遷移波形ＡＴＤＣＷ ４０９は、アドレス遷移信号ＡＴＤＡと似ているが、クロック周期４つごとに生成される。バーストアドレス遷移波形の立ち下がりエッジは、センスアンプ制御波形ＥＱＷをハイにする。上述したように、ラッチバッファ１７ａ〜１７ｄによって生成されるラッチ制御信号ＬＴ１は、データが出力の準備が完了していることを示す。したがって、バッファクロック波形ＩＮＴＣＬＫ ４０１に示される次のクロック周期で、出力バッファ１９はデータＤ3を出力する。同様に、内部クロック波形ＩＮＴＣＬＫ ４０１のその後のクロック周期ごとに、出力バッファ１９は、連続的にデータを、例えばデータＤ4、データＤ5などを出力する。
IV． パワーダウンディテクタ
図１０は、本発明のパワーダウンディテクタの一実施例の概略を示している。パワーダウンディテクタは、図５を参照して上述したハンドシェイクモード部１１１に対してバイパス信号ＩＮＦを生成する。パワーダウンディテクタは、３つのインバータ８３ａ〜８３ｃおよび３つの転送トランジスタ８１ａ〜８１ｃを含む。第１の転送トランジスタ８１ａのゲートは、アドレス遷移検出信号ＡＴＤ（図１）に結合される。前述したように、アドレス遷移検出信号ＡＴＤは、アドレス遷移ディテクタ１４１によって提供される。第１の転送トランジスタ８１ａのソースは、接地される。第１の転送トランジスタのドレインは、第１のラッチインバータ８３ａおよび第２のラッチインバータ８３ｂによって構成されるラッチに結合される。ラッチは、ラッチの入力または出力で与えられる信号の電圧レベルを維持するのに役立つループを作る。特に、第１の転送トランジスタ８１ａのドレインは、第１のラッチインバータ８３ａの入力および第２のラッチインバータ８３ｂの出力に、すなわちラッチの入力に結合される。
アドレス遷移検出信号ＡＴＤがハイのとき、第１の転送トランジスタは接地に至るパスを提供する。したがって、ラッチへの入力もグラウンド、すなわち、論理“０”にプルダウンされる。第１のラッチインバータ８３ａは、ラッチへの入力を反転して、ラッチの出力で論理“１”を生成する。ラッチの出力は、第１のラッチインバータ８３ａの出力、第２のラッチインバータ８３ｂの入力および第２の転送トランジスタのドレインが交差する接続部である。第３のインバータ８３ｃの入力はラッチの出力を受け、論理“１”を論理“０”に再び反転する。したがって、第３の転送トランジスタ８３ｃのゲートに論理“０”が与えられるので、第３の転送トランジスタはオフになる。その結果、第３の転送トランジスタを通しては、すなわち、第３の転送トランジスタのドレインから第３の転送トランジスタのソースへは信号が与えられない。換言すると、開回路が構成されて、バイパス信号ＩＮＦが生成されない。したがって、バイパス信号ＩＮＦが生成されないので、カウンタ回路の動作に影響を与えない。
しかしながら、アドレス遷移検出信号ＡＴＤがローのとき、第１の転送トランジスタ８１ａはオフになる。したがって、ラッチの入力に開回路が構成される。第２の転送トランジスタ８１ｂのソースは接地され、第２の転送トランジスタ８１ｂのゲートはパワーダウン信号ＰＤに結合される。
パワーダウン信号ＰＤは、ＯＲ論理演算（図示しない）によって生成される。ＯＲ論理演算は、入力としてセンスアンプ制御信号ＥＱ（図９）、ラッチ制御信号ＬＴＣ（図９）およびアドレス遷移検出信号ＡＴＤを有する。センスアンプ制御信号ＥＱは、センスアンプが選択されたメモリセルからデータを検出しまたは読み出し、データがラッチ回路に転送される準備が完了していることを表す。
パワーダウン信号ＰＤがハイのとき、第２の転送トランジスタ８１ｂはオンになり、接地に至るパスが確立される。したがって、ラッチの出力は、グラウンドすなわち論理“０”にプルダウンされる。第３のインバータ８３ｃは、論理“０”を反転して、ハイまたは論理“１”を第３の転送トランジスタ８１ｃのゲートに送り、第３の転送トランジスタをオンにする。第３の転送トランジスタがオンであると、第３の転送トランジスタのドレインから第３の転送トランジスタのソースまでのパスが確立される。第３の転送トランジスタ８１ｃのドレインは、図５を参照して前に説明したクロックカウンタ４９の出力に接続される。したがって、クロックカウンタ４９の出力は第３の転送トランジスタのソースに送られ、したがって、バイパス信号ＩＮＦが提供される。
再び図５を参照して、バイパス信号ＩＮＦは、直接第５の転送トランジスタ４５ｅのゲートに結合されて、第１、第２、第３および第４の転送トランジスタ４５ａ〜５ｄはバイパスされる。第１、第２、第３または第４の転送トランジスタの条件すなわちオン／オフは、トリガ信号ＴＲＧがいつ生成されるかを制御するのではなく、バイパス信号ＩＮＦがトリガ信号ＴＲＧ１を制御する。そのため、バイパス信号ＩＮＦがハイになると、トリガ信号ＴＲＧ１もハイになる。したがって、ＩＮＦ信号をカウンタ回路に送ることによって、ハンドシェイクモード機構は割り込み禁止される。
図１１は、図１０を参照して上に説明したパワーダウンディテクタの動作を説明するために信号間の関係を示すタイミング図である。アドレスアドバンス波形／ＡＤＶＷ ３０３、アドレス遷移波形ＡＴＤＷ ４０３、センスアンプ制御波形ＥＱＷ ４０５およびラッチ制御波形ＬＴＷ ４０７は、図９に示される波形と同じであるが、完全を期するために示されている。パワーダウン波形ＰＤＷ ５０１は、図１０の第２のトランジスタ８１ｂに送られるパワーダウン信号ＰＤを表す。初期クロックＣ０は、内部クロック信号５１が現れるときクロックバッファ３（図１）により生成される。パワーダウン信号ＰＤがローのとき初期クロック５０３ａが現れる場合、ハンドシェイクモード機構をオフにする必要はない。ラッチ制御信号ＬＴＣの立ち下がりエッジで、アドレス遷移信号ＡＴＤはハイになる。したがって、図１０の第３のトランジスタ８１ｃはオンにならないので、バイパス信号ＩＮＦはオープンのままである。
初期クロックが生成されるときも、アドレス遷移信号ＡＴＤはハイになる。したがって、パワーダウン信号ＰＤがハイになった後でも、第３のトランジスタ８１ｃ（図１０）はオンにならないので、ハンドシェイクモードはオフにならない。しかしながら、パワーダウン信号がハイになって第３のトランジスタ８１ｃをオンにする前にアドレス遷移信号ＡＴＤがハイにならない場合、ハンドシェイクモード機構はオフになる。同様に、パワーダウン信号ＰＤがハイになって第３のトランジスタ８１ｃをオンにする前に初期クロックが生成されない場合、ハンドシェイクモード機構はオフになる。したがって、パワーダウン信号が第３のトランジスタ８１ｃをオンにするのを防ぐのに間に合うように初期クロックまたはアドレス遷移信号ＡＴＤが生成されない場合、外部クロック信号８１のクロック周波数は遅すぎる。この遅すぎるということは、バーストモード転送による初期待ち時間の短縮がフラッシュメモリの性能を上げないことを意味する。
IV． 出力バッファ回路
図１２は、本発明の出力バッファの一実施例の概略を示している。一実施例において、出力バッファは、図１の出力バッファ１９に代替する。出力バッファは、入力としてアドレス検出信号ＡＴＤＡ、バーストアドレス検出信号ＡＴＤＣ、出力イネーブル信号／ＯＥおよびバッファクロック信号ＣＬＫＢを受信する。出力バッファは、また、入力として、ラッチバッファ１７ａ〜１７ｄからデータを受け取る。ラッチバッファからのデータは、第１の転送トランジスタ６０１ａのドレインおよび第１のインバータ６０３ａの入力に送られる。第１のインバータの出力は、バイパストランジスタ６０５ａに結合される。バイパストランジスタ６０５ａのソースは、第１のラッチ６０７ａの入力に結合される。第１のラッチの出力は、第１のＮＯＲゲート６０９ａの入力、および、第１のＮＡＮＤゲート６１１ａの入力に結合される。第１のＮＯＲゲートの他方の入力は、出力イネーブル信号／ＯＥに結合される。第１のＮＡＮＤゲート６１１ａの他方の入力は、入力として出力イネーブル信号／ＯＥを受信する第２のインバータ６０３ｂに結合される。出力イネーブル信号／ＯＥがハイのとき、第１のＮＡＮＤゲート６１１ａは、論理“１”の出力を生成する。第１のＮＡＮＤゲートの出力は、第１の出力トランジスタ６１３ａのゲートに結合される。第１の出力トランジスタのドレインは基準電圧に結合され、第１の出力トランジスタのソースは出力信号ＯＵＴのための接続となる。出力信号ＯＵＴはバーストモード・フラッシュメモリ装置（図１）からの出力である。
再びバイパストランジスタ６０５ａを参照すると、このバイパストランジスタのゲートは、第２のＮＯＲゲート６０９ｂの出力に結合される。第２のＮＯＲゲートは、外部クロック信号および第３のインバータ６０３ｃからの出力を入力として受け取る。第３のインバータの入力は、第２のラッチ６０７ｂの出力に結合される。第２のラッチの入力は、第２の転送トランジスタ６１５ａのドレインに結合される。第２の転送トランジスタのゲートは、アドレス遷移検出信号ＡＴＤＡに結合され、第２の転送トランジスタのソースは接地される。アドレス遷移検出信号ＡＴＤＡがハイになると、第２の転送トランジスタ６１５ａがオンになり、第２のラッチ６０７ｂの入力をグラウンドにプルダウンする。第２のラッチの出力はハイになり、第３のインバータ６０３ｃによって反転される。バッファクロック信号ＣＬＫＢの立ち下がりエッジで、第２のＮＯＲゲート６０９ｂの出力は、ハイを出力するので、バイパストランジスタ６０５はオンになる。上述したように、バイパストランジスタがオンになると、出力イネーブル信号／ＯＥがローになるとき出力バッファの入力にあるデータが出力される。
第３の転送トランジスタ６１５ｂのゲートはバーストアドレス遷移検出信号ＡＴＤＣに結合され、第３の転送トランジスタのソースは接地される。アドレス遷移検出信号ＡＴＤＡと同様に、バーストアドレス遷移検出信号ＡＴＤＣがハイになると、第３の転送トランジスタはオンになる。第２のラッチの出力はグラウンドに引っ張られ、出力は第３のインバータ６０３ｃによって反転される。バッファクロック信号ＣＬＫＢに関係なく、第２のＮＯＲゲート６０９ｂの出力は、ロウを出力するので、バイパストランジスタ６０５はオフになる。
第１の転送トランジスタ６０１ａのソースは、第３のラッチ６０７ｃの入力に結合される。第３のラッチの出力は、第４の転送トランジスタ６０１ｂのドレインに結合される。第１の転送トランジスタのゲートは第５のインバータ６０３ｅに結合され、第５のインバータはバッファクロック信号ＣＬＫＢに結合される。第４の転送トランジスタのゲートは外部クロック信号に結合される。バッファクロック信号の立ち下がりエッジで、第１の転送トランジスタのゲートはオンになる。出力バッファの入力にあるデータは、第１の転送トランジスタを通して転送される。第３のラッチ６０７ｃは、データを反転する。バッファクロック信号の立ち上がりエッジで、第４の転送トランジスタ６０１ｂはオンになる。次に、第３のラッチの出力の反転データは、第４の転送トランジスタを通して転送され、第１のラッチ６０７ａの入力に送られる。第１のラッチは、データを再反転し、そのデータを第１のＮＡＮＤゲート６１１ａおよび第１のＮＯＲゲート６０９ａに送る。データは、出力イネーブル信号がローのとき、出力信号ＯＵＴにより出力される。
Ｖ． デコーダカウンタセレクタ
図１３は、本発明のバーストモード・フラッシュメモリにおけるデコーダカウンタセレクタの一実施例の概略を示している。デコーダカウンタセレクタは、４つのＮＡＮＤゲート９１ａ〜９１ｄ、６つのインバータ９３ａ〜９３ｆ、および、４つのシフトレジスタ９５ａ〜９５ｄを含む。デコーダカウンタセレクタは、入力としてアドレス信号Ａ0〜Ａ1（アドレス信号Ａ0〜ＡNにおける最初の２つのビット）を受信する。アドレス信号Ａ0は、第５のインバータ９３ｅに結合され、アドレス信号Ａ1は、第６のインバータ９３ｆに結合される。第５のインバータの出力は、第１のＮＡＮＤゲート９１ａの入力および第３のＮＡＮＤゲート９１ｃの入力に結合される。第６のインバータ９３ｆの出力は、第１のＮＡＮＤゲート９１ａおよび第２のＮＡＮＤゲート９１ｂに結合される。アドレス信号Ａ0は、第２のＮＡＮＤゲート９１ｂおよび第４のＮＡＮＤゲート９１ｄに結合される。アドレス信号Ａ1は、第３のＮＡＮＤゲート９１ｃの入力および第４のＮＡＮＤゲート９１ｄの入力に結合される。
第１、第２、第３および第４のＮＡＮＤゲート９１ａ〜９１ｄの出力は、それぞれ、第１、第２、第３および第４のインバータ９３ａ〜９３ｄの入力に結合される。第１、第２、第３および第４のインバータの出力は、シフトレジスタ９５ａ〜９５ｄに結合される。特に、第１のインバータ９３ａの出力は、第１のシフトレジスタ９５ａの第１の入力Ａ１および第２のシフトレジスタ９５ｂの第２の入力Ｂ２に結合される。第２のインバータ９３ｂの出力は、第２のシフトレジスタ９５ｂの第１の入力Ａ２および第３のシフトレジスタ９５ｃの第２の入力Ｂ３に結合される。第３のインバータ９３ｃの出力は、第３のシフトレジスタの第１の入力Ａ３および第４のシフトレジスタ９５ｄの第２の入力Ｂ４に結合される。第４のインバータ９３ｄの出力は、第４のシフトレジスタの第１の入力Ａ４に結合され、第１のシフトレジスタ９５ａの第２の入力Ｂ１に接続するために「ループバック(loop back)」する。各シフトレジスタ９５ａ〜９５ｄには、入力としてバッファクロック信号ＣＬＫＢも送られる。
インバータの出力がシフトレジスタに入力として提供されると、シフトレジスタには、次のアドレスの状態に関する情報が与えられる。シフトレジスタは、次のアドレスの状態を使用して、より迅速にそれぞれのラッチバッファにラッチ・イネーブル信号ＬＴ０〜ＬＴ３を提供する。図１４は、図１３に示されるシフトレジスタ９５ａ〜９５ｄの一実施例の概略図である。入力Ａは、入力Ａ１〜Ａ４を代表し、入力Ｂは入力Ｂ１〜Ｂ４を代表する。同様に、ラッチ・イネーブル出力ＬＴは、ラッチ・イネーブル信号ＬＴ０〜ＬＴ３を代表する。
第１のシフトレジスタの９５ａの第１の入力Ａは、第１のシフトインバータ９７に結合される。第１のシフトインバータの出力は、第１の転送トランジスタ９９ａのドレインに結合される。第１の転送トランジスタのゲートは、アドレス初期化信号ＩＮＩＴ１に結合される。アドレス初期化信号ＩＮＩＴ１は、初期化回路（図示しない）によって与えられる外部信号である。アドレス初期化信号ＩＮＩＴ１がハイの場合、第１の転送トランジスタ９９ａはオンになる。換言すると、第１のデコード信号Ｄ１は、第１の転送トランジスタを通して第１のラッチインバータ１０１ａの入力および第２のラッチインバータ１０１ｂの出力に転送される。第１のラッチインバータ１０１ａは、デコード信号Ｄ１を再反転して、出力する。
第１のシフトレジスタ９５ａの第２の入力Ｂは、第２の転送トランジスタ９９ｂのドレインに結合される。第２の転送トランジスタのゲートは、反転バッファクロック信号／ＣＬＫＢ（図１）に結合される。反転バッファクロック信号／ＣＬＫＢがハイの場合、第２の転送トランジスタ９９ｂはオンになる。したがって、先取り(look-ahead)デコード信号ＬＤ１は、第２の転送トランジスタを通して第３のラッチインバータ１０１ｃの入力および第４のラッチインバータ１０１ｄの出力に転送される。第３のラッチインバータは、先取りデコード信号ＬＤ１を変換して第３の転送トランジスタ９９ｃのドレインに送る。第３の転送トランジスタ９９ｃのゲートは、バッファクロック信号ＣＬＫＢに結合される。バッファクロック信号がハイのとき、第３の転送トランジスタはオンになり、反転先取りデコード信号ＬＤ１は、第３の転送トランジスタを通して第１のラッチインバータ１０１ａの入力および第２のラッチインバータ１０１ｂの出力に転送される。反転外部クロック信号が第２の転送トランジスタ９９ｂのゲートに与えられるので、第２の転送トランジスタはオフになる。したがって、１つのクロック周期において、デコード信号Ｄ１がシフトレジスタによって出力され、次のクロック周期において、先取りアドレス信号がシフトレジスタによって出力される。
したがって、適切なラッチ・イネーブル信号ＬＴ０〜ＬＴ３を生成するための１つのアドレスから次のアドレスまでの遅延は、第３の転送トランジスタから第１のラッチインバータを通して生じる。その結果、初期アドレスが与えられると、次のアドレスが予測されるので、クロックのための時間は短縮される。したがって、データデコードパスは、外部クロックからクロックバッファ、シフトレジスタの一部、ラッチまで、および、出力バッファを通して出力までの論理パスとなり、外部クロックからクロックバッファ、アドレスデコーダ、デコーダ、ラッチまで並びに出力バッファを通して出力までの初期パスに比べて大幅に（時間的に）短くなる。
したがって、本発明は、バーストモード・フラッシュメモリを提供する。本発明は特定の実施態様について説明されているが、多くの付加的変更態様および変形が当業者には明らかであろう。したがって、本発明は、特に上述した以外の方法で実施できると解釈すべきである。本発明の以上の実施態様は、あらゆる点で限定的でなく例示と見なすべきであり、本発明の範囲は、以上の説明ではなく添付の請求項およびそれと同等のものによって決定されるべきである。
（付記１） それぞれがデータを記憶する複数のメモリセルを有するメモリセルアレイと、
予め定義された制御信号を受信すると、少なくとも１クロック周期分、内部クロックの生成を遅延させる遅延回路を含み、前記複数のメモリセルからメモリセルのサブセットを選択すると共に、外部クロックと同期化される内部クロックを生成する入力回路と、
選択された前記メモリセルのサブセットに記憶されるデータをフェッチする読み出し回路と、
前記入力回路が予め定義された制御信号を受信すると、前記内部クロックの生成が少なくとも１クロック周期遅延されるように、予め定められたグループでフェッチされたデータを前記内部クロックと同期して出力する出力回路と、を備えることを特徴とする外部クロックと同期して動作するバーストモード・フラッシュメモリ装置。
（付記２） 付記１に記載のバーストモード・フラッシュメモリ装置において、前記入力回路は、
前記予め定義された制御信号に対応する信号を受信し、該予め定義された制御信号の遅延された変形である内部イネーブル信号を生成する遅延回路と、
前記内部イネーブル信号が第１の状態である場合に限って少なくとも１つの内部クロック信号が生成され、外部クロック信号を使って該内部クロック信号を生成する内部クロックジェネレータ回路と、を備えることを特徴とするバーストモード・フラッシュメモリ装置。
（付記３） 付記２に記載のバーストモード・フラッシュメモリ装置において、前記入力回路は、さらに、アドレスバッファを備え、該アドレスバッファは、アドレス信号を受信して、前記少なくとも１つの内部クロック信号を使用して該アドレス信号からデコードされたアドレス信号を生成することを特徴とするバーストモード・フラッシュメモリ装置。
（付記４） メモリセルアレイ、該メモリセルアレイにアクセスする際に使用されるアドレス情報を処理するアドレスデコーダ、および、該メモリセルアレイのアクセスの信頼性を向上させる方法を備えるフラッシュメモリ装置において、該方法は、
出力イネーブル信号を受信し、
該出力イネーブル信号を複数のクロック周期だけ遅延することにより遅延された出力イネーブル信号を構成し、
内部クロック信号をイネーブルにするために使用される前記遅延された出力イネーブル信号を内部クロックジェネレータに供給し、そして、
前記遅延された出力イネーブル信号に基づいて、前記メモリセルアレイにアクセスする際に使用される内部クロック信号を生成することを備えることを特徴とするフラッシュメモリ装置。
（付記５） メモリセルアレイ、アドレスデコーダのためにアドレス信号を生成するアドレス信号ジェネレータ、外部クロック信号に基づいて内部クロック信号を生成するクロックバッファ、および、ハンドシェイク回路を含むフラッシュメモリ装置であって、該ハンドシェイク回路は、
前記アドレス信号ジェネレータによって生成される最下位アドレス信号を比較し、該比較に基づいて制御信号を構成するコンパレータと、
前記外部クロックを位相シフトし、それによりシフトされたクロック信号を構成するシフト回路と、
前記制御信号を使用して前記シフトされたクロック信号の出入りを制御するゲート回路を備え、
それによって、前記シフトされたクロック信号が前記内部クロック信号の生成において前記クロックバッファで使用されることを特徴とするフラッシュメモリ装置。
（付記６） メモリセルアレイ、アドレスデコーダのためにアドレス信号を生成するアドレス信号ジェネレータ、外部クロック信号に基づいて内部クロック信号を生成するクロックバッファを含む付記５に記載のフラッシュメモリ装置において、前記ハンドシェイク回路は、さらに、前記シフトされたクロック信号によって活性化されるゲートを備え、該ゲートが前記内部クロック信号を生成する前記クロックバッファで使用される出力信号を制御することを特徴とするフラッシュメモリ装置。
（付記７） メモリセルアレイ、アドレスデコーダのためにアドレス信号を生成するアドレス信号ジェネレータ、外部クロック信号に基づいて内部クロック信号を生成するクロックバッファを含む付記６に記載のフラッシュメモリ装置において、前記ハンドシェイク回路は、さらに、装置のパワーダウンを示す入力信号を受信し、該装置のパワーダウンを示す入力信号が前記シフトされたクロック信号によるゲートの活性化を無効にすることを特徴とするフラッシュメモリ装置。
（付記８） 情報を記憶するメモリセルアレイ、アドレス信号を生成するアドレス信号ジェネレータ、該メモリセルアレイにアクセスするためにアドレス信号をデコードしセンスアンプ回路を使ってデータをバイパスモードを有する出力バッファに供給するアドレスデコーダを有するフラッシュメモリ装置において、該出力バッファは、
入力信号を受信して出力信号を出力し、複数のラッチを含む第１のデータパスと、
前記入力信号を受信して前記出力信号を出力し、前記第１のデータパスの一部および該第１のデータパスの少なくとも１つのラッチをバイパスするバイパス部分を含み、アドレス信号の遷移を示す信号により制御されるゲートによって制御される第２のデータパスと、を備えることを特徴とするフラッシュメモリ装置。
（付記９） 付記８に記載のフラッシュメモリ装置において、前記アドレス信号は、アドレスの最下位ビットに関するアドレス信号であることを特徴とするフラッシュメモリ装置。
（付記１０） 付記９に記載のフラッシュメモリ装置において、前記ゲートは、複数のアドレス信号の遷移を示す複数の信号によって制御されることを特徴とするフラッシュメモリ装置。
（付記１１） 付記１０に記載のフラッシュメモリ装置において、前記複数のアドレス信号は、最下位ビットおよびこれより上位のビットに関するアドレス信号であることを特徴とするフラッシュメモリ装置。
（付記１２） メモリ、および、アドレス選択回路を有し、該メモリからデータを出力するために該アドレス選択回路によって生成される情報を使用するフラッシュメモリ装置のデコーダカウンタセレクタであって、
前記アドレス選択回路によって生成される複数のアドレス信号のビットパターンを検出し、複数のマッチ信号を出力するコンパレータと、
各シフトレジスタが、連続する隣接したシフトレジスタにより受信された２つのマッチ信号を受信し、且つ、該２つのマッチ信号が予め定められた順番を有するとき、前記メモリの出力を駆動するためにラッチバッファを選択する出力信号を出力する、連続する複数のシフトレジスタと、を備えることを特徴とするデコーダカウンタセレクタ。
３ クロックバッファ
５ アドバンスアドレスバッファ
７ アドレスバッファ
９ デコーダ
１１ コアセルアレイ
１３ デコーダカウンタセレクタ
１９ 出力バッファ
２１ 出力イネーブルバッファ
１１１ ハンドシェイクモード部
１２１ バーストサスペンド部
１３１ パワーダウンディテクタ
１４１ アドレス遷移ディテクタ

Claims (1)

  1. 複数のメモリセルを有するメモリセルアレイと、
    外部クロックを受信して内部クロックを発生するクロックバッファと、
    外部から初期アドレスを受信し、前記内部クロックに同期して前記初期アドレスをインクリメントして内部アドレスを生成するアドレス発生器と、
    前記内部アドレスに基づき、前記複数のメモリセルから連続した複数のアドレスに対応するメモリセルのサブセットを選択して、前記メモリセルに記憶される複数のデータをフェッチする読み出し回路と、
    前記フェッチされた複数のデータを保持し、出力バッファに転送する複数のデータラッチと、
    前記複数のデータラッチを順次選択し、保持している前記データを前記出力バッファに転送させる選択部と、
    を備え、
    前記選択部は、前記複数のデータラッチに対応して設けられ前記複数のデータラッチに選択信号を供給する複数のシフトレジスタを備え、前記シフトレジスタは入力された信号をアドレス初期化信号に同期して転送する第１の入力端子および前記内部クロックに同期して転送する第２の入力端子を備え、
    前記選択部は、前記初期アドレスが指示するデータラッチに対応した前記シフトレジスタの前記第１の入力端子を介して、前記初期アドレスが指示する前記データラッチに前記選択信号を供給して選択し、前記内部クロックによりインクリメントされる前記内部アドレスが次に指示する前記データラッチに対応した前記シフトレジスタの前記第２の入力端子を介して、前記内部アドレスが次に指示する前記データラッチに前記選択信号を供給して選択する、
    ことを特徴とするフラッシュメモリ装置。
JP2011222925A 1999-12-20 2011-10-07 フラッシュメモリ装置 Expired - Fee Related JP5240343B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US09/467758 1999-12-20
US09/467,758 US6205084B1 (en) 1999-12-20 1999-12-20 Burst mode flash memory

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2008163859A Division JP2008226458A (ja) 1999-12-20 2008-06-23 フラッシュメモリ装置のデコーダカウンタセレクタ

Publications (2)

Publication Number Publication Date
JP2012009142A true JP2012009142A (ja) 2012-01-12
JP5240343B2 JP5240343B2 (ja) 2013-07-17

Family

ID=23857055

Family Applications (5)

Application Number Title Priority Date Filing Date
JP2000362842A Expired - Fee Related JP4326138B2 (ja) 1999-12-20 2000-11-29 バーストモード・フラッシュメモリ
JP2008163833A Expired - Fee Related JP4809398B2 (ja) 1999-12-20 2008-06-23 フラッシュメモリ装置
JP2008163859A Pending JP2008226458A (ja) 1999-12-20 2008-06-23 フラッシュメモリ装置のデコーダカウンタセレクタ
JP2008163741A Expired - Fee Related JP4809397B2 (ja) 1999-12-20 2008-06-23 フラッシュメモリ装置
JP2011222925A Expired - Fee Related JP5240343B2 (ja) 1999-12-20 2011-10-07 フラッシュメモリ装置

Family Applications Before (4)

Application Number Title Priority Date Filing Date
JP2000362842A Expired - Fee Related JP4326138B2 (ja) 1999-12-20 2000-11-29 バーストモード・フラッシュメモリ
JP2008163833A Expired - Fee Related JP4809398B2 (ja) 1999-12-20 2008-06-23 フラッシュメモリ装置
JP2008163859A Pending JP2008226458A (ja) 1999-12-20 2008-06-23 フラッシュメモリ装置のデコーダカウンタセレクタ
JP2008163741A Expired - Fee Related JP4809397B2 (ja) 1999-12-20 2008-06-23 フラッシュメモリ装置

Country Status (5)

Country Link
US (1) US6205084B1 (ja)
JP (5) JP4326138B2 (ja)
KR (1) KR100682352B1 (ja)
DE (1) DE10061805B4 (ja)
TW (1) TW508579B (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101823844B1 (ko) * 2013-01-07 2018-01-30 마이크론 테크놀로지, 인크. 전력 관리

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6621761B2 (en) * 2000-05-31 2003-09-16 Advanced Micro Devices, Inc. Burst architecture for a flash memory
US6654848B1 (en) * 2000-09-15 2003-11-25 Advanced Micro Devices, Inc. Simultaneous execution command modes in a flash memory device
EP1421704B1 (en) * 2001-08-29 2007-11-14 Analog Devices, Inc. Methods and apparatus for clock and power control in wireless systems
US6772276B2 (en) * 2002-01-04 2004-08-03 Intel Corporation Flash memory command abstraction
US7549066B2 (en) * 2002-11-15 2009-06-16 Intel Corporation Automatic power savings stand-by control for non-volatile memory
JP4005909B2 (ja) * 2002-12-26 2007-11-14 スパンション インク 半導体記憶装置、および半導体記憶装置の制御方法
JP4684561B2 (ja) * 2004-02-13 2011-05-18 凸版印刷株式会社 半導体メモリ
US8032676B2 (en) * 2004-11-02 2011-10-04 Sonics, Inc. Methods and apparatuses to manage bandwidth mismatches between a sending device and a receiving device
KR100660892B1 (ko) * 2005-11-21 2006-12-26 삼성전자주식회사 더블 펌프드 어드레스 스킴의 메모리 장치에서 고속 동작을위해 확장된 유효 어드레스 윈도우로 유효 커맨드를샘플링하는 회로 및 방법
US8145925B2 (en) * 2007-12-21 2012-03-27 Mosaid Technologies Incorporated Non-volatile semiconductor memory device with power saving feature
KR100911201B1 (ko) * 2008-02-14 2009-08-06 주식회사 하이닉스반도체 반도체 메모리 장치의 데이터 스트로브 클럭 버퍼 및 그제어 방법
KR101092995B1 (ko) 2009-04-30 2011-12-12 주식회사 하이닉스반도체 반도체 메모리 장치와 그의 구동 방법
JP2012059354A (ja) * 2011-10-24 2012-03-22 Toshiba Corp 半導体装置

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01208791A (ja) * 1988-02-15 1989-08-22 Nec Corp 半導体記憶回路
JPH04184971A (ja) * 1990-11-20 1992-07-01 Canon Inc 光センサアレイの製造方法
JPH08147964A (ja) * 1994-11-22 1996-06-07 Nec Corp 半導体記憶装置
JPH11339484A (ja) * 1998-05-28 1999-12-10 Fujitsu Ltd メモリデバイス
JP2000268567A (ja) * 1999-03-11 2000-09-29 Samsung Electronics Co Ltd 半導体メモリ装置
JP2000285687A (ja) * 1999-03-26 2000-10-13 Nec Corp 半導体記憶装置及びその内部回路を活性化する信号のタイミング発生方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04184791A (ja) * 1990-11-20 1992-07-01 Nec Corp 半導体メモリ
US5490107A (en) * 1991-12-27 1996-02-06 Fujitsu Limited Nonvolatile semiconductor memory
JP3263977B2 (ja) * 1992-07-08 2002-03-11 松下電器産業株式会社 半導体装置
JP2982618B2 (ja) * 1994-06-28 1999-11-29 日本電気株式会社 メモリ選択回路
JP2697633B2 (ja) * 1994-09-30 1998-01-14 日本電気株式会社 同期型半導体記憶装置
JP2970434B2 (ja) * 1994-10-31 1999-11-02 日本電気株式会社 同期型半導体記憶装置およびセンス制御方法
JP3577119B2 (ja) * 1994-11-01 2004-10-13 株式会社ルネサステクノロジ 半導体記憶装置
JP3986578B2 (ja) * 1996-01-17 2007-10-03 三菱電機株式会社 同期型半導体記憶装置
JPH10154395A (ja) * 1996-11-25 1998-06-09 Hitachi Ltd 半導体集積回路、半導体記憶装置及びデータ処理システム
JPH10247387A (ja) * 1997-03-05 1998-09-14 Mitsubishi Electric Corp クロック同期型の半導体メモリ
JP3907785B2 (ja) * 1997-06-04 2007-04-18 富士通株式会社 半導体記憶装置
JP3087690B2 (ja) * 1997-06-18 2000-09-11 日本電気株式会社 半導体集積回路の論理合成方法及び論理合成用チップ
JPH11120769A (ja) * 1997-10-13 1999-04-30 Mitsubishi Electric Corp 同期型半導体記憶装置
KR100252054B1 (ko) * 1997-12-04 2000-04-15 윤종용 웨이브 파이프라이닝 제어구조를 가지는 동기식 반도체 메모리장치 및 데이터 출력방법
JP3334589B2 (ja) * 1998-01-13 2002-10-15 日本電気株式会社 信号遅延装置及び半導体記憶装置
JP5586081B2 (ja) * 2010-01-05 2014-09-10 株式会社ミマキエンジニアリング インクジェットプリンタ及び印刷方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01208791A (ja) * 1988-02-15 1989-08-22 Nec Corp 半導体記憶回路
JPH04184971A (ja) * 1990-11-20 1992-07-01 Canon Inc 光センサアレイの製造方法
JPH08147964A (ja) * 1994-11-22 1996-06-07 Nec Corp 半導体記憶装置
JPH11339484A (ja) * 1998-05-28 1999-12-10 Fujitsu Ltd メモリデバイス
JP2000268567A (ja) * 1999-03-11 2000-09-29 Samsung Electronics Co Ltd 半導体メモリ装置
JP2000285687A (ja) * 1999-03-26 2000-10-13 Nec Corp 半導体記憶装置及びその内部回路を活性化する信号のタイミング発生方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101823844B1 (ko) * 2013-01-07 2018-01-30 마이크론 테크놀로지, 인크. 전력 관리

Also Published As

Publication number Publication date
US6205084B1 (en) 2001-03-20
DE10061805A1 (de) 2001-07-05
JP4809397B2 (ja) 2011-11-09
JP2008226457A (ja) 2008-09-25
TW508579B (en) 2002-11-01
KR100682352B1 (ko) 2007-02-15
KR20010070233A (ko) 2001-07-25
JP4809398B2 (ja) 2011-11-09
JP5240343B2 (ja) 2013-07-17
JP2008226455A (ja) 2008-09-25
JP2008226458A (ja) 2008-09-25
DE10061805B4 (de) 2005-06-23
JP4326138B2 (ja) 2009-09-02
JP2001176277A (ja) 2001-06-29

Similar Documents

Publication Publication Date Title
JP5240343B2 (ja) フラッシュメモリ装置
JP2817679B2 (ja) 半導体メモリ
US6772312B2 (en) Semiconductor memory having asynchronous pipeline stages
KR100306966B1 (ko) 동기형버스트반도체메모리장치
US5586081A (en) Synchronous address latching for memory arrays
JP5580254B2 (ja) 半導体メモリ非同期式パイプライン
US20060198212A1 (en) Decoder for memory data bus
KR100514712B1 (ko) 파이프라인 메모리 명령을 처리하기 위한 방법 및 시스템
JP2006344367A (ja) 同期式半導体メモリ装置のカラム選択ライン制御回路及びその制御方法
EP0936619B1 (en) Signal delay device for use in semiconductor storage device for improved burst mode operation
JPH09128977A (ja) スタティック型ランダムアクセスメモリ
JP2004134069A (ja) 部分活性化構造を有してページモード動作が可能な半導体メモリ装置及びその動作方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20111007

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130220

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130305

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130318

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20160412

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees