KR100682352B1 - 버스트 모드 플래쉬 메모리 - Google Patents

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Abstract

클럭 발생 회로는 외부 출력 인에이블 신호에 응답하여 지연된 내부 클럭 신호를 발생시켜 플래쉬 메모리로부터 출력된 데이터의 신뢰성을 향상시킨다. 클럭 트리거 발생기 회로는 어드레스 신호를 디코딩함으로써, 내부 클럭 신호를 발생시켜 외부 클럭 신호에 대한 데이터 출력의 지연 대기 시간을 감소시킨다. 바이패스 신호가 제공되어 클럭 트리거 발생기 회로를 디스에이블시킨다. 출력 회로는 바이패스 데이터 경로를 제공하여 버스트 모드 플래쉬 메모리의 데이터를 출력하기 위한 지연 대기 시간을 추가적으로 감소시킨다. 디코더 카운터 선택 회로는 "룩 어헤드" 어드레스 디코딩 구성을 제공하여 데이터를 출력하는 데에 필요한 시간을 감소시킨다.

Description

버스트 모드 플래쉬 메모리{BURST MODE FLASH MEMORY}
도 1은 본 발명에 따른 버스트 모드 플래쉬 장치의 개략 블록도.
도 2a 및 도 2b는 도 1의 플래쉬 메모리 장치의 클럭 버퍼 및 버스트 서스펜드 회로의 개략도.
도 2c는 도 1, 도 2a, 도 2b의 클럭 버퍼에 사용되는 신호의 타이밍도.
도 3은 도 1의 플래쉬 메모리 장치의 핸드 쉐이크 모드 회로의 개략 회로도.
도 4는 도 1의 플래쉬 메모리 장치의 내부 클럭 발생기의 개략 회로도.
도 4a는 도 4의 내부 클럭 발생기에 사용되는 신호의 타이밍도.
도 5는 도 1의 플래쉬 메모리 장치의 여분의 내부 클럭 발생기의 개략 회로도.
도 5a는 도 5의 여분의 내부 클럭 발생기에 사용되는 신호의 타이밍도.
도 6은 도 1의 플래쉬 메모리 장치의 전력 다운 검출기의 개략 회로도.
도 6a는 도 6의 전력 다운 검출기에 사용되는 신호의 타이밍도.
도 7은 도 1의 플래쉬 메모리 장치의 출력 버퍼의 개략 회로도.
도 8은 도 1의 플래쉬 메모리 장치의 디코더 카운터 선택기의 개략 회로도.
도 8a는 도 8의 쉬프트 레지스터의 개략 회로도.
<도면의 주요 부분에 대한 부호의 설명>
3 : 클럭 버퍼
5 : 어드밴스 어드레스 버퍼
7 : 어드레스 버퍼
9 : 디코더
11 : 코어 셀 어레이
13 : 디코더 카운터 선택기
19 : 출력 버퍼
21 : 출력 인에이블 버퍼
131 : 전력 다운 검출기
141 : 어드레스 천이 발생기
본 발명은 반도체 저장 시스템 및 방법에 관한 것으로서, 보다 구체적으로는 버스트 모드 전송 데이터 저장 환경에서 데이터에 어드밴스하는 메모리 동작을 수행하는 방법 및 시스템, 특히 플래쉬 메모리 장치 등의 비휘발성 반도체 기억 장치에 관한 것이다.
일반적으로, 플래쉬 메모리 장치는 어드레스 시퀀서, 로우/컬럼 디코더, 감지 증폭기, 기록 증폭기 및 메모리 셀 어레이를 포함한다. 플래쉬 메모리 장치의 일실시예가 미국 특허 제5,490,107호에 개시되어 있으며, 상기 미국 특허의 개시 내용은 본원 명세서에 참고로 통합되어 있다. 이 메모리 셀 어레이는 로우 및 컬럼으로 배열된 복수의 메모리 셀을 구비한다. 각각의 메모리 셀은 단일 비트의 정보를 유지할 수 있다.
플래쉬 메모리 장치의 메모리 셀 어레이 내의 메모리 셀들은 일반적으로 메모리 셀 블록이라고 불리우는 서브 어레이로 그룹화된다. 각각의 메모리 셀 블록은 감지 증폭기 및 기록 증폭기에 연결된다. 기록 증폭기(W/A)는 일련의 기설정된 전압을 인가하여 선택된 메모리 셀에 정보를 저장하는 데에 사용된다. 이 동작을 프로그램 또는 기록 동작이라고 한다. 마찬가지로, 일련의 기설정된 전압이 선택된 메모리 셀에 인가되어 감지 증폭기(S/A)에 의하여 정보를 판별하고 재생하도록 한다. 이 동작을 판독 동작이라 한다.
일반적으로, 판독 동작 및 기록 동작은, 예컨대 프로세서와 같은 제어기에 의해 제공된 외부 신호에 응답하여 초기화된다. 마찬가지로, 플래쉬 메모리 장치에서 판독되거나 또는 메모리 장치에 기록된 정보는 일반적으로 프로세서로/로부터 전송된다. 대부분의 경우에서, 전송되는 정보의 양은 많다. 또한, 제어기에서 플래쉬 메모리 그리고 플래쉬 메모리에서 제어기로의 정보가 전송되는 속도는 계속적으로 증가되고 있다. 따라서, 성능 향상 요구는 프로세서, 플래쉬 메모리 장치 및 프로세서와 플래쉬 메모리 장치 간의 통신 인터페이스에 대해 계속해서 부여되고 있다.
예컨대, 프로세서, 플래쉬 메모리 및 다른 주변 장치는 통신 인터페이스, 예컨대 버스의 사용을 경쟁해야만 한다. 그러나, 버스는 주변 장치로 그리고 주변 장치로부터 정보를 전송하는 데에 제한된 대역폭을 갖는다. 따라서, 일반적으로 효율적인 버스 이용이 매우 바람직하다. 버스를 사용하여 버스의 대역폭을 효율적으로 증가시키는 하나의 방법이 버스트 모드 기술이다. 버스트 모드 기술은 메모리에 대한 개별적인 판독 요구 및 기록 요구를 집합체로 결합하며, 집합체는 다수의 개별적인 판독 요구 및 기록 요구로 형성된다. 버스트 모드 기술은 이들 집합체를 버스트 형태로 전송함으로써 개별적인 판독 요구의 집합체가 전송되고 이어서 개별적인 기록 요구의 집합체가 전송된다. 따라서, 판독 및 기록 요구의 그룹은 개별적으로 동작하는 대신 동일한 시간에 제공될 수 있으므로, 버스의 부하를 줄일 수 있으며, 버스의 대역폭을 효율적으로 증가시킬 수 있다.
또한, 고성능의 플래쉬 메모리 장치를 실현하기 위해 종종 판독 및 기록 동작의 속도가 증대된다. 판독 동작의 속도를 높이는 하나의 방법은 동기화이다. 판독 동작을 외부 클럭과 동기시킴으로써, 판독 동작의 속도는 향상된다.
그러나, 종종 프로세서는 소정 시각에 버스를 이용하기 위해 주변 장치들 중오직 하나만을 선택하거나 또는 인에이블 시킨다. 주변 장치의 선택은 사전 설정된 순서로 또는 랜덤하게 행해진다. 특정 상태에서, 플래쉬 메모리가 인에이블된 경우, 안정화하기 위해 판독 동작은 더 걸릴 수도 있다. 종종 시간 지연은 외부 클럭의 클럭 주기보다 더 길기 때문에, 외부 클럭에 대한 판독 동작의 동기화를 혼란시키게 된다. 결과적으로, 부정확한 데이터가 선택된 메모리 셀에서 판독될 수 있다. 따라서, 버스트 모드 기술 및 플래쉬 메모리 동작을 모두 사용하는 것은 문제의 소지가 있다.
또한, 일반적으로 버스트 모드 기법을 사용하는 것은 메모리 동작을 수행하는 데에 있어서 초기 지연 대기 시간을 필요로 한다. 몇몇 경우에 있어서, 낮은 클럭 주파수에서의 주변 기기의 동작 시의 혼란을 방지하기 위하여 초기 지연 대기 시간이 필요하다. 그러나, 예컨대 높은 클럭 주파수에서 동작하는 플래쉬 메모리 장치와 같은 주변 장치의 경우, 초기 지연 대기 시간은 바이패스되어 플래쉬 메모리 장치의 수행 속도를 향상시킬 수 있다. 따라서, 버스트 모드 기술 및 플래쉬 메모리 동작 모두를 함께 사용하여 이와 같은 단점을 극복하는 방법 및 시스템이 바람직하다. 더욱이, 버스트 모드 기술을 사용하여 플래쉬 메모리의 성능 속도를 증대하는 것이 바람직하다.
따라서, 본 발명은 버스트 모드 플래쉬 메모리 장치를 제공한다. 일실시예에서, 버스트 모드 플래시 메모리 장치는 외부 클럭과 동기를 맞추어 동작하며, 각 메모리 셀이 데이터를 저장하는 복수의 메모리 셀을 구비한 메모리 셀 어레이을 포함한다. 이 메모리 장치는 서브세트의 메모리 셀을 선택하며 외부 클럭과 동기하여 동작하는 내부 클럭을 발생시키는 입력 회로를 더 포함하며, 입력 회로는 기설정된 제어 신호를 수신하면 지연된 내부 클럭을 발생시킨다. 이 메모리 장치는 선택된 메모리 셀의 서브세트에 저장된 데이터를 인출하는 판독 회로 및 기설정된 그룹으로 인출된 데이터를 출력하여 내부 클럭과 동기시키는 출력 회로를 더 포함한다. 또 다른 일실시예에서, 버스트 모드 플래쉬 메모리 장치는 기설정된 제어 신호에 응답하는 신호를 수신하여 기설정된 제어 신호의 지연된 버젼인 내부 인에이블 신호를 발생시키는 지연 회로를 포함한다. 이 입력 신호는 외부 클럭 신호를 사용하여 내부 클럭 신호를 발생시키는 내부 클럭 발생기 회로를 더 포함하며, 내부 클럭 신호 중의 적어도 하나는 내부 클럭 신호가 제1 상태일 경우에만 발생한다.
또 다른 실시예에서, 플래쉬 메모리 장치는 메모리 셀 어레이 및 메모리 셀에 어드밴스하는 데에 사용하는 어드레스 정보를 처리하기 위한 어드레스 디코더를 구비하며, 메모리 셀 어레이의 어드밴스 신뢰도를 향상시키는 방법은 출력 인에이블 신호를 수신하는 단계 및 지연된 인에이블 신호를 형성하는 단계를 포함한다. 내부 클럭 신호를 인이이블시키는 데에 사용되는 지연된 출력 인에이블 신호를 내부 클럭 발생기에 제공하는 단계 및 내부 클럭 신호를 발생시켜 메모리 셀 어레이에 어드밴스하는 데에 사용하는 단계를 포함한다.
본 발명의 또 다른 실시예는 어드레스 신호 발생기에 의해 발생된 최하위 어드레스 신호를 비교하여 제어 신호를 형성하는 비교기를 포함하는 핸드 쉐이크 회로, 외부 클럭을 위상 천이시키는 쉬프트 회로 및 천이된 클럭 신호의 경로를 제어하는 게이트 회로를 포함하는 플래쉬 메모리 장치를 포함한다.
본 발명의 또 다른 실시예는 제1 데이터 경로 및 제2 데이터 경로를 갖는 출 력 버퍼를 구비한 플래쉬 메모리 장치를 포함한다. 제1 데이터 경로는 입력 신호를 수신하여 출력 신호를 출력하며, 복수의 래치들을 포함한다. 제2 데이터 경로는 일부분의 제1 데이터 경로 및 제1 데이터 경로에서 적어도 하나의 래치를 통과시키는 바이패스 부분을 포함하며, 이 제2 데이터 경로는 천이 및 어드레스 신호를 나타내는 신호의 의해 제어된 게이트에 의해 제어된다. 또 다른 실시예에서, 본 발명은 플래쉬 메모리 장치용 디코더 카운터 선택기를 포함한다. 디코더 카운터 선택기는 복수의 어드레스 신호의 비트 패턴을 찾아내는 비교기를 포함한다. 디코더 카운터 선택기는 복수의 쉬프트 레지스터를 순차적으로 더 포함하며, 각각의 쉬프트 레지스터는 인접한 쉬프트 레지스터에 의해 순차적으로 2개의 정합 신호를 더 수신하여 메모리 출력을 구동하기 위한 래치 버터를 선택하는 출력 신호를 출력한다.
본 발명의 부수적인 특징은 쉽게 이해될 수 있을 것이며, 동일 실시예는 이하의 도면과 관련하여 고찰되어진 다음의 상세한 설명을 참조함으로써 보다 쉽게 이해될 것이다.
Ⅰ. 개요
도 1은 본 발명에 따른 버스트 모드 플래쉬 장치의 일실시예의 개략 블록도이다. 이 버스트 모드 플래쉬 메모리 장치는 클럭 버퍼(3), 어드밴스 어드레스 버퍼(5) 및 어드레스 버퍼(7)를 포함한다. 본 발명은 판독 동작에 적합한 것이기 때문에, 명확하게 하기 위하여 기록 또는 프로그램 동작에 사용되는 일부분의 버스트 모드 메모리는 설명하지 않는다. 당업자라면 알 수 있는 바와 같이, 프로그램 동작은 다수의 논리 게이트 구조를 사용하여 수행될 수 있다. 각각의 버퍼 클럭 버퍼, 어드밴스 어드레스 버퍼 및 어드레스 버퍼는 외부 신호에 응답하여 동작한다. 일실시예에서 외부 신호는 프로세서에 의해 시스템 버스를 통해 공급된다. 본 실시예에서, 버스트 모드 메모리는 3개의 외부 신호, 즉, 외부 클럭/전력 다운 신호(3a), 어드밴스 어드레스 신호(5a) 및 어드레스 신호(A0-AN)(7a)를 수신한다. 2N+1 메모리 위치에 대응하는 이 어드레스 신호(AO-AN)는 특정 메모리 위치의 어드레스를 지정한다.
클럭 버퍼(3)는 외부 클럭 신호/전력 다운 신호(3a)를 수신하여 버퍼링된 클럭 신호(CLKB)(3b)를 발생시킨다. 버퍼링된 클럭 신호(3b)는 외부 클럭 신호(CLKESER)에 동기된다. 마찬가지로, 어드밴스 어드레스 버퍼(5)는 어드밴스 어드레스 신호를 수신하여 내부 어드밴스 어드레스 신호(5b)를 발생시킨다. 내부 어드밴스 어드레스 신호(5b)는 어드레스 신호(A0-AN)가 각각 순차적으로 증가하였음을 나타낸다. 어드레스 버퍼(7)는 내부 클럭 신호(3b), 내부 어드밴스 어드레스 신호(5b) 및 어드레스 신호(A0-AN)(7a)을 수신한다. 이 어드레스 버퍼(7)는 내부 어드레스 신호(A0-AN)(7b)를 버퍼링된 클럭 신호(3b)에 동기시켜 발생시킨다. 버퍼링된 클럭 신호(3b)의 각각의 상승 엣지에서 이 어드레스 버퍼는 내부 어드레스 신호(A0-AN)를 순차적으로 증가시킨다. 디코더(9)는 내부 어드레스 신호(A0-AN)를 수신한다. 마찬가지로, 어드레스 신호(A0-AN)의 처음 2개의 비트, 즉 어드레스 버퍼(7)에 의해 발생된 어드레스 신호(A0-A1)는 디코더 카운터 선택기(13)로 제공된다. 디코더(9)는 내부 어드레스 신호(A0-AN)에 기초하여 로우 및 컬럼 신호들을 발생시킨다. 로우 및 컬럼 신호들은 메모리 동작용, 즉 판독 동작용 코어 셀 어레이(11) 내의 특정 메모리 셀을 선택한다.
코어 셀 어레이(11)는 복수의 메모리 셀을 포함한다. 각각의 메모리 셀은 단일 비트의 정보, 예컨대 이진수(1 또는 0)를 저장할 능력이 있다. 메모리 셀은 메모리 셀의 서브세트로 그룹화되며, 통상적으로 메모리 셀 블록 또는 워드로 나타내어 진다. 각 메모리 셀 블록은 대응하는 감지 증폭기에 접속된다. 본 실시예에서, 4개의 감지 증폭기(15a-15d)가 코어 셀 어레이(11)에 접속된다. 동시에, 각 감지 증폭기는 대응하는 선택된 메모리 셀에 저장된 정보 또는 데이터를 "감지"한다. 일 실시예에서, 대응하는 선택된 메모리 셀은 판독 동작에 대하여 동시에 액세스되는 메모리 셀의 단일 메모리 워드 또는 열에 대응한다.
또한, 각 감지 증폭기(15a-15d)는 각각의 래치 버퍼(17a-17b)에 접속된다. 각각의 감지 증폭기는 메모리 셀로부터 각각의 래치 버퍼로 데이터를 동시에 전송한다. 각각의 래치 버퍼(17a-17d)는 각각의 감지 증폭기로부터 전송된 데이터를 일시적으로 저장한다. 디코더 카운터 선택기(13)는 래치 버퍼(17a-17d)에 접속된다. 디코더 카운터 선택기(13)는 각각의 래치 버퍼(17a-17d)를 순차적으로 "트리거" 또는 "인이이블"시켜 각각의 래치 버퍼로부터 출력 버퍼(19)로 데이터를 전송한다. 디코더 카운터 선택기는 이 어드레스 신호(A0-A1)에 기초하여 각각의 래치 버퍼를 순차적으로 인에이블시킨다. 래치 버퍼(17a)가 인에이블로 되는 경우, 내부 어드레스 신호(A0-AN)는 증가된다. 따라서, 감지 증폭기(15a-15d)는 새로이 선택된 메모리 셀의 데이터를 검출하기 시작한다.
출력 버퍼(19)는 출력 인에이블 버퍼(21)에 접속되어 있다. 출력 인에이블 버퍼(21)는 외부 출력 인에이블 신호(21a)를 수신한다. 일실시예에서, 프로세서는 외부 출력 인에이블 신호를 시스템 버스를 통해 공급하여 버스트 모드 플래쉬 메모리에 데이터를 출력하도록 통지한다. 출력 인에이블 버퍼(21)는 출력 인에이블 신호(21a)에 응답하여 내부 출력 인에이블 신호(21b)를 발생시킨다. 출력 버퍼(19)는 내부 출력 인에이블 신호(21b)에 기초하여 각각의 래치 버퍼(17a-17d)로부터 수신한 데이터를 출력한다.
내부 출력 인에이블 신호(21b)는 버스트 서스펜드(121)에 제공된다. 또한, 버스트 서스펜드(121)는 클럭 버퍼(3)에 의해 발생된 내부 클럭 신호(CLK_ATDB)를 공급받는다. 이 버스트 서스펜드(121)는 클럭 출력 인에이블 신호(COEB)를 클럭 버퍼(3)로 공급하여 버퍼링된 클럭 신호(CLKB)(3b)의 출력이 지연되거나 또는 지연되지 않도록 한다. 버퍼링된 클럭 신호의 타이밍을 조정함으로써, 이 버스트 서스펜드(121)도 출력 버퍼(19)로부터의 출력 타이밍을 조정할 수 있다.
어드레스 천이 검출 신호(ATD)는 어드레스 천이 발생기(141)에 의해 발생된다. 새로운 어드레스가 로딩되거나 증가되는 경우에는 언제나, 어드레스 천이 발생기가 어드레스 천이 검출 신호(ATD)를 출력한다. 어드레스 천이 검출 신호(ATD)는 전력 다운 검출기(131)에 제공된다. 외부 클럭 신호(CLKESDR)가 하기에 보다 상세하게 기술되는 핸드 쉐이크 모드 회로를 사용하기에는 너무 낮은 주파수를 갖는 경우, 전력 다운 검출기는 디스에이블 모드 신호(INF)를 출력한다.
핸드 쉐이크 모드 회로(111)에는 내부 클럭 신호(CLK_ATDB), 어드레스 신호(A0, A1), 어드밴스 어드레스 신호(/ADV)(5a) 및 디스에이블 모드 신호(INF)가 공급된다. 또한, 이 핸드 쉐이크 모드 회로(111)는 버퍼링된 클럭 신호의 타이밍을 조절함으로써, 출력 버퍼(19)로부터의 출력을 조정할 수 있다. 디스에이블 모드 신호(INF)가 활성 상태가 아닌 경우, 이 핸드 쉐이크 모드 회로(111)는 버퍼링된 클럭 신호(CLKB)의 타이밍을 조정하여 트리거 신호(TRG)를 클럭 버퍼(3)로 제공한다. 버퍼링된 클럭 신호(CLKB)의 타이밍을 조정함으로써, 초기 어드레스는 빠르게 로딩되므로, 출력 버퍼(19)로부터의 출력도 빨라진다.
따라서, 판독 동작 동안, 검출된 또는 감지된 데이터는 대응하는 래치 버처(17a-17b)에 응답하여, 내부 클럭 신호(3b)에 동기되어 저장된다. 이와 같이, 감지된 데이터는 외부 클럭 신호(CLKESDR)에 동기되어 전송된다. 동기식 전송은 판독 동작의 속도를 최대화할 수 있다. 그러나, 각각의 판독 동작은 클럭 버퍼(3)에 의해 발생된 버퍼링된 클럭 신호에 의존한다.
Ⅱ. 클럭 버퍼 및 버스트 서스펜드
도 2a 및 도 2b는 본 발명에 따라 도 1에 도시된 플래쉬 메모리 장치의 클럭 버퍼 및 버스트 서스펜드의 일실시예의 개략도이다. 내부 출력 인에이블 신호(/OE)(216)(도 1)가 입력으로서 버스트 서스펜드(121)에 제공된다. 버스트 서스펜드의 입력은 제1 인버터(31a)의 입력 및 제1 트랜지스터(33) 및 제2 트랜지스터(35)의 게이트에 연결된다. 제1 트랜지스터(33) 및 제2 트랜지스터(35)의 소스는 접지된다. 내부 출력 인에이블 신호(/OE)가 하이일 경우, 제1 및 제2 트랜지스터는 턴온되어 접지로의 경로를 형성한다.
제1 인버터(31a)의 출력은 한 쌍의 제1 클럭 트랜지스터(37a, 37b)의 드레인에 연결된다. 한 쌍의 제1 클럭 트랜지스터는 한 쪽은 p채널(37a)이며 다른 한 쪽은 n채널(37b)인 트랜지스터에 드레인 및 소스가 공통 접속되어 있다. p채널 트랜지스터의 게이트는 인버스 내부 클럭 신호(CLK_ATDB)를 제공받으며, n채널 트랜지스터는 내부 클럭 신호(CLK_ATDB)(도 1)과 연결된다. 따라서, 내부 클럭 신호의 상승 엣지 그리고, 인버팅된 내부 클럭 신호의 하강 엣지에서, 한 쌍의 제1 클럭 트랜지스터가 턴온된다. 결과적으로, 인버팅된 내부 출력 인에이블 신호는 한 쌍의 제1 클럭 트랜지스터(37a, 37b)를 통하여 전송된다. 한 쌍의 제1 클럭 트랜지스터에 공통 접속된 소스는 제1 래치(39a)의 입력 및 제1 트랜지스터(33)의 드레인에 접속된다. 제1 래치(39a)는 예컨대, 제1 인버터의 입력은 제2 인버터의 출력에 연결되며, 제2 인버터의 입력은 제1 인버터에 연결된, 즉 함께 접속된 한 쌍의 인버터에 의해서 형성된다. 내부 출력 인에이블 신호(/OE)(21b)가 하이인 경우, 로우가 제1 래치(39a)의 입력에 인가된다. 제1 래치는 내부 출력 인에이블 신호를 다시 인버팅시켜 출력한다.
제1 래치의 출력은 한 쌍의 제2 클럭 트랜지스터(37c, 37d)에 접속된다. 한 쌍의 제2 클럭 트랜지스터는 한 쪽은 p채널(37c)이며 다른 한 쪽은 n채널(37d)인 트랜지스터에 드레인 및 소스가 공통 접속되어 있다. p채널 트랜지스터의 게이트는 내부 클럭 신호(CLK_ATDB)에 접속되며, n채널 트랜지스터는 인버팅된 내부 클럭 신호에 연결된다. 내부 클럭 신호의 하강 엣지 그리고 이어서 인버팅된 내부 클럭 신호의 상승 엣지에서, 한 쌍의 제2 클럭 트랜지스터가 턴온된다. 결과적으로, 내부 출력 인에이블 신호(/OE)는 한 쌍의 제1 클럭 트랜지스터(37c, 37d)를 통하여 전송된다. 한 쌍의 제2 클럭 트랜지스터에 공통 접속된 소스는 제2 래치(39b)의 입력 및 제1 p채널 트랜지스터(41)의 소스에 접속된다. 제1 p채널 트랜지스터의 드레인은 VCC의 기준 전압에 접속된다. p채널 트랜지스터(41)의 게이트는 인버팅된 내부 출력 인에이블 신호에 접속된다. 따라서, 내부 출력 인에이블 신호가 하이인 경우, 제1 p채널 트랜지스터(41)는 턴온되어 기준 전압으로의 경로가 설정된다. 이 때, 하이가 제2 래치(39b)의 입력에 인가된다. 다음에 제2 래치는 내부 출력 인에이블 신호를 출력으로서 인버팅시킨다.
계속하여 유사한 방법으로 내부 출력 인에이블 신호(/OE)가 한 쌍의 제3 클럭 트랜지스터(37e, 37f) 및 제3 래치(39c)를 통과하여 재인버팅되고, 다시 한 쌍의 제4 클럭 트랜지스터(37g, 37h) 및 제4 래치(39d)를 통과하여 다시 한 번 인버팅된다. 이 인버팅된 내부 출력 인에이블 신호는 제2 인버터(31b)에 입력으로서 제공된다. 제2 인버터는 출력 인에이블 신호를 다시 인버팅하여 버퍼링된 출력 인에이블 신호(COEB)를 출력한다. 일실시예에서, 버퍼링된 출력 인에이블 신호(COEB)는 시스템 제어 신호로서 사용된다. 따라서, 하이가 되는 출력 인에이블 신호(COEB)는 버스트 모드 플래쉬 메모리 장치로부터의 데이터가 대기 상태이거나 또는 유효함을 의미하며 이를 통지한다. 본 실시예에서, 버퍼링된 출력 인에이블 신호(COEB)는 도 2b의 클럭 버퍼 회로에 입력으로서 제공된다. 또한, 클럭 버퍼 회로에는 다른 입력 이 공급된다.
ⅡA. 클럭 버퍼
도 2b는 본 발명에 따라 도 1에 도시된 버스트 모드 플래쉬 메모리의 클럭 버퍼(3)의 일실시예를 개략적으로 도시한 도면이다. 외부 클럭 신호(CLKESDR), 외부 전력 다운 신호(PDAD) 및 정지 클럭 신호(STCLK)가 입력으로서 클럭 버퍼에 제공된다. 이 클럭 버퍼는 버퍼 클럭 신호(CLKB) 및 내부 클럭 신호(CLK_ATDB)를 출력한다. 내부 클럭 신호(CLK_ATDB)는 내부 전력 다운 신호(PDAD) 및 외부 클럭 신호(CLKESDR)에 좌우된다. 외부 전력 다운 신호(PDAD)는 제1 NOR 게이트(131a)의 입력에 접속된다. 외부 클럭 신호(CLKESDR)는 제1 NOR 게이트의 또 다른 입력 및 제1 NAND 게이트(133a)의 입력에 접속된다. 제1 NAND 게이트(133a)의 또 다른 입력은 제1 인버터(135a)의 출력에 접속된다. 제1 인버터(135a)의 입력으로는 외부 전력 다운 신호(PDAD)가 제공된다. 따라서, 인버팅된 외부 전력 다운 신호가 제1 NAND 게이트(133a)에 제공된다.
제1 NOR 게이트(131a)의 출력은 제2 인버터(135b)의 입력에 접속된다. 제2 인버터의 출력은 제3 인버터(135c)의 입력에 접속된다. 제3 인버터의 출력은 내부 클럭 신호(CLK_ATDB)의 출력을 제공한다. 따라서, 외부 전력 다운 신호(PDAD) 및 외부 클럭 신호(CLK_ATDB)가 모두 로우인 경우, 내부 클럭 신호(CLK_ATB)는 하이가 된다. 그러나, 외부 전력 다운 신호(PDAD) 및 외부 클럭 신호(CLK_ATDB)가 서로 다 른 경우, 즉 둘 중의 하나의 신호가 하이면 다른 하나의 신호는 로우이거나, 또는 두 신호 모두 하이인 경우, 내부 클럭 신호(CLK_ATB)는 로우가 된다. 바꾸어 말하면, 외부 전력 다운 신호(PDAD)가 로우인 경우면, 내부 클럭 신호(CLK_ATB)가 외부 클럭 신호(CLKESDR)를 모방한다. 그러나, 외부 전력 다운 신호(PDAD)가 로우인 경우면, 내부 클럭 신호(CLK_ATB)는 로우로 된다.
제1 NAND 게이트(133a)의 출력은 제4 인버터(135d)의 입력에 접속된다. 제4 인버터(135d)의 출력은 제1 p채널 트랜지스터(141a)의 게이트에 접속된다. 제1 NAND 게이트의 출력은 제1 n채널 트랜지스터(143a)의 게이트에도 접속된다. 제1 n채널 트랜지스터의 드레인은 제1 p채널 트랜지스터의 소스에 접속된다. 제1 p채널 트랜지스터의 드레인은 제2 p채널 트랜지스터(141b)의 소스에 접속된다. 제2 p채널 트랜지스터의 드레인은 기준 전압(VCC)에 접속된다. 제1 n채널 트랜지스터의 소스는 제2 n채널 트랜지스터(143b)에 접속된다. 제2 n채널 트랜지스터(143b)의 소스는 접지된다. 제2 p채널 트랜지스터 및 제2 n채널 트랜지스터의 게이트는 제2 NOR 게이트(131b)의 출력에 공통 접속된다. 제2 NOR 게이트로 입력되는 제1 입력은 정지 클럭 신호(STCLK)이며, 제2 NOR 게이트로 입력되는 제2 입력은 클럭 인에이블 회로(도 2a)에서 생성된 클럭 출력 인에이블 신호(COEB)이다.
제1 NAND 게이트(133a)의 출력은 제1 OR 게이트(139)의 제1 입력에 접속된다. 제1 OR 게이트(139)의 출력은 제2 NAND 게이트(133b)의 제2 입력에 공급된다. 제2 NAND 게이트(133b)의 제1 입력은 기준 전압(VCC)에 접속된다. 따라서, 제2 NAND 게이트(133b)로 입력되는 제1 입력은 항상 하이 상태이다. 결과적으로 제2 NAND 게이트(133b)의 출력은 제2 NAND 게이트(133b)의 제2 입력의 상태를 인버팅하여 미러링한다. 예컨대, 제1 OR 게이트(139)의 출력, 즉 제2 NAND 게이트(133b)의 제2 입력이 로우인 경우, 제2 NAND 게이트의 출력은 하이가 된다. 유사하게, 제1 OR 게이트(139)의 출력이 하이가 되는 경우, 제2 NAND 게이트의 출력은 로우가 된다. 제2 NAND 게이트(133b)의 출력이 제5 인버터(135e)의 입력에 접속된다. 제5 인버터(135e)의 출력은 버퍼링된 클럭 신호(CLKB)로 출력을 제공한다.
제1 OR 게이트(139)의 제2 입력은 제1 루프 인버터의 출력 및 제2 루프 인버터의 입력이 만나는 교차점에 접속된다. 제2 루프 인버터의 출력은 제1 루프 인버터의 입력에 접속된다. 제1 p채널 트랜지스터의 소스 제1 n채널 트랜지스터의 드레인 모두는 제1 루프 인버터(137a)의 출력 및 제2 루프 인버터(137b)의 입력에 접속된다.
정지 클럭 신호(STCLK)가 하이인 경우, 제2 NOR 게이트의 출력은 로우가 된다. 제2 NOR 게이트의 출력이 로우가 됨에 따라 제2 p채널 트랜지스터는 턴온되고, 제2 n채널 트랜지스터는 턴오프된다. 따라서, 기준 전압이 제2 p채널 트랜지스터를 통하여 전송되어 제2 n채널 트랜지스터가 개방 회로를 생성하도록 한다. 내부 클럭 신호(ICLK)의 하강 엣지에서, 제1 p채널 트랜지스터는 턴온되므로, 기준 전압은 제1 p채널 트랜지스터를 통과한다. 따라서, 기준 전압은 제1 루프 인버터(137a)의 출력 및 제2 루프 인버터(137b)의 입력이 만나는 교차점으로 전송된다. 따라서, 제1 OR 게이트로 입력되는 제1 입력에도 불구하고, 제1 OR 게이트로 입력되는 제2 입력이 하이, 즉 기준 전위가 공급되어 제1 OR 게이트의 출력도 하이가 된다. 제2 NAND 게이트(133b)는 로우를 출력하게 되고, 제5 인버터(135e)는 하이를 출력하게 된다. 따라서, 정지 클럭 신호(STCLK)가 하이인 경우, 버퍼링된 클럭 신호(CLKB)도 하이가 된다.
정지 클럭 신호(CLKB)가 로우인 경우, 제2 NOR 게이트(131b)의 출력은 클럭 출력 인에이블 신호(COEB)의 인버스 신호이다. 클럭 출력 인에이블 신호(COEB)가 로우인 경우, 제2 n채널 트랜지스터(143b)는 턴온되고, 제2 p채널 트랜지스터(141b)는 턴오프된다. 인버팅된 내부 클럭 신호(ICLKB)의 상승 엣지에서, 제1 OR 게이트(139)의 제2 입력은 로우이다. 따라서, 제1 OR 게이트의 제1 입력은 제1 OR 게이트의 출력을 제어한다. 즉, OR 게이트의 제1 입력이 하이인 경우, OR 게이트의 출력은 마찬가지로 하이이며, OR 게이트의 제1 입력이 로우인 경우, 제1 OR 게이트의 출력도 로우이다. 제1 OR 게이트(139)로 입력되는 제1 입력이 인버팅된 내부 클럭 신호(ICLKB)에 접속되어 있기 때문에, 제1 OR 게이트의 출력은 인버팅된 내부 클럭 신호(ICLKB)를 미러링한다. 제2 NAND 게이트(133b)는 인버팅된 내부 클럭 신호(ICLKB)를 인버팅하고, 제5 인버터(135e)는 인버팅된 내부 클럭 신호(ICLKB)를 다시 인버팅시킨다. 따라서, 정지 클럭 신호(STCLK)가 로우이고, 클럭 출력 인에이블 신호가 로우인 경우면, 버퍼링된 클럭 신호(CLKB)는 인버스 내부 클럭 신호(ICLKB)를 모방한다.
클럭 출력 인에이블 신호(COEB)가 하이이며, 정지 클럭 신호(STCLK)가 로우인 경우, 제2 n채널 트랜지스터(143b)는 턴오프되고, 제2 p채널 트랜지스터(141b)는 턴온된다. 내부 클럭 신호(ICLK)의 하강 엣지에서, 제1 OR 게이트(139)의 제2 입력은 하이가 된다. 따라서, 제1 OR 게이트(139)의 제2 입력이 하이가 됨에 따라, 제1 OR 게이트의 출력은 하이가 된다. 제2 NAND 게이트(133b)는 로우를 출력하고, 제5 인버터(135e)는 하이를 출력한다. 따라서, 정지 클럭 신호(STCLK)가 하이이고, 클럭 출력 인에이블 신호가 하이인 경우면, 버퍼링된 클럭 신호(CLKB)도 하이가 된다.
도 2c는 도 1, 도 2a, 도 2b를 참조하여 전술한 클럭 버퍼의 동작을 설명하기 위하여 신호들 간에 관계를 나타내는 타이밍도를 도시한한 도면이다. 외부 클럭 파형(EXKCLKW)(201)은 0V에서 기준 전압(VCC)까지의 범위의 진폭을 갖는 주기 신호이다. 내부 클럭 파형(INTCLK)(203)은 시간 경과에 따라 버퍼링된 클럭 발생기로부터 출력되는 인버팅된 버퍼링 클럭 신호(CLKB)를 나타낸다. 시간 경과에 따라 버스트 서스펜드(121)(도 2a)로 공급된 내부 출력 인에이블 신호(/OE)(216)가 출력 인에이블 파형(/OEW)(205)에 의해 나타내어 진다. 출력 인에이블 신호가 로우, 즉 OV인 동안에, 클럭 버퍼 및 버스트 서스펜드는 온된다.
이를 바꿔 말하면, 출력 인에이블 파형(/OEW)(205)이 로우인 경우, 버퍼링된 출력 인에이블 신호(COEB)(도 1)는 로우가 된다. 버퍼링된 출력 인에이블 신호(COEB)가 로우가 됨에 따라, 도 2를 참조하여 전술한 바와 같이 인버팅되어 버퍼링된 클럭 신호(CLKB)는 외부 클럭 신호(CLKESDR)를 모방한다. 따라서, 내부 클럭 파형(INKCLKW)(203)이 외부 클럭 파형(EXTCLKW)(201)을 미러링한다. 도 1을 참조하여 전술한 바와 같이, 인버팅되어 버퍼링된 클럭 신호(CLKB)는 어드레스 버퍼(7)에 제공된다. 인버팅되어 버퍼링된 클럭 신호(CLKB)의 상승 엣지에 동기된 어드레스 버퍼는 어드레스 신호(A0-AN)를 디코더(9) 및 데이터 카운더(13)로 제공한다. 디코더(9)는 코어 셀 어레이(11)로부터 메모리 셀을 선택하여 감지 증폭기(15a-15d)가 선택된 메모리 셀들로부터 데이터를 인출한다. 데이터 카운터(13)는 데이터를 일시적으로 저장하도록 래치 버퍼(17a-17d)를 선택하여 이 데이터가 출력 버퍼(19)로 출력되도록 한다. 출력 파형(OUT)(207)은 출력 버퍼(19)로부터 출력된 데이터를 나타낸다. 따라서, 내부 출력 인에이블 신호(/OE)가 로우인 경우, 데이터는 출력 버퍼(19)로부터 출력된다.
출력 인에이블 파형(/OEW)(205)이 나타내는 바와 같이, 출력 인에이블 신호(/OE1)가 하이가 되는 경우, 내부 클럭 파형(203)은 내부 클럭 파형(201)을 모방하지 않게 된다. 도 2a를 참조하여 이전에 설명한 바와 같이, 내부 출력 인에이블 신호(/OE)가 하이가 되는 경우, 버퍼링된 출력 인에이블 신호(COEB)는 하이로 된다. 버퍼링된 출력 인에이블 신호(COEB)가 하이로 됨에 따라, 도 2b를 참조하여 설명한 바와 같이, 외부 클럭 신호(CLKESDR)의 상태에 상관 없이 인버팅되어 버퍼링된 클럭 신호(CLKB)는 로우가 된다. 따라서, 어드레스 버퍼(7)에 제공되는 인버팅되어 버퍼링된 클럭 신호(CLKB)는 로우가 되어 어드레스 신호(A0-AN)가 나머지 플래쉬 메모리에 제공되지 않게 된다. 이후의 출력 인에이블 파형(/OEW)(205)이 도시되는 바와 같이, 내부 출력 인에이블 신호(/OE)가 다시 로우가 되면, 내부 클럭 파형(203)은 다시 외부 클럭 파형(201)을 모방하기 시작한다. 도 2a를 참조하여 전술한 바와 같이, 내부 출력 인에이블 신호(/OE)가 하이가 되면, 버퍼링된 출력 인에이블 신호(COEB)는 하이가 된다. 그러나, 출력 인에이블 신호(/OE)가 버스트 서스펜드(도 2a)를 통하여 전송되기 위해서는 2개의 클럭 주기(K0, K1)가 필요하다. 따라서, 외부 클럭 파형(EXTCLK)(201) 및 출력 인에이블 파형(/OEW)(205)이 도시된 바와 같이, 내부 클럭 파형(INTCLKW)은 2번의 클럭 주기(K0, K1) 이후에 외부 클럭 파형을 모방한다. 다시 도 1을 참조하여 보면, 버퍼링된 클럭 신호(CLKB)가 2번의 클럭 주기 동안 지연됨으로써, 래치 버퍼(17a-17d)의 어느 한 쪽 내에 있는 임시 데이터(Dn)가 추가적인 시간을 안정화시킨다. 이 임시 데이터(Dn)는 내부 출력 인에이블 신호(/OE)가 하이가 되기 바로 전의 이전의 클럭 주기(Cn)와 관련이 있다. 이 지연 시간은 이 데이터가 준비가 되어 있거나 또는 유효하게 되어 확실하게 출력 버퍼(19)를 통하여 출력되도록 한다.
Ⅲ. 핸드 쉐이크 모드에 따른 초기 지연 대기
도 3은 본 발명에 따른 버스트 모드 플래쉬 메모리의 핸드 쉐이크 모드의 일실시예를 도식적으로 도시한 도면이다. 카운터 회로(49)는 초기 어드레스 비트(A0, A1)에 기초하여 내부 클럭 신호(CLK_ATDB)(도 1)의 클럭 주기의 수를 카운트한다. 디코더 회로는 트리거 신호(TRG1)를 발생시켜 도 4에 도시된 내부 클럭 발생기로 공급한다.
이 핸드 쉐이크 모드 회로(111)는 어드레스 버퍼(3)로부터 어드레스 정보를 제공받으며, AND 게이트들 및 인버터들을 포함하는 일련의 논리 게이트들을 포함한다. 어드레스 정보, 특히 어드레스 비트(A0)는 제2 AND 게이트(41b) 및 제4 AND 게 이트(41d)에 접속된다. 또한, 어드레스 비트(A0)는 제1 인버터(43a)에 접속된다. 제1 인버터의 출력은 제1 AND 게이트(41a) 및 제3 AND 게이트(41c)에 접속된다. 이와 같이, 어드레스 비트(A1)는 제1 AND 게이트(41a) 및 제4 AND 게이트(41d)에 접속된다. 또한, 어드레스 비트(A1)는 제2 인버터(43b)에 접속된다. 제2 인버터의 출력은 제1 AND 게이트(41a) 및 제2 AND 게이트(41b)에 접속된다.
제1, 제2, 제3 및 제4 AND 게이트(41a-41d)들의 출력들 각각은 제1, 제2, 제3 및 제4 전송 트랜지스터(45a-45d)에 접속된다. 전송 트랜지스터(45a-45d) 각각은 게이트, 소스 및 드레인을 갖는다. 활성 하이가 트랜지스터의 게이트에 제공되는 경우, 전송 트랜지스터는 턴온된다. 다른 말로 하자면, 전송 트랜지스터의 소스에 제공된 입력 또는 신호는 이 전송 트랜지스터의 드레인으로 전송됨을 말한다. 그러나, 활성 로우가 트랜지스터의 게이트에 제공되는 경우, 전송 트랜지스터는 턴오프되어 전송 트랜지스터의 소스로부터 드레인으로 어떠한 신호도 제공되지 않게 된다. 따라서, 이 어드레스 비트(A0, A1)의 상태 또는 논리 상태는 전송 트랜지스터(45a-45d)가 턴온되었는지 또는 전송 트랜지스터가 턴오프되었는지를 결정하거나 제어하게 된다. 표 1은 전송 트랜지스터(45a-45d)로 전송되는 어드레스 비트(A0, A1)들 간의 관계를 요약한 것이다. 표 1이 나타내는 바와 같이, 4개의 전송 트랜지스터(45a-45d)들 중 어느 하나만의 전송 트랜지스터가 한 때 온되며, 반면에, 나머지 3개의 전송 트랜지스터가 오프된다.
A0 A1 45a 45b 45c 45d
0 0 온 오프 오프 오프
1 0 오프 온 오프 오프
0 1 오프 오프 온 오프
1 1 오프 오프 오프 온
제1, 제2, 제3 및 제4 전송 트랜지스터의 드레인은 제5 전송 트랜지스터(45e)의 게이트에 공통 접속된다. 제5 전송 트랜지스터(45e)의 드레인은 제6 전송 트랜지스터(45f)의 드레인에 접속된다. 제6 전송 트랜지스터의 드레인은 공통 혹은 접지에 연결된다. 제6 전송 트랜지스터의 게이트는 내부 클럭 신호(CLK-ATDB)(도 1)에 접속된다. 따라서, 제6 전송 트랜지스터는 내부 클럭 신호(CLK-ATDB)에 동기되어 턴온 및 턴오프된다. 예컨대, 내부 클럭 신호가 하이가 되면 이 트랜지스터는 턴온되고, 내부 클럭 신호가 로우가 되면 이 트랜지스터는 턴오프된다.
제5 전송 트랜지스터(45e)의 드레인이 제1 래치 인버터(47a) 및 제2 래치 인버터(47b)를 포함하는 래치(47)에 접속된다. 이 2개의 래치(47a, 47b)는 입력 및 출력을 갖는다. 제1 래치 인버터의 입력은 제2 래치 인버터의 출력에 접속된다. 유사하게, 제2 래치 인버터의 입력은 제1 래치 인버터의 출력에 접속된다. 따라서, 제1 래치 인버터로 입력되는 입력 및 제2 래치 인버터의 출력은 제5 전송 트랜지스터(45e)의 드레인에 접속된다. 따라서, 제1 래치 인버터로 입력되는 입력 및 제2 래치 인버터의 출력은 트리거 신호(TRG1)를 공급하게 된다. 또한, 제1 래치 인버터의 입력은 제7 전송 트랜지스터(45g)의 드레인에 접속된다. 제7 전송 트랜지스터의 소스는 공통 또는 접지된다. 제7 전송 트랜지스터의 게이트는 제3 인버터(43c)의 출력에 접속되며, 제3 인버터의 입력은 어드레스 어드밴스 신호(/ADV)신호에 접속된다. 따라서, 어드레스 어드밴스 신호(/ADV)가 하이가 되는 경우, 제7 전송 트랜지스터는 턴오프된다.
제7 전송 트랜지스터가 턴온되는 경우, 접지로의 경로가 트리거 신호(TRG1)에게 제공된다. 따라서, 트리거 신호(TRG1)는 접지로 흐르게 된다, 즉, 로우 신호가 된다. 반대로, 제7 전송 트랜지스터(45g)가 턴온되는 경우, 접지로의 경로는 트리거 신호(TRG1)에 제공되지 않는다. 따라서, 이 트리거 신호(TRG1)는 전납 레벨 또는 제1 래치 인버터(47a)의 출력 상태 또는 전압 레벨로 "플로팅"되게 된다.
제1 전송 트랜지스터(45a)의 드레인은 클럭 카운터 회로(49)의 출력에 접속된다. 제2 전송 트랜지스터(45b)의 드레인은 제1 쉬프트 레지시터(51a)의 출력에 접속된다. 제3 전송 트랜지스터(45c)의 드레인은 제2 쉬프트 레지시터(51b)의 출력에 접속된다. 제4 전송 트랜지스터(45d)의 소스는 제3 쉬프트 레지시터(51c)의 출력에 접속된다. 내부 클럭 신호(CLK-ATDB)는 각각의 쉬프트 레지스터(51a-51c) 및 클럭 카운터 회로(49)로 입력으로서 제공된다. 어드레스 어드밴스 신호(/ADV)는 클럭 카운터 회로(49)로 입력으로서 제공된다. 이 어드레스 어드밴스 신호(/ADV)는 클럭 카운터 회로(49)를 재가동시키는 리셋으로서 동작한다.
이 클럭 카운터 회로(49)는 "클럭"의 수 또는 내부 클럭 신호(CLK_ATDB)에 의해 발생된 클럭 주기를 카운트한다. 즉, 일실시예에서 어드레스 어드밴스 신호(/ADV)가 하이가 되면, 클럭 카운터 회로(49)는 카운터를 초기화하여 내부 클럭 신호에 의해 발생된 클럭 주기의 수를 추적한다. 내부 클럭 신호의 각 상승 엣지에서 클럭 카운서 회로(49) 내의 카운터는 카운터 수를 증가시켜 클럭 카운터 회로(49)로부터 활성 로우가 추력되도록 한다. 카운터가 3까지 카운트한 경우, 즉 클럭 신호(CLK1)에 의해 발생되 3번의 주기가 추적된 경우, 이 카운터는 클럭 카운터 회로가 활성 하이 출력을 생산해 내도록 한다. 따라서, 클럭 신호(CLK1)로부터의 제3 "클럭"의 상승 엣지에서, 제1 전송 트랜지스터(45a)의 소스도 활성 하이로 천이한다.
전술한 바와 같이, 표 1을 참조하여 보면, 초기 어드레스는 래치 버퍼(17a)로 전송되어(즉, A0="0", A1="1") 제1 전송 트랜지스터(45a)의 게이트가 하이, 즉 턴온 될 것이다. 제1 전송 프랜지스터(45a)의 소스도 하이이기 때문에, 제5 전송 트랜지스터(45e)의 게이트도 활성 하이로 천이되어 제5 전송 트랜지스터가 턴온되도록 한다. 내부 클럭 신호로부터 다음 "클럭"이 발생되는 경우, 제6 전송 트랜지스터(45f)가 턴온된다. 제1 래치 인버터(47a)의 입력으로부터 제5 전송 트랜지스터 및 제6 전송 트랜지스터(45e, 45f)를 통과하여 접지로의 경로가 설정된다. 따라서, 제1 래치 인버터(47a)로의 입력이 접지 또는 로우로 유도된다. 제1 래치 인버터는 인버터의 입력을 인버팅시켜 트리거 신호(TRG1) 상에 활성 신호를 생성시킨다. 일실시예에서, 내부 클럭 신호 발생기는 클럭 버퍼(3)를 대체한다. 일실시예에서, 내부 클럭 발생기는 클럭 버퍼(3)를 추가로 포함한다.
ⅢA. 내부 클럭 발생기
도 4는 본 발명에 따른 내부 클럭 신호 발생기의 일실시예의 개략도이다. 이 트리거 신호(TRG1)는 내부 클럭 발생기의 제1 입력에 접속된다. 외부 클럭 신호(CLKESDR)는 내부 클럭 발생기의 제2 입력에 접속된다. 제1 입력은 제1 입력 인터버(61)에 접속된다. 제2 입력은 제2 입력 인버터(63) 및 제1 NAND 게이트(65)에 접속된다. 제2 입력 인버터(63)의 출력은 이들 모두 제1 래치 인버터(67a)의 입력에 접속된 제1 입력 인버터(61) 및 제2 래치 인버터(67b)의 입력에 공통으로 접속된다. 제1 래치 인버터의 출력 및 제2 래치 인버터의 입력은 제1 NAND 게이트(65)에 접속된다. 제1 NAND 게이트의 출력은 제3 인버터(69)의 입력에 접속된다. 제3 인버터의 출력은 버퍼링된 클럭 신호(CLKB)를 출력한다. 따라서, 이 2개의 외부 클럭 신호(CLKESDR) 및 트리커 신호(TRG1)가 하이인 경우, 버퍼링된 클럭 신호(CLKB)만이 하이로 천이한다. 외부 클럭 신호(CLKESDR) 및 트리거 신호(TRG1) 중 어느 하나 또는 둘 모두 로우인 경우, 버퍼링된 클럭 신호(CLKB)도 로우가 된다.
따라서, 내부 클럭 발생기는 외부 클럭 신호 및 트리거 신호를 사용하여 버퍼링된 클럭 신호를 발생시킨다. 버퍼링된 클럭 신호는 외부 클럭 신호와 동기된다. 도 1을 참조하여 설명한 바와 같이, 버퍼링된 클럭 신호는 어드레스 버퍼에 제공된다. 이 어드레스 버퍼는 특정 메모리 셀을 선택하기 위하여 디코더로 제공하기 위한 어드레스 정보를 발생시켜 감지 증폭기가 선택된 메모리 셀로부터 데이터를 읽어오도록 한다.
도 4a는 도 4를 참조하여 전술한 내부 클럭 신호 발생기의 동작을 기술하는 데에 사용되는 신호들 간의 관계를 나타내는 타이밍도를 도시한 도면이다. 외부 클럭 파형(EXTCLKW)(301)은 시간 경과에 따른 내부 클럭 발생기(도 4)로 공급된 외부 클럭 신호(CLKESDR)를 나타낸다. 어드레스 어드밴스 파형(/ADVW)(303)은 시간 경과에 따라 클럭 카운터(49)(도 3)로 공급되는 어드레스 어드밴스 신호(/ADV)를 나타낸다. 로우가 되는 어드레스 어드밴스 파형(/ADV)은 클럭 카운터를 리셋시키는 어드레스 어드밴스 신호(/ADV)를 나타낸다. 도 1 및 도4a를 참조하여 보면, 이 어드레스 파형(305)은 어드레스 버퍼(7)로 제공되는 어드레스 신호(A0-AN)를 나타낸다. 전술한 일실시예에서, 초기 어드레스 신호(A0-AN)은 포인트를 어드레스(A2)로 제공한다. 도 3을 참조하여 설명한 바와 같이, 제3 AND 게이트(41c)는 하이를 출력하여 제3 트랜지스터(45c)를 턴온시킨다.
도 3, 도 4 및 도 4a를 참조하여 보면, 클럭 주기(C1-C3)는 하이가 제5 트랜지스터(45e)의 게이트에 공급되기 전에 지나가 버린다. 클럭 주기(C4)의 상승 엣지에서, 제6 트랜지스터(45f)는 트리거 신호(TRG1)가 하이가 되도록 한다. 트리거 신호(TRG1)가 하이가 되는 경우, 클럭 주기(C5)의 상승 엣지 상에서, 제1 NAND 게이트(65)는 버퍼링된 클럭 신호(CLKB)를 발생시킨다. 도 1을 참조하여 보면, 버퍼링된 클럭 신호(CLKB)는 어드레스 버퍼(7)로 제공된다. 이 어드레스 버퍼는 어드레스 신호(A3), 즉 다음 어드레스 신호를 디코더(9) 및 데이터 카운더(13)로 전송한다. 따라서, 인출되어 래치 버퍼(17c)에 일시적으로 저장된 데이터는 출력 버퍼(19)로 전송된다. 클럭 주기(C6)의 상승 엣지에서와 같이, 어드레스 신호(A2)와 관련된 데이터(D2)는 출력 버퍼(19)로부터 출력된다. 버퍼링된 클럭 신호(CLKB), 즉 소정의 초기 어드레스, 예컨대 어드레스(A2)를 조정하지 않고서, 데이터가 출력되기 전에 추가적인 6개의 주기가 필요하다.
ⅢA. 여분의 내부 클럭 발생기
일실시예에서, 버퍼링된 클럭 신호(CLKB)의 제1 클럭이 외부 클럭 신호(CLKESDR)의 4개의 제1 초기 클럭 주기 이후에 나머지 내부 클럭 발생기에 의해서 제공된다. 데이터는 나머지 내부 클럭을 제공함으로써, 데이터의 출력을 트리거링 함에 따라 "순서가 뒤바뀌어" 더 빨리 출력된다.
도 5는 여분의 내부 클럭 발생기의 일실시예의 개략도이다. 제1 전송 트랜지스터(71a)의 게이트는 어드레스 천이 검출 신호(ATD)(도 1)을 포함하고 있는 입력 라인에 접속된다. 제2 전송 트랜지스터(71b)의 게이트는 래치 활성 신호(LT1)를 포함하는 입력 라인에 접속된다. 제1 전송 트랜지스터(71a) 및 제2 전송 트랜지스터(71b)의 2개의 소스는 접지된다. 따라서, 래치 활성 신호(LT1) 및 어드레스 천이 검출 신호(ATD)는 하이가 되며, 제1 및 제2 전송 트랜지스터는 접지로의 경로를 형성하게 된다. 제1 전송 트랜지스터(71a)의 드레인은 제1 래치 인버터(73a)의 입력에 접속된다. 제2 래치 인버터(73b)의 출력도 제1 전송 트랜지스터(71a)의 소스에 접속된다. 마찬가지로, 제1 래치 인버터(73a)의 출력 및 제2 래치 인버터(73b)의 출력은 제2 전송 트랜지스터(71b)의 드레인에, 제1 NOR 게이트(77)에 그리고, 제1 지연 인버터(75a)에 접속된다. 제1 지연 인버터의 출력은 제2 지연 인버터(75b)에 접속된다. 마찬가지로, 제2 지연 인버터의 출력은 제3 지연 인버터(75c)의 입력에 접속된다. 제3 지연 인버터의 출력은 제1 NOR 게이트(77)에 접속된다. 제1 NOR 게이트(77)의 출력은 출력 인버터의 입력에 접속된다. 출력 인버터의 출력은 나머지 내부 클럭 신호(EXCLK1)를 포함하는 출력 라인에 접속된다.
여분의 내부 클럭 신호(EXCLK1)의 상승 엣지는 디코더 카운터 선택기(13)(도 1)가 래치 버퍼(17a-17d)를 인에이블시키도록 한다. 따라서, "OR" 동작은 나머지 내부 클럭 신호(EXXCLK1)를 버퍼링된 클럭 신호(CLKB)와 조합하도록 수행된다. 래치 회로 내의 데이터는 출력 버퍼(19)로 순차적으로 전송되어 버스트 모드 플래쉬 메모리로부터 출력된다. 일실시예에서, 여분의 내부 클럭 신호(EXCLK1)의 상승 엣지가 생기는 경우, 래치 내의 데이터는 초기 셋업 클럭 이후에 곧 바로 나타난다. 다른 실시예에서, 초기 셋업 클럭 이후에 바로 나타나는 데이터는 바람직한 것은 아니므로, 바이패스 신호(INF)가 이 특징이 나타나지 않도록 하는 데에 사용된다. 이 바이패스 신호(INF)는 도 6에 도시된 전력 다운 검출기를 참조하여 이후 보다 상세하게 설명될 것이다.
도 5a는 전술한 도 5를 참조하여 나머지 내부 클럭 신호 발생기의 동작을 기술하기 위하여 신호들 간의 관계를 나타내는 타이밍도를 도시한 도면이다. 외부 클럭 파형(ECLKW)(301) 어드레스 어드밴스 파형(/ADVW)(303)은 보다 명확하게 하기 위하여 도 4a에 도시된 도면 및 도 5a에 도시된 도면과 일치하도록 하였다. 어드레스 천이 파형(ATDW)(403)은 어드레스 천이 검출기(141)(도 1)에 의해 발생된 어드레스 천이 신호(ATD)를 나타낸다. 어드레스 어드밴스 파형(/ADV)(303)의 하강 엣지에서, 어드레스 천이 신호(ATD)는 하이가 된다. 감지 증폭기 제어 신호(EQ)는 감지 증폭기(15a-15d)에 의해 발생된다. 감지 증폭기 제어 신호(EQ)는 감지 증폭기(15a-15d)에 의해 인출된 데이터가 래치 버퍼(17a-17d)로 전송될 준비가 되었음을 나타낸다. 어드레스 천이 파형(ATD)의 하강 엣지는 감지 증폭기 제어 파형(EQW)(405)이 하이가 되는 바와 마찬가지로, 감지 증폭기 신호(EQ)가 하이로 되도록 한다. 감지 증폭기 제어 파형(EQW)의 하강 엣지에서, 래치 제어 파형(LT)은 하이가 된다. 래치 제어 파형(LTW)은 래치 버퍼(17a-17d)들 중 어느 하나에 의해 발생된 제어 신호를 나타내어 데이터가 출력될 준비가 되었음을 나타내게 된다.
버퍼링된 클럭 파형(INTCLK)(401)은 나머지 내부 클럭 발생기(도 5)에 의해 발생된 여분의 클럭 신호(EXCLK)를 추가로 포함하는 버퍼링된 클럭 신호(CLKB)(도 4)를 나타낸다. 이와 같이, 버퍼링된 클럭 파형(INTCLK)(401)의 클럭 주기(C0)는 나머지 클럭 신호가 여분의 클럭 발생기에 의해서 제공되었음을 나타낸다. 발생된 나머지 클럭, 즉 클럭 주기(C0)는 출력 버퍼(19)가 데이터(D2)를 출력하도록 한다. 특히, 나머지 클럭은 어드레스 버퍼가 디코더(9) 및 데이터 제어기(13)로 어드레스 신호(A3)를 제공하도록 한다. 따라서, 래치 버퍼(17c)에 일시적으로 저장된 데이터(D2)는 출력 버퍼(19)(도 1)로 전송된다. 이 출력 버퍼(19)는 데이터(D2)를 출력한다. 따라서, 도 4a에 도시된 타이밍도와 비교하면, 데이터 출력은 클럭 주기(C6) 대신, 제4 클럭 주기(C4) 이후에 곧 바로 발생한다. 따라서, 데이터는 준비되거나, 데이터(D0-D3) 초기 판독 동작 이후에 곧 바로 플래쉬 메모리로부터 제공된다.
버스트 어드레스 천이 파형(ATDCW)(409)은 어드레스 천이 신호(ATDA)와 흡사하지만, 매 4 클럭 주기마다 발생한다. 버스트 어드레스 천이 파형의 하강 엣지는 감지 증폭기 제어 파형(EQW)이 하이가 되도록 한다. 전술한 바와 같이, 데이터를 나타내기 위하여 래치 버퍼(17a-17d)에 의해 발생된 래치 제어 신호(LT1)는 출력될 준비가 되어 있다. 따라서, 다음의 버퍼링된 클럭 파형(INTCLK)(401)의 클럭 주기에서, 출력 버퍼(19)는 데이터(D3)를 출력한다. 유사하게, 내부 클럭 파형(INTCLK)(401)의 각 연속되는 클럭 주기 상에서, 출력 버퍼는 연속적으로 데이터, 예컨대 데이터(D4, D5, 등등)을 연속적으로 출력한다.
Ⅳ. 전력 다운 검출기
도 6은 본 발명에 따른 전력 다운 검출기의 일실시예의 개략도이다. 전력 다운 검출기는 바이 패스 신호(INF)를 발생시켜 이를 도 3을 참조하여 전술한 핸드 쉐이크 모드 회로(111)로 전송한다. 전력 다운 검출기는 3개의 인버터(83a-83c) 및 3개의 전송 트랜지스터(81a-81c)를 포함한다. 제1 전송 트랜지스터(81a)의 게이트는 어드레스 천이 검출 신호(ATD)(도 1)에 접속된다. 전술한 바와 같이, 어드레스 천이 검출 신호(ATD)는 어드레스 천이 검출기(141)에 의해 제공된다. 제1 전송 트랜지스터(81a)의 소스는 접지된다. 제1 전송 트랜지스터의 드레인은 제1 래치 인버터(83a) 및 제2 래치 인버터(83b)에 의해 형성된 래치에 접속된다. 이 래치는 래치의 입력 또는 출력을 제공하는 신호의 전압 레벨을 유지하는 데에 도움이 되는 루프를 제공한다. 특히, 제1 전송 트랜지스터(81a)의 드레인은 제1 래치 인버터(83a)의 드레인 및 제2 래치 인버터(83b)의 출력, 즉 래치의 출력에 접속된다.
어드레스 천이 검출 신호(ATD)가 하이인 경우, 제1 전송 트랜지스터는 접지 경로를 제공한다. 따라서, 래치로 입력되는 입력도 접지, 즉 논리 0로 유도된다. 제1 래치 인버터(83a)는 래치로 입력되는 입력을 인버팅시켜 래치의 출력에 논리 1을 발생시킨다. 래치의 출력은 제1 래치 인버터(83a)의 출력, 제2 래치 인버터(83b)의 입력과 제2 전송 트랜지스터(81b)의 드레인의 교차점에 연결되어 있다. 제3 인버터(83c)의 입력은 래치의 입력을 수신하여 논리 1을 논리 0으로 되돌리도록 인버팅시킨다. 따라서, 논리 1은 제3 전송 트랜지스터(83c)의 게이트로 나타나므로, 제3 전송 트랜지스터를 턴오프시킨다. 결과적으로, 제3 전송 트랜지스터를 통하여, 즉 제3 전송 트랜지스터의 드레인으로부터 제3 전송 트랜지스터의 소스로 어떠한 신호도 공급되지 않을 것이다. 즉, 개방 회로가 형성되어 어떠한 바이패스 신호(INF)도 생성되지 않을 것이다. 따라서, 어떠한 바이패스 신호도 생성되지 않기 때문에, 카운터 회로의 동작은 영향을 받지 않는다.
그러나, 어드레스 천이 검출 신호(ATD)가 로우인 경우, 제1 전송 트랜지스터(81a)는 턴오프된다. 따라서, 개방 회로는 래치의 입력에 형성된다. 제2 전송 트랜지스터(81b)의 소스는 접지되며, 제2 전송 트랜지스터(81b)의 게이트는 전력 다운 신호(PD)에 접속된다.
전력 다운 신호(PD)는 OR 논리 동작(도시되지 않음)에 의해 발생된다. 입력으로서의 OR 논리 동작은 감지 증폭기 제어 신호(EQ)(도 5a), 래치 제어 신호(LTC)(도 5a) 및 어드레스 천이 검출 신호(ATD)를 포함한다. 감지 증폭기 제어 신호(EQ)는 감지 증폭기가 선택된 메모리 셀로부터 검출된 또는 판독된 데이터를 가지며, 이 데이터가 래치 회로로 전송될 준비가 되어 있음을 나타낸다.
전력 다운 신호(PD)가 하이인 경우, 제2 전송 트랜지스터(81b)는 턴온되어 접지로의 경로가 형성된다. 따라서, 이 래치의 출력은 접지, 즉 논리 0으로 유도된다. 제3 인버터(83c)는 논리 제로를 인버팅하여 하이 도는 논리 1을 나타내도록 하며, 이를 제3 전송 트랜지스터(81c)의 게이트로 전송하여 제3 전송 트랜지스터를 턴온시킨다. 제3 전송 트랜지스터가 온됨에 따라, 제3 전송 트랜지스터의 드래인으로부터 제3 전송 트랜지스터의 소스로의 경로가 생성된다. 제3 전송 트랜지스터(81c)의 드레인은 도 3을 참조하여 이전에 설명한 클럭 카운터(49)의 출력에 접속된다. 따라서, 클럭 카운터(49)의 출력은 제3 전송 트랜지스터의 소스에 공급되는 바이패스 신호(INF)이다.
도 3을 다시 참조하여 보면, 바이패스 신호(INF)가 제5 전송 트랜지스터(45e)의 게이트에 직접 접속됨에 따라, 제1, 제2, 제3 및 제4 전송 트랜지스터(45a-45d)가 바이패싱된다. 이 조건 대신, 즉, 트리거 신호가 언제 발생될 지를 제어하는 제1, 제2, 제3 및 제4 전송 트랜지스터을 턴온 또는 턴오프 시키는 대신에, 이 바이패스 신호(INF)는 트리거 신호(TRG1)를 제어한다. 따라서, 바이패스 신호가 하이가 되는 경우, 트리거 신호(TRG1)도 하이가 된다. 따라서, 이 INF 신호를 카운터 회로로 제공함으로써, 핸드 쉐이크 모드 사양이 불가능하게 된다.
도 6a는 도 6을 참조하여 전술한 전력 다운 검출기의 동작을 기술하기 위하여 신호들 간의 관계를 제공하는 타이밍도를 도시한 도면이다. 어드레스 어드밴스 파형(/ADVW)(303), 어드레스 천이 파형(ATDW)(403), 감지 증폭기 제어 파형(EQW)(405) 및 래치 제어 파형(LTW)(407)이 도 5에 도시된 파형과 일치하지만, 보다 완벽하게 하기 위하여 도시하였다. 전력 다운 파형(PDW)(501)이 도시되며, 이는 도 6에서의 제2 트랜지스터(81b)에 제공되는 전력 다운 신호(PD)를 나타낸다. 초기 클럭(C0)은 내부 클럭 신호가 나타나 있는 클럭 버퍼(3)(도 1)에 의해 발생된다. 전력 다운 신호(PD)가 로우일 때 초기 클럭(503a)이 나타나는 경우, 핸드 쉐이크 모드 회로는 턴오프될 필요가 없다. 래치 제어 신호(LTC)의 하강 엣지 상에서, 어드레스 천이 신호(ATD)는 하이가 된다. 따라서, 도 6에서의 제3 트랜지스터(81c)는 턴온되지 않으므로, 바이패스 신호(INF)가 개방 상태로 남아 있게 된다.
또한, 초기 클럭이 발생되는 경우, 이 어드레스 천이 신호(ATD)는 하이가 된다. 따라서, 전력 다운 신호(PD)가 하이된 이후에도, 핸드 쉐이크 모드 회로는 턴오프되지 않고, 따라서 제3 트랜지스터(81c)(도 6)는 턴온되지 않게 된다. 그러나, 전력 다운 신호가 하이가 되어 제3 트랜지스터(81c)를 턴온 시키기 전에, 어드레스 천이 신호(ATD)가 하이가 하이가 되지 않으면, 핸드 쉐이트 모드 사양은 턴오프 된다. 마찬가지로, 전력 다운 신호(PD)가 하이가 되어 제3 트랜지스터(81c)를 턴온 시키기 전에, 초기 클럭이 발생되지 않는 경우, 핸드 쉐이트 모드 회로는 턴오프 된다. 따라서, 초기 클럭 또는 어드레스 천이 신호(ATD)가 적절한 시간에 발생되어 전력 다운 신호가 제3 트랜지스터(81c)를 턴온되는 것을 방지하는 경우, 외부 클럭 신호(81)의 클럭 주파수는 너무 느려지게 된다. 너무 느리다는 것은 버스트 모드 전송기에 의해 제공된 초기 지연을 감소시킨다는 사실이 플래쉬 메모리의 성능을 향상시키 않을 수도 있음을 의미한다.
Ⅳ. 출력 버퍼 회로
도 7은 본 발명에 따른 출력 버퍼의 일실시예의 개략도이다. 일실시예에서, 출력 버퍼는 도 1의 출력 버퍼를 대체한다. 이 출력 버퍼는 입력으로서 어드레스 검출 신호(ATDA), 버스터 어드레스 검출 신호(ATDC), 출력 인에이블 신호(/OE) 및 버퍼링된 클럭 신호(CLKB)를 수신한다. 또한, 출력 버퍼는 래치 버퍼(17a-17d)로부터 입력으로서 데이터를 수신한다. 래치 버퍼들로부터의 데이터는 제1 전송 트랜지스터(601a)의 드레인 및 제1 인버터(603a)의 입력에 공급된다. 제1 인버터의 출력은 바이패스 트랜지스터(605a)에 접속된다. 바이패스 트랜지스터(605a)의 소스는 제1 래치(607a)의 입력에 접속된다. 제1 래치의 출력은 제1 NOR 게이트(609a)의 입력 및 제1 NAND 게이트(611a)의 입력에 접속된다. 제1 NOR 게이트의 또 다른 입력은 출력 인에이블 신호(/OE)에 접속된다. 제1 NAND 게이트(611a)의 또 다른 입력은 제2 인버터(603b)에 접속되어 출력 인에이블 신호(/OE)를 입력으로서 수신한다. 출력 인에이블 신호(/OE)가 하이인 경우, 제1 NAND 게이트(611a)도 논리 1을 출력으로서 발생시킨다. 제1 NAND 게이트의 출력은 제1 외측 트랜지스터(613a)의 게이트에 접속된다. 제1 외측 트랜지스터의 드레인은 기준 전압에 접속되며, 제1 외측 트랜지스터의 소스는 출력 신호(OUT)로의 연결되도록 한다. 출력 신호(OUT)는 버스트 모드 플래쉬 메모리 장치(도 1)로부터의 출력이 된다.
다시 바이패스 트랜지스터(605a)를 참조하여 보면, 바이패스 트랜지스터의 게이트는 제2 NOR 게이트(609b)의 출력에 접속된다. 제2 NOR 게이트는 제3 인버터(603c)로 부터 외부 클럭 신호 및 출력을 출력으로서 수신한다. 제3 인버터의 입력은 제2 래치(607b)의 출력에 접속된다. 제2 래치의 입력은 제1 전송 트랜지스터(615a)의 드레인에 접속된다. 제1 전송 트랜지스터의 게이트는 어드레스 전이 검출 신호에 접속되며, 제1 전송 트랜지스터의 소스는 접지된다. 어드레스 천이 검출 신호(ATD)가 하이가 되면, 제1 전송 트랜지스터(TR1)가 온되어 제2 래치(607b)의 입력은 접지 전위가 된다. 버퍼링된 클럭 신호(CLKB)의 하강 엣지에서, 제2 NOR 게이트(NOR2)의 출력은 하이를 출력하므로, 바이패스 트랜지스터(605)는 턴온된다. 전술한 바와 같이, 바이패스 트랜지스터가 턴온됨에 따라, 출력 인에이블 신호(/OE)가 로우가 되는 경우, 출력 버퍼의 입력에 나타난 데이터가 출력된다.
제2 전송 트랜지스터(615b)의 게이트가 버스트 어드레스 천이 검출 신호(ATDC)에 접속되며, 제2 전송 트랜지스터의 소스가 접지된다. 어드레스 천이 검출 신호와 유사하게, 버스트 어드레스 천이 검출 신호(ATDC)가 하이가 되는 경우, 제2 전송 트랜지스터는 턴온된다. 제2 래치의 출력은 접지로 유도되어 출력이 제3 인버터(603c)에 의해 인버팅된다. 버퍼링된 클럭 신호(CLKB)의 상승 엣지에서, 제2 NOR 게이트(609b)의 출력은 하이를 출력하여 이 바이패스 트랜지스터(605)가 턴온되도록 한다. 따라서, 전술한 바와 같이, 바이패스 트랜지스터가 턴온됨에 따라, 출력 인에이블 신호(/OE)가 로우가 되는 경우, 출력 버퍼의 입력에 나타난 소정의 데이터가 출력된다.
제1 전송 트랜지스터(601a)의 소스가 제3 래치(607c)의 입력에 접속된다. 제3 래치의 출력은 제2 전송 트랜지스터(601b)의 드레인에 접속된다. 제1 전송 트 랜지스터의 게이트는 버퍼링된 클럭 신호(CLKB)에 접속된 제5 인버터에 접속된다. 제4 전송 트랜지스터의 게이트는 외부 클럭 신호에 접속된다. 버퍼링된 클럭 신오의 하강 엣지에서, 제1 전송 트랜지스터의 게이트는 턴온된다. 출력 버터의 입력에 있는 데이터는 제1 전송 트랜지스터를 통하여 전송된다. 제3 래치(607c)는 데이터를 인버팅시킨다. 버퍼링된 클럭 신호의 상승 엣지에서, 제2 전송 트랜지스터(601b)는 턴온된다. 제3 래치의 출력에서 인버팅된 데이터는 제2 전송 트랜지스터(601b)를 통하여 전송되어 제1 래치(607a)의 입력에 제공된다. 제1 래치는 데이터를 재인버팅시켜 인버팅된 데이터를 제1 NAND 게이트(611a) 및 제1 NOR 게이트(609a)로 제공한다. 출력 인에이블 신호가 로우인 경우, 이 ㄷ이터는 출력 신호(OUT)를 통해 출력된다.
Ⅴ. 디코더 카운터 선택기
도 8은 본 발명에 따른 버스트 플래쉬 메모리의 디코더 카운터의 일실시예의 개략도이다. 이 디코더 카운터 선택기는 4개의 NAND 게이트(91a-91c), 6개의 인버터(93a-93f) 및 4개의 쉬프트 레지스터(95a-95d)를 포함한다. 이 디코더 카운터 선택기는 어드레스 신호[A0-A1(어드레스 신호(A0-AN)]의 처음 2개의 비트]를 입력으로서 수신한다. 이 어드레스 신호(A0)는 제5 인버터(93e)에 접속되며, 어드레스 신호(A1)는 제6 인버터(93f)에 접속된다. 제5 인버터의 출력은 제1 NAND 게이트(91a)의 입력 및 제3 NAND 게이트(91c)의 입력에 접속된다. 제6 인버터(93f)의 출력은 제1 NAND 게이트(91a) 및 제2 NAND 게이트(91b)에 접속된다. 어드레스 신호(A0)는 제2 NAND 게이트(91b) 및 제4 NAND 게이트(91d)에 접속된다. 어드레스 신호(A1)는 제3 NAND 게이트(91c)의 입력 및 제4 NAND 게이트(91d)의 입력에 접속된다.
제1, 제2, 제3 및 제4 NAND 게이트(91a-91d)의 출력은 제1, 제2, 제3 및 제4 인버터(93a-93d)의 입력에 각각 접속된다. 제1, 제2, 제3 및 제4 인버터의 출력은 쉬프트 레지스터(95a-95d)에 접속된다. 특히, 제1 인버터(93a)의 출력은 제1 쉬프트 레지스터(95a)의 제1 입력(A1) 및 제2 쉬프트 레지스터(95b)의 제2 입력(B2)에 접속된다. 제2 인버터(93b)의 출력은 제2 쉬프트 레지스터(95b)의 제2 입력(A2) 및 제3 쉬프트 레지스터(95c)의 제1 입력(B3)에 접속된다. 제3 인버터(93c)의 출력은 제3 쉬프트 레지스터(95c)의 제2 입력(A3) 및 제4 쉬프트 레지스터(95d)의 제1 입력(B4)에 접속된다. 제4 인버터(93d)의 출력은 제4 쉬프트 레지스터(95d)의 제2 입력(A4)에 접속되며, 루프백하여 제1 쉬프트 레지스터(95a)의 제2 입력(B1)에 연결된다. 각각의 쉬프트 레지스터(95a-95d)에는 입력으로서 버퍼링된 클럭 신호(CLKB)가 공급된다.
이 쉬프트 레지스터들은 이전 인버터의 출력을 입력으로서 공급받음으로써, 이 쉬프트 레지스터는 다음 어드레스의 상태에 대한 정보가 부여된다. 쉬프트 레지스터는 다음 어드레스의 상태를 사용하여 래치 인에이블 신호를 각각의 래치 버퍼로 보다 빠르게 전송한다. 도 8a는 도8에 따른 쉬프트 레지스터의 일실시예의 개략도이다. 입력(A)은 입력(A1-A4)를 대표하며, 입력(B)은 입력(B1-B4)를 대표한다. 이와 유사하게, 래치 인에이블 출력(LT)는 래치 인에이블 신호(LT0-LT3)를 대표한다.
제1 쉬프트 레지스터(95a)의 제1 입력(A)은 제1 쉬프트 인버터(97)에 접속된다. 제1 쉬프트 인버터의 출력은 제1 전송 트랜지스터(99a)의 드레인에 접속된다. 제1 전송 트랜지스터의 게이트는 초기화 어드레스 신호(INIT1)에 접속된다. 초기화 어드레스 신호(INIT1)는 초기화 회로(도시되지 않음)에 의해 제공된 외부 신호이다. 초기화 어드레스 신호(INIT1)가 하이인 경우, 제1 전송 트랜지스터(99a)는 턴온된다. 즉, 제1 디코딩 신호(D1)가 전송 트랜지스터를 통하여 제1 래치 인버터(101a)의 입력 및 제2 래치 인버터(101b)의 출력으로 전송된다. 제1 래치 인버터(101a)는 디코딩 신호(D1)을 재인버팅시켜 이를 출력한다.
제1 쉬프트 레지스터(95a)의 제2 입력(B)은 제1 전송 트랜지스터(99b)의 드레인에 접속된다. 제2 전송 트랜지스터의 게이트는 인버팅되어 버퍼링된 클럭 신호(/CLKB)(도 1)에 접속된다. 인버팅되어 버퍼링된 클럭 신호(/CLKB)가 하이인 경우, 제2 전송 트랜지스터는 턴온된다. 따라서, 룩 어헤드 디코딩 신호(LD1)는 제2 전송 트랜지스터를 통하여 제3 래치 인버터(101c)의 입력 및 제4 래치 인버터(101d)의 출력에 접속된다. 제3 래치 인버터는 룩 어헤드 디코딩 신호(LD1)를 변환하여 제3 전송 트랜지스터(99c)의 드레인으로 전송한다. 제3 전송 트래지스터(99c)의 게이트는 버퍼링된 클럭 신호(CLKB)에 접속된다. 버퍼링된 클럭 신호가 하이인 경우, 제3 전송 트랜지스터는 턴온되며, 인버팅된 룩 어헤드 디코딩 신호(LD1)는 제3 전송 트랜지스터를 통하여 제3 래치 인버터(101c)의 입력 및 제4 래치 인버터(101d)의 출력으로 전송된다. 인버팅된 외부 클럭 신호는 제2 전송 트랜지스터(99b)의 게이트에 제공되기 때문에, 제2 전송 트랜지스터는 턴오프된다. 따라서, 이 디코딩 신호(D1)가 한 주기 동안 쉬프트 레지스터에 의해 출력되며, 다음 클럭 주기에서는 룩 어헤드 어드레스 신호가 쉬프트 레지스터에 의해 출력된다.
따라서, 적절한 래치 인에이블 신호를 생성하기 위한 소정의 어드레스로부터 다음 어드레스까지의 지연 시간은 제1 래치 인버터를 통해 제3 전송 트랜지스터로부터 발생한다. 결과적으로, 초기 어드레스가 제공되는 경우, 다음 어드레스는 예측가능하며, 따라서 클럭에 대한 시간은 감소한다. 따라서, 데이터 디코딩 경로는 외부 클럭으로부터 클럭 버퍼로 일부분의 쉬프트 레지스터로 래치로, 그리고 출력 버퍼를 통하여 밖으로의 논리 경로가 되며, 이는 외부 클럭으로부터 클럭 버퍼로 어드레스 디코더로 래치로, 그리고 출력 버퍼를 통하여 밖으로의 경로보다 (시간과 관련하여) 매우 짧게 된다.
따라서, 본 발명은 버스트 모드 플래쉬 메모리를 제공한다. 본 발명이 소정의 특정 실시예에 관하여 설명되었지만, 다수의 변형 및 변형 실시예가 가능함을 당업자라면 명백하게 알 수 있을 것이다. 따라서, 본 발명이 특정지어 전술한 실시예와는 다르게 수행될 수 있음을 쉽게 이해할 수 있을 것이다. 따라서, 본 발명의 실시예는 모든 관점에서 실증적으로 다루어져야 하며 제한적으로 다루어져서는 않된다. 본 발명의 범주는 전술한 설명에 의해서라기 보다는 첨부된 특허청구범위 및 이의 동등물에 의해 결정되어야 한다.

Claims (12)

  1. 외부 클럭과 동기하여 동작하는 버스트 모드 플래쉬 메모리 장치에 있어서,
    각 메모리 셀이 데이터를 저장하는 복수개의 메모리 셀을 구비하는 메모리 셀 어레이와;
    상기 복수개의 메모리 셀로부터 서브세트의 메모리 셀을 선택하여 외부 클럭과 동기하는 내부 클럭을 발생시키며, 인에이블 신호를 수신하는 경우 적어도 하나의 클럭 주기 동안 내부 클럭 신호의 발생을 지연시키는 지연 회로를 포함하는 입력 회로와;
    상기 선택된 서브세트의 메모리 셀에 저장된 데이터를 인출하는 판독 회로와;
    미리 정해진 그룹으로 인출된 데이터를 내부 클럭과 동기하여 출력하며, 상기 입력 회로가 상기 인에이블 신호를 수신할 때 내부 클럭의 발생을 적어도 하나의 클럭 주기 동안 지연시키는 출력 회로
    를 포함하는 것을 특징으로 하는 버스트 모드 플래쉬 메모리 장치.
  2. 제1항에 있어서, 상기 입력 회로는,
    상기 인에이블 신호에 응답하는 신호를 수신하여 상기 인에이블 신호의 지연된 변형 신호인 내부 인에이블 신호를 발생시키는 지연 회로와;
    내부 클럭 발생 회로를 포함하며, 상기 내부 클럭 발생 회로는 외부 클럭 신호를 사용하여 내부 클럭 신호를 발생하며, 내부 인에이블 신호가 제1 상태에 있는 경우에만 적어도 하나의 내부 클럭 신호를 발생하는 것인 버스트 모드 플래쉬 메모리 장치.
  3. 제2항에 있어서, 상기 입력 회로는, 어드레스 신호를 수신하여 내부 클럭 신호의 적어도 하나의 내부 클럭 신호를 사용하여 상기 어드레스 신호로부터 디코딩된 어드레스 신호를 발생시키는 어드레스 버퍼를 더 포함하는 것인 버스트 모드 플래쉬 메모리 장치.
  4. 메모리 셀 어레이 및 상기 메모리 셀 어레이를 액세스하는 데에 사용되는 어드레스 정보를 처리하는 어드레스 디코더를 구비한 플래쉬 메모리 장치에서, 상기 메모리 셀 어레이의 액세스의 신뢰성을 향상시키는 방법에 있어서,
    출력 인에이블 신호를 수신하는 단계와;
    상기 출력 인에이블 신호를 복수의 클럭 주기 동안 지연시킴으로써, 지연된 출력 인에이블 신호를 형성하는 단계와;
    내부 클럭 신호를 인에이블시키기 위해 사용되는 상기 지연된 출력 인에이블 신호를 내부 클럭 발생기로 공급하는 단계와;
    상기 지연된 출력 인에이블 신호에 기초하여 상기 메모리 셀 어레이를 액세스하는 데에 사용하기 위해 상기 내부 클럭 신호를 발생시키는 단계
    를 포함하는 방법.
  5. 메모리 셀 어레이와;
    어드레스 디코더용 어드레스 신호를 발생시키는 어드레스 신호 발생기와;
    외부 클럭 신호에 기초하여 내부 클럭 신호를 발생시키는 클럭 버퍼와;
    상기 어드레스 신호 발생기에 의해 발생된 최하위 어드레스 신호들을 비교하여 그 비교에 기초하여 제어 신호를 형성하는 비교기, 외부 클럭 신호를 위상 쉬프팅하여 쉬프트된 클럭 신호를 형성하는 쉬프트 회로 및 제어 신호를 사용하여 쉬프트된 클럭 신호를 게이팅하는 게이트 회로를 구비한 핸드 쉐이크 회로를 포함하며,
    상기 클럭 버퍼는 내부 클럭 신호를 발생시키는 데에 있어서 쉬프팅된 클럭 신호를 사용하는 것인 플래쉬 메모리 장치.
  6. 제5항에 있어서, 상기 핸드 쉐이크 회로는 쉬프팅된 클럭 신호에 의해 활성화된 게이트를 더 포함하며, 상기 게이트는 내부 클럭 신호를 발생시키는 데에 있어서 상기 클럭 버퍼에 의해 사용된 출력 신호를 제어하는 것인 플래쉬 메모리 장치.
  7. 제6항에 있어서, 상기 핸드 쉐이크 회로는 장치 전력 다운을 나타내는 입력 신호를 더 수신하며, 상기 입력 신호는 상기 쉬프팅된 클럭 신호에 의해 게이트의 활성화를 무효화하는 장치 전력 다운을 나타내는 것인 플래쉬 메모리 장치.
  8. 정보를 저장하기 위한 메모리 셀 어레이, 어드레스 신호를 발생시키는 어드레스 신호 발생기, 메모리 셀 어레이를 액세스하기 위해 상기 어드레스 신호를 디코딩하며 감지 증폭기 회로를 사용하여 데이터를 바이패스 모드를 갖는 출력 버퍼에 제공하는 어드레스 디코더를 구비한 플래쉬 메모리에 있어서,
    상기 출력 버퍼는,
    입력 신호를 수신하여 출력 신호를 출력하며, 복수의 래치를 포함하는 제1 데이터 경로와;
    상기 입력 신호를 수신하여 상기 출력 신호를 출력하고, 제1 데이터 경로의 일부분 및 상기 제1 데이터 경로 내에 적어도 하나의 래치를 바이패싱하는 바이패스 부분을 포함하며, 어드레스 신호에서의 천이를 나타내는 신호에 의해 제어된 게이트에 의해 제어되는 제2 데이터 경로를 포함하는 것인 플래쉬 메모리 장치.
  9. 삭제
  10. 삭제
  11. 삭제
  12. 메모리 및 어드레스 선택 회로를 포함하며, 상기 어드레스 선택 회로에 의해 발생된 정보를 사용하여 상기 메모리로부터 데이터를 출력하는 플래쉬 메모리 장치의 디코더 카운터 선택기에 있어서,
    상기 어드레스 선택 회로에 의해 발생된 복수의 어드레스 신호의 비트 패턴을 찾아내어 복수의 정합 신호를 출력하는 비교기와;
    차례대로 인접하여 배치된 쉬프트 레지스터에 의해 추가로 수신되는 2개의 정합 신호를 각각 수신하여, 상기 2개의 정합 신호가 사전 정의된 순서를 갖는 경우 상기 메모리의 출력을 구동하기 위한 래치 버퍼를 선택하는 출력 신호를 출력하는 복수의 쉬프트 레지스터
    를 포함하는 것을 특징으로 하는 디코더 카운터 선택기.
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