JPH0866049A

JPH0866049A - 系統連系インバータの力率制御回路

Info

Publication number: JPH0866049A
Application number: JP6218148A
Authority: JP
Inventors: Kimihiko Furukawa; 公彦古川; Etsuko Yamamoto; 悦子山本; Wataru Horio; 渉堀尾; Yasuhiro Makino; 康弘牧野
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1994-08-18
Filing date: 1994-08-18
Publication date: 1996-03-08

Abstract

(57)【要約】【目的】系統連系インバータの出力電流に対する位相
シフト量を高精度に制御することが出来る簡易な構成の
力率制御回路を提供する。【構成】力率制御回路は、系統周波数の正弦波信号を
２値データに変換する２値化回路61と、２値化回路61か
ら得られる２値データ列が入力される可変長シフトレジ
スター回路70と、該シフトレジスター回路70の各段から
パラレルに得られるデータの内、任意段のデータを選択
するためのＣＰＵ64とを具え、シフトレジスター回路70
からのデータ列はフィルター回路62を経て正弦波信号に
変換され、出力される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、太陽電池等の直流電源
を交流の電力系統へ連系するための系統連系インバータ
に関し、特に系統電圧の変動に応じて力率を制御する回
路に関するものである。

【０００２】

【従来の技術】近年、太陽電池に代表される新エネルギ
ー源の開発が鋭意進められており、斯種新エネルギー源
を各家庭や工場或いは地域に設置すると共に、電力会社
の商用電力系統へ連系し、新エネルギー源の余剰電力
は、商用電力系統へ逆潮流することが検討されている。

【０００３】例えば図８は太陽電池を電源とする発電シ
ステムを示しており、太陽電池(１)は、インバータ主回
路(２)及びインバータ制御回路(８)からなる系統連系イ
ンバータによって、商用電力系統(３)へ連系される。こ
こで、太陽電池(１)から得られる直流出力はインバータ
主回路(２)にて交流に変換されて負荷(９)に供給され、
或いは商用電力系統(３)へ逆潮流される。インバータ主
回路(２)は複数のスイッチング素子から構成され、例え
ばＰＷＭ方式のインバータ制御回路(８)によってインバ
ータ主回路(２)のスイッチング制御が行なわれる。

【０００４】ところで、インバータの連系運転において
は、系統連系の条件（例えば系統電圧が高いところに連
系しようとする場合）や負荷変動、負荷力率により、系
統電圧が上昇して許容限界値を上回る虞れがある。そこ
で従来の系統連系インバータにおいては、系統電圧を常
時監視して、インバータの出力を低下させることが行な
われている。

【０００５】

【発明が解決しようとする課題】しかしながら、日射量
が充分で太陽電池の発電能力が高いにも拘わらず、イン
バータ出力を低下させることは、エネルギー有効利用の
点で問題がある。太陽電池の出力を一定に維持したま
ま、即ち有効電力を一定にしたまま系統電圧を下げるに
は、図７中の矢印Ａで示す様にインバータ出力の無効電
力を増大させること、即ち、系統電圧に対して進み位相
となる様に、インバータ出力電流の位相をシフトして力
率を制御することが有効である。

【０００６】一般に系統連系インバータの制御回路にお
いては、インバ−タ出力電圧に同期した系統周波数の正
弦波信号が作成され、該正弦波信号に基づいて電流指令
値信号が作成される。従って、該正弦波信号の位相をシ
フトすることによって力率の制御が可能である。正弦波
信号の位相をシフトする方法としては、アナログ回路に
よって正弦波信号に遅延処理を施すアナログ方式、或い
は、デジタルメモリに対する書込み及び読出しを制御し
て遅延処理を施すデジタル方式が採用可能である。しか
しながら、前者のアナログ方式では、位相シフト量に必
要な精度を実現することが困難であり、然も、温度の影
響等によって部品が劣化し、経時的な性能低下の問題が
ある。一方、後者のデジタル方式においても、大容量の
メモリが必要となるばかりでなく、位相シフト量の精度
がＣＰＵ及びその周辺回路に依存し、必要な精度を実現
することが困難である。

【０００７】本発明の目的は、インバータの出力電流に
対する位相シフト量を精度良く制御することが出来る簡
易な構成の力率制御回路を提供することである。

【０００８】

【課題を解決する為の手段】本発明に係る力率制御回路
は、系統電圧に同期した系統周波数の正弦波信号を作成
する信号処理手段と、該手段から得られる正弦波信号を
２値データに変換する２値化手段と、２値化手段から得
られる２値データ列が入力されるシフトレジスターと、
シフトレジスターの各段からパラレルに得られるデータ
の内、任意段のデータを選択して出力するデータ選択手
段と、データ選択手段の切換えを制御する切換え制御手
段と、データ選択手段から得られるデータ列を正弦波信
号に変換して出力するフィルター手段とを具えている。
ここで、シフトレジスターは、力率制御の精度に応じた
段数(ビット数)に形成される。

【０００９】具体的構成において、フィルター手段から
出力される正弦波信号は、インバータ制御のための電流
指令値信号として、インバータ出力電流制御手段へ供給
される。

【００１０】又、他の具体的構成において、切換え制御
手段は、２値化手段から得られる２値データ列のパルス
幅を測定するパルス幅測定手段と、シフトレジスターへ
供給すべきシフトクロックを生成するシフトクロック生
成回路とを具え、シフトクロック生成回路は、シフトレ
ジスター全段についてのデータシフト時間が前記信号処
理手段から得られる正弦波信号の周期の瞬時値と一致す
る様、パルス幅測定手段の測定値に基づいてシフトクロ
ックの周波数を可変設定するものである。

【００１１】更に、他の具体的構成において、切換え制
御手段は、系統電圧の検出手段と、系統電圧の検出値が
所定の上限値を上回ったとき、無効電力を増大させるべ
くシフトレジスターの出力段を選択する選択制御手段と
を具えている。

【００１２】

【作用】上記力率制御回路においては、例えばインバー
タの出力電圧を検出して、これに基づいて、インバータ
出力に同期した系統周波数の正弦波信号が作成される。
従来のインバータ制御回路においては、該正弦波信号に
基づいて、これと同位相の電流指令値信号が作成されて
いたが、本発明では、該正弦波信号の位相をシフトし、
位相のシフトした正弦波信号に基づいて電流指令値を作
成するのである。この際、位相シフト量を調整すること
によって力率制御が行なわれる。

【００１３】本発明では、正弦波信号の位相をシフトす
るために、正弦波信号を一旦、２値データに変換し、こ
れによって得られる２値データ列をシフトレジスターの
初段に入力する。シフトレジスターでは入力データが１
ビットずつ後段へシフトされ、この過程でシフトレジス
ターの各段からは、初段からの段数に応じたシフト量の
遅延処理を受けたデータが、パラレルに得られる。例え
ばシフトレジスターの最終段から得られるデータ列は、
シフトレジスターへ入力されたデータ列を正弦波信号の
１周期分だけ遅延した信号列となる。そこで、設定すべ
き位相シフト量に応じた特定段のデータを選択し、これ
によって得られるデータ列を正弦波信号に変換すれば、
位相のシフトした正弦波信号が得られることになる。

【００１４】位相のシフトした正弦波信号は、インバー
タ制御のための電流指令値信号として、ＰＷＭパルス生
成回路等のインバータ出力電流制御手段へ供給される。

【００１５】上記切換え制御手段の具体的においては、
系統周波数の変動に対応するべく、２値化されたデータ
列のパルス幅を測定し、該測定値に基づいて系統電圧の
周期を検知する。パルス幅の測定に際しては、例えば２
値化データ列からなるパルスの“ハイ”の期間に発生す
る基準クロックの数をカウントする方法が採用出来る。
そして、検知された系統周期、即ち正弦波信号の周期の
瞬時値と、シフトレジスター全段についてのデータシフ
ト時間とが一致する様、シフトレジスターへ供給すべき
シフトクロックの周波数を可変設定する。これによっ
て、系統周波数が変動した場合にも、これに応じてシフ
トレジスター１段当りのシフト時間が変化し、シフトレ
ジスターの特定段から出力されるデータ列、従って正弦
波信号は、周波数変動に追従した位相シフト量を有する
ことになる。

【００１６】上記切換え制御手段の他の具体的構成は、
系統電圧の過大な上昇に対処するものであって、系統電
圧の検出値が所定の上限値を上回った場合において、過
電圧のレベルが大きくなる程、最終段から初段側へ向か
って位相進み方向に、シフトレジスターの出力段を選択
する。この結果、インバータから出力される無効電力が
増大して、電圧上昇が抑制される。但し、出力電流が一
定のままで位相シフトを発生させた場合、無効電力は増
大するが、有効電力が減少する。よって、有効電力を変
化させずに無効電力を制御するためには、位相シフト量
に合わせて出力電流を増大もしくは減少させるような制
御を行なう必要がある。

【００１７】尚、上記位相シフト量の調整は、系統周波
数(５０Ｈｚ又は６０Ｈｚ)に同期して、同一の周期で行
なうことも可能であり、或いは整数倍の周期で行なうこ
とも可能である。

【００１８】

【発明の効果】本発明に係る系統連系インバータの力率
制御回路は、シフトレジスター及びこれに付随する簡易
な回路から構成され、適当な段数のシフトレジスターに
よる遅延処理によって、インバータの出力電流に対する
位相シフト量、従ってインバータの力率を高精度に制御
することが出来る。

【００１９】

【実施例】以下、本発明の一実施例につき、図面に沿っ
て詳述する。図１は、本発明に係る系統連系インバータ
の全体構成を示しており、インバータ主回路(２)の出力
端には出力フィルター(５)が接続され、インバータ制御
回路(４)によってインバータ主回路(２)の動作が制御さ
れている。

【００２０】インバータ制御回路(４)は、差動増幅器(4
2)、乗算器(44)、演算増幅器(エラーアンプ)(45)、ＰＷ
Ｍパルス生成回路(41)及びバンドパスフィルター(43)か
らフィードバック制御系を構成しており、所定周波数の
ＰＷＭパルスをインバータ主回路(２)の各スイッチング
素子へ出力するものである。

【００２１】該インバータ制御回路(４)においては、差
動増幅器(42)にて、太陽電池からの入力電圧Ｖｉと所定
の電圧指令値Ｖrefとの差を示す入力誤差信号Ｓａが生
成される。一方、インバータの出力電圧の検出値はバン
ドパスフィルター(43)に入力されて、出力電圧の基準周
波数成分(６０Ｈｚ又は５０Ｈｚ)が抽出される。これに
よって得られた正弦波信号Ｓｂは、位相シフト回路(６)
を経て所定の遅延処理を受けて、位相のシフトされた正
弦波信号Ｓｂ′として出力される。

【００２２】差動増幅器(42)から得られる入力誤差信号
Ｓａと位相シフト回路(６)から得られる正弦波信号Ｓ
ｂ′は、乗算器(44)の両入力端子へ夫々供給され、その
乗算結果は、制御目標値を示す電流指令値信号Ｓｉとし
て演算増幅器(45)へ出力される。

【００２３】そして、演算増幅器(45)にて、電流指令値
信号Ｓｉと出力電流値Ｓｃとの差に応じた偏差信号Ｓｄ
が生成され、該偏差信号ＳｄがＰＷＭパルス生成回路(4
1)に供給されることによって、該偏差信号Ｓｄの大きさ
に応じたパルス幅のＰＷＭパルスが生成され、該ＰＷＭ
パルスによってインバータ主回路(２)のスイッチング素
子の導通制御が行なわれる。

【００２４】位相シフト回路(６)は図２に示す如く、前
記正弦波信号Ｓｂを“ハイ”／“ロー”の２値データに
変換する２値化回路(61)と、２値化されたデータＳinが
入力されるべき２５６ビットの可変長シフトレジスタ回
路(70)と、該シフトレジスタ回路(70)の任意段から出力
される２値データＳoutを正弦波信号Ｓｂ′に変換する
フィルター回路(62)とを具えている。可変長シフトレジ
スタ回路(70)は、マイクロコンピュータによって構成さ
れるＣＰＵ(64)、パルス幅測定カウンター(63)及び分周
用カウンター(65)によって、後述の如く動作が制御され
る。

【００２５】可変長シフトレジスタ回路(70)は、図３に
示す様に、Ｄタイプフリップフロップ(71)を２５６段に
直列接続してなる２５６ビットのシリアルロード／パラ
レルアウトのシフトレジスター(７)を具え、前記分周用
カウンター(65)から得られるシフトクロックｆ_ckに同期
して動作するものである。シフトレジスター(７)を構成
する各フリップフロップ(71)の出力端Ｑは、データセレ
クター(72)の各入力端へ接続されて、該データセレクタ
ー(72)の切換えによって１つの出力端から得られるデー
タが選択され、前記２値データＳoutとして出力され
る。

【００２６】データセレクター(72)は、図２の如くＣＰ
Ｕ(64)から得られるスイッチ指令Ｃによって切換え制御
されている。該切換え制御については後述する。

【００２７】図４は、図３に示すシフトレジスター(７)
の動作を表わしており、シフトレジスター(７)を構成す
る各Ｄタイプフリップフロップ(71)は、シフトクロック
ｆ_ckの立上り時の入力Ｄの状態を出力端Ｑに出力する。
即ち、シフトレジスター(７)へ入力された２値データＳ
inは、先ず初段のフリップフロップ(71)にて、シフトク
ロックｆ_ckの立上りで後段へ出力され、これによって、
シフトクロックｆ_ckの周期Ｔ_ckだけ遅延されたデータＱ
１が得られる。該データＱ１は更に、第２段のフリップ
フロップ(71)にて、同様にシフトクロックｆ_ckの立上り
で後段へ出力され、これによって、更に周期Ｔ_ckだけ遅
延されたデータＱ２が得られる。この様にして、各段の
フリップフロップ(71)の出力端からは、周期Ｔ_ckずつ位
相のずれたパラレルデータＱ１〜Ｑ256が得られること
になる。

【００２８】従って、第ｎ段目のＤタイプフリップフロ
ップ(71)の出力Ｑｎは、入力データＳinよりも、ｎ・Ｔ
_ck時間だけ遅れた状態となる。但し、入力データＳinが
変化するタイミングはシフトクロックｆ_ckの変化に対し
て不定であるので、初段の出力Ｑ１の入力データＳinに
対する遅れ時間は、０〜Ｔ_ckの間で不定となり、その結
果、遅れ量の誤差が最大Ｔ_ckだけ発生する。しかし、シ
フトクロックの周波数ｆ_ckを入力データＳinの周波数よ
りも充分に高く設定することによって、Ｔ_ckは十分に小
さくなり、誤差は問題とならない。

【００２９】図３のシフトレジスター(７)においては、
Ｄタイプフリップフロップ(71)を２５６段に接続してい
るので、シフトクロックの周波数ｆ_ckを入力データＳin
の周波数ｆ(Ｓin)の２５６倍に設定すれば、データセレ
クター(72)を第ｎ番目の端子に切換えたときの遅れ量
(ｎ・Ｔ_ck)は下記数１で表わされる。ここで、Ｔinは入
力データＳinの周期(Ｔin＝１／ｆ(Ｓin))である。

【数１】ｎ・Ｔ_ck＝ｎ／ｆ_ck ＝ｎ／(２５６・ｆ(Ｓin)) ＝ｎ・Ｔin／２５６

【００３０】数１において、整数ｎは０〜２５６の間で
任意に設定出来るので、遅れ量は最小０から最大Ｔinの
範囲で指定することが可能である。ここで、遅れ量Ｔin
を指定することは、入力データＳinが１サイクルだけ遅
れて出力されることを意味する。従って、整数ｎの値に
よって位相遅れを０〜２πの範囲で変化させることが出
来るのである。

【００３１】尚、位相を進めることは回路構成上、不可
能であるが、−１８０°〜０°の範囲は、１８０°〜３
６０°の範囲を指定することによって、等価的に実現す
ることが出来る。

【００３２】ところで、上述の説明は下記数２の関係が
成立することを前提としている。

【数２】ｆ_ck＝２５６・ｆ(Ｓin) しかし、実際の商用電力系統においては、周波数ｆ(Ｓi
n)が±１％程度の偏差で変動するため、シフトクロック
の周波数ｆ_ckを一定値に固定すると、上記関係式が正確
には成立しない。そこで、本実施例では、後述の如くシ
フトクロックの周波数ｆ_ckを系統周波数に追従させる構
成を採っている。

【００３３】即ち、図２に示す如く２値化回路(61)から
得られる２値データＳinをパルス幅測定カウンター(63)
へ供給して、２値データＳinによって形成されるパルス
の幅を測定する。該パルス幅測定カウンター(63)には基
準クロックφ₁が供給されており、図５に示す如く２値
データＳinの立上りでリセットされて、Ｓinが“ハイ”
の期間はクロックφ₁の立上りでカウントアップし、Ｓi
nの立下りでカウントを停止する。そして、そのカウン
ト値ｎ₁をパルス幅情報として図２のＣＰＵ(64)へ送出
するのである。

【００３４】カウント値ｎ₁は、２値データＳinの半周
期を反映しているので、ＣＰＵ(64)は、次の数３により
２値データＳinの周波数ｆ(Ｓin)を算出する。尚、Ｔ₁
はクロックφ₁の周期(＝１／φ₁)である。

【数３】ｆ(Ｓin)＝１／(２・Ｔ₁・ｎ₁)＝φ₁／(２・ｎ
₁)

【００３５】ここで、基準クロックφ₁は、測定誤差を
最小限に抑えるため、周波数ｆ(Ｓin)に対して十分に高
い周波数(例えば１ＭＨｚ)に設定される。

【００３６】分周用カウンター(65)には第２の基準クロ
ックφ₂が供給されており、分周用カウンター(65)は、
下記数４の如く、適当な分周比ｎ₂で基準クロックφ₂を
分周することによって、上記数２の関係を成立させるた
めの周波数ｆ_ckを有するシフトクロックを生成するもの
である。

【数４】ｆ_ck＝φ₂／ｎ₂

【００３７】ここで、基準クロックφ₂は、周波数ｆ_ck
の精度を上げるためｎ_２をなるべく大きく出来るよう
に、十分に高い周波数(例えば４ＭＨｚ)に設定される。

【００３８】ＣＰＵ(64)は、数３によって算出した周波
数ｆ(Ｓin)に基づいて、分周用カウンター(65)に設定す
べき分周比ｎ₂を算出する。上記数２の関係を満足させ
るためには、カウント値ｎ₁と分周比ｎ₂の間に下記数５
の関係が成立することが必要である。

【００３９】

【数５】ｆ_ck＝φ₂／ｎ₂＝２５６・φ₁／(２・ｎ₁) 従って、分周比ｎ₂は下記数６によって算出される。

【数６】ｎ₂＝ｎ₁・φ₂／(１２８・φ₁)

【００４０】基準クロックの周波数φ₁、φ₂は所定の一
定値であるから、ＣＰＵ(64)は随時、パルス幅測定カウ
ンター(63)から得られるカウント値ｎ₁によって上記数
６から分周比ｎ₂を算出し、分周用カウンター(65)に設
定する。これによって、系統周波数が変動した場合に
も、これに追従して、上記数２の関係を満たす周波数ｆ
_ckのシフトクロックが生成され、シフトレジスター(７)
へ供給されるのである。

【００４１】例えば、φ₁＝１ＭＨｚ、φ₂＝４ＭＨｚに
設定すると、下記数７の関係が得られる。

【数７】ｎ₂＝ｎ₁／３２ここで、系統周波数が６０Ｈｚ±１％の範囲で変動する
と仮定すれば、周波数ｆ(Ｓin)、カウント値ｎ₁、分周
比ｎ₂、及び周波数ｆ_ckは、下記表１の如く変化するこ
とになる。

【００４２】

【表１】

【００４３】上記表１から明らかな様に、分周用カウン
ター(65)から得られるシフトクロックの周波数ｆ_ckは、
本来設定すべき256・ｆ(Sin)の値に対して、＋０.０１８
％〜＋０.３３％の誤差を有しているが、この程度の誤
差は実用上問題とならない。又、上記表１の計算では、
分周比ｎ₂の算出の際に小数点以下を切り捨てている
が、四捨五入することとすれば、上記誤差は更に小さく
抑えることが出来る。

【００４４】この様にして生成されたシフトクロックｆ
_ckは、図２の可変長シフトレジスタ回路(70)へ供給され
て、前述の如く可変長シフトレジスタ回路(70)からは、
ＣＰＵ(64)のスイッチ指令によって選択された所定段の
データＳoutが出力され、フィルター回路(62)へ送出さ
れる。フィルター回路(62)は２値データＳoutを正弦波
信号Ｓｂ′に変換し、これを図１の乗算器(44)へ供給す
る。この結果、インバータ主回路(２)からは、位相シフ
ト回路(６)による位相シフト量に応じた力率の電力が出
力され、これによって連系点の電圧が制御される。

【００４５】尚、インバ−タの出力電流を一定のままで
前記の位相シフト制御を行った場合、無効電力量の変化
に応じて有効電力量も変動する。出力電流をＩ、この時
の電圧値をＶ、シフト量をθとすると、有効電力Ｖｐと
無効電力Ｖｑは次式で算出される。Ｖｐ＝Ｖ・Ｉ・ｃｏｓθ Ｖｑ＝Ｖ・Ｉ・ｓｉｎθ よって有効電力を一定に保ちながら無効電力を制御する
ためには、シフト量θに合わせて出力電流値Ｉを変化さ
せる必要がある。但し、本実施例のインバ−タでは、制
御指令値は太陽電池の電圧値である。インバ−タが出力
する有効電力が減少すると、太陽電池から取り出し得る
有効電力も減少するため、太陽電池の電圧が上昇する。
その結果、インバ−タの出力電流を増大させる方向に制
御が働き、最終的にインバ−タの出力電流が増加する方
向に動作することとなる。同様に無効電力を減少させる
べく位相シフト量を減少させた場合でも、無効電力の減
少に応じて有効電力も増加するが、太陽電池の電圧が低
下するため、インバ−タの出力電流が減少する方向に制
御が働くこととなる。尚、インバータ主回路（２）及び
出力フィルター（５）は、無効電力制御に伴う電流増加
分を考慮した構造とする必要がある。

【００４６】図６は、上述の系統連系インバータの電圧
制御手続きを表わしており、一定の周期、例えば６０Ｈ
ｚに同期した周期、或いはその整数倍の周期で、この手
続きが繰り返される。ここで、制御せんとする電圧は、
商用電力系統(３)に対する連系点、即ち各家庭への引込
柱の電圧(系統電圧)であって、例えば系統電圧を１０７
Ｖ以下に抑える制御が行なわれる。但し、系統電圧はイ
ンバータ内部で検出することが出来ないので、引込柱か
らインバータ出力端までの電圧上昇分ΔＶｓだけ高い電
圧値(１０７Ｖ＋ΔＶｓ)を限界値として、インバータの
出力電圧を制御するのである。

【００４７】先ず、図６のステップＳ１にてインバータ
の出力電圧を検出し、ステップＳ２にて、該検出値が上
限値を越えているか否かが判断される。ＹＥＳのときは
ステップＳ３へ移行して、力率が限界値の範囲内である
か否かが判断される。ここで、力率の限界値は、系統側
の要請によって予め規定されているものである。

【００４８】力率が限界値の範囲内であるときは、力率
制御が可能であるので、ステップＳ４にて、図３に示す
データセレクター(72)をシフトレジスター(７)の最終段
から初段へ向けて位相進み方向へ切り換え、無効電力を
増加させる。図６のステップＳ３にて、力率がすでに限
界値である場合には、最早、力率制御は許容されないの
で、ステップＳ５へ移行して、インバータの出力を低下
させて、有効電力を減少させる。

【００４９】図７は、上述のステップＳ３〜Ｓ５を繰り
返すことによって、先ず矢印Ａで示す無効電力制御が行
なわれ、次に矢印Ｂで示す有効電力制御が行なわれて、
電圧が低下している様子を表わしている。無効電力制御
Ａでは、有効電力を一定に保ったまま無効電力を増加さ
せる。図示する例では、無効電力の増大に伴って力率が
前記限界値を下回わることとなり、無効電力制御によっ
ては、電圧を上限値Ｖｕ(例えば１０７Ｖ)以下に下げる
ことが出来ない。そこで、矢印Ｂの如く力率を一定に保
ったまま、有効電力を減少させることによって電圧を下
げているのである。これによって、電圧は上限値Ｖｕを
下回わり、更に有効電力を下げると、最終的には無効電
力が０となって、標準電圧Ｖｓ(例えば１０１Ｖ)が得ら
れる。

【００５０】図６のステップＳ２にて、インバータの出
力電圧の検出値が上限値を越えていないことが判断され
たときは、ステップＳ６へ移行して、そのときの有効電
力の抑制量がゼロ(インバータの定格)であるか否かが判
断される。ステップＳ６にて、有効電力の抑制量がゼロ
でないことが判断された場合は、インバータ出力に余裕
があるので、ステップＳ７にて有効電力を増大させ、電
圧を上げる。これによって、図７の矢印Ｂとは逆方向の
制御が行なわれることになる。

【００５１】ステップＳ６にて、有効電力の抑制量がゼ
ロであると判断された場合は、更にステップＳ８にて、
そのときの無効出力が０であるか否かが判断される。こ
こで、無効電力が０でない場合は、ステップＳ９にて無
効電力を減少させて、力率を改善する。これによって、
図７の矢印Ａとは逆方向の制御が行なわれることにな
る。

【００５２】図６の手続きによれば、インバータの出力
電圧、従って系統電圧を所定の限界値以下に抑制しつ
つ、有効電力の最大化が図られるから、太陽電池のエネ
ルギーを最大限に利用することが出来る。

【００５３】又、図２乃及び至図３に示す位相シフト回
路(６)によれば、２５６ビットのシフトレジスター(７)
と２つのカウンター(63)(65)をＣＰＵ(64)で制御する簡
易な構成により、アナログによる遅延処理に比べて精度
の高い力率制御を行なうことが出来る。この際のＣＰＵ
(64)の動作速度は、同様の精度をデジタルメモリによる
遅延処理で実施せんとする場合に比べて、遥かに遅いも
ので可く、大容量のメモリも不要である。

【００５４】上記実施例の説明は、本発明を説明するた
めのものであって、特許請求の範囲に記載の発明を限定
し、或は範囲を減縮する様に解すべきではない。又、本
発明の各部構成は上記実施例に限らず、特許請求の範囲
に記載の技術的範囲内で種々の変形が可能であることは
勿論である。例えば、図２のパルス幅測定カウンター(6
3)による測定は、系統電圧に同期して１周期毎に行なう
方式に限らず、例えば複数周期分についてのパルス幅を
測定して、平均化する測定方式も採用可能である。

【図面の簡単な説明】

【図１】本発明に係る系統連系インバータの構成を示す
ブロック図である。

【図２】位相シフト回路の構成を示すブロック図であ
る。

【図３】可変長シフトレジスタ回路の構成を示すブロッ
ク図である。

【図４】シフトレジスターの動作を表わすタイムチャー
トである。

【図５】パルス幅測定カウンターの動作を表わすタイム
チャートである。

【図６】系統連系インバータの電圧制御手続きを表わす
フローチャートである。

【図７】系統連系インバータにける無効電力と有効電力
の関係を示すグラフである。

【図８】従来の太陽電池発電システムの構成を示すブロ
ック図である。

【符号の説明】 (２) インバータ主回路 (４) インバータ制御回路 (５) 出力フィルター (６) 位相シフト回路 (70) 可変長シフトレジスタ回路 (７) シフトレジスター (61) ２値化回路 (62) フィルター回路 (63) パルス幅測定カウンター (64) ＣＰＵ (65) 分周用カウンター

───────────────────────────────────────────────────── フロントページの続き (72)発明者牧野康弘大阪府守口市京阪本通２丁目５番５号三洋電機株式会社内

Claims

【特許請求の範囲】

【請求項１】直流電源を電力系統へ連系するインバー
タにおいて、インバータの出力電流の位相をシフトする
ことによって力率を制御する回路であって、系統電圧に
同期した正弦波信号を作成する信号処理手段と、該手段
から得られる正弦波信号を２値データに変換する２値化
手段と、２値化手段から得られる２値データ列が入力さ
れるシフトレジスターと、シフトレジスターの各段から
パラレルに得られるデータの内、任意段のデータを選択
して出力するデータ選択手段と、データ選択手段の切換
えを制御する切換え制御手段と、データ選択手段から得
られるデータ列を正弦波信号に変換して出力するフィル
ター手段とを具えたことを特徴とする系統連系インバー
タの力率制御回路。
【請求項２】フィルター手段から出力される正弦波信
号は、インバータ制御のための電流指令値信号として、
インバータ出力電流制御手段へ供給される請求項１に記
載の力率制御回路。
【請求項３】切換え制御手段は、２値化手段から得ら
れる２値データ列のパルス幅を測定するパルス幅測定手
段と、シフトレジスターへ供給すべきシフトクロックを
生成するシフトクロック生成回路とを具え、シフトクロ
ック生成回路は、シフトレジスター全段についてのデー
タシフト時間が前記信号処理手段から得られる正弦波信
号の周期の瞬時値と一致する様、パルス幅測定手段の測
定値に基づいてシフトクロックの周波数を可変設定する
請求項１又は請求項２に記載の力率制御回路。
【請求項４】切換え制御手段は、系統電圧の検出手段
と、系統電圧の検出値が所定の上限値を上回ったとき、
無効電力を増大させるべくシフトレジスターの出力段を
選択する選択制御手段とを具えている請求項１乃至請求
項３の何れかに記載の力率制御回路。