CN109873633A - 驱动电路、包括驱动电路的半导体器件以及驱动电路的控制方法 - Google Patents

驱动电路、包括驱动电路的半导体器件以及驱动电路的控制方法 Download PDF

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Abstract

本公开的实施例涉及驱动电路、包括驱动电路的半导体器件以及驱动电路的控制方法。根据一个实施例，一种字线驱动器包括：第一反相器，其由第一电源电压驱动并且反相和输出译码信号；第二反相器，其由第二电源电压驱动并且反相和输出译码信号；第一PMOS晶体管，其被控制为基于第二反相器的输出信号而导通或关断；第一NMOS晶体管，其被控制为基于第一反相器的输出信号而导通或关断；以及第二PMOS晶体管，其设置在被提供有第二电源电压的电源电压端子与第一PMOS晶体管的栅极之间，并且与译码信号的下降同步地临时导通。

Description

驱动电路、包括驱动电路的半导体器件以及驱动电路的控制 方法
相关申请的交叉引用
于2017年12月1日提交的日本专利申请No.2017-231556的公开内容(包括说明书、附图和摘要)通过引用整体并入本文。
技术领域
本发明涉及驱动电路、包括驱动电路的半导体器件以及驱动电路的控制方法，并且涉及例如适合于在不增加功耗的情况下提高可靠性的驱动电路、包括驱动电路的半导体器件以及驱动电路的控制方法。
背景技术
通常，用于对存储器单元阵列的字线进行驱动的字线驱动器使用在高速操作和低功耗方面优异的CMOS栅极来配置。
这里，在驱动DRAM(动态随机存取存储器)、非易失性存储器等的字线的情况下，字线驱动器需要向字线施加尽可能高的电压，以便准确读取存储在存储器单元中的数据。因此，在驱动DRAM、非易失性存储器等的字线的情况下，字线驱动器通过由高于额定电压的电源电压进行驱动来向字线施加高电压。
然而，在使用CMOS栅极配置的字线驱动器中，高电压稳定地施加到多个特定MOS晶体管，并且因此这些MOS晶体管可能遭受介电击穿。因此，存在安装有字线驱动器的半导体器件的可靠性劣化的问题。
日本待审查专利申请公开No.Hei 11(1999)-163713中公开了这种问题的解决方案。日本待审查专利申请公开No.Hei 11(1999)-163713中公开的驱动器包括输出级反相器、第一反相器和第二反相器，第一反相器由高电压VDH驱动以向设置在输出级反相器中的PMOS晶体管的栅极输出输入信号Vin的反相信号，第二反相器由低电压VDL(<高电压VDH)驱动以向设置在输出级反相器中的NMOS晶体管的栅极输出输入信号Vin的反相信号。
这里，由于第二反相器由低电压VDL驱动，因此高电压不会稳定地施加到配置第二反相器的每个MOS晶体管。因此，配置第二反相器的每个MOS晶体管遭受介电击穿的可能性较低。因此，可以改进日本待审查专利申请公开No.Hei 11(1999)-163713中公开的驱动器的可靠性，因为可以减少遭受介电击穿的MOS晶体管的数目。
发明内容
然而，在日本待审查专利申请公开No.Hei 11(1999)-163713中公开的驱动器中，第一反相器的驱动电压(高电压VDH)不同于第二反相器的驱动电压(低电压VDL)。因此，第一反相器的输出信号上升所需要的时间段与第二反相器的输出信号上升所需要的时间段不同。因此，配置输出级反相器的PMOS晶体管和NMOS晶体管同时无意地导通。因此，存在直通电流增加的问题，导致功耗增加。
根据说明书和附图的描述，其他问题和新颖特征将变得很清楚。
根据一个实施例，一种驱动电路包括：第一反相器，其由第一电源电压驱动并且反相和输出第一输入信号；第二反相器，其由高于第一电源电压的第二电源电压驱动并且反相和输出第一输入信号；第一PMOS晶体管，其基于第二反相器的输出信号控制从被提供有第二电源电压的电源电压端子流向外部输出端子的电流；第一NMOS晶体管，其基于第一反相器的输出信号控制从外部输出端子流向参考电压端子的电流；以及第二PMOS晶体管，其设置在被提供有第二电源电压的电源电压端子与第一PMOS晶体管的栅极之间，并且与第一输入信号的下降同步地临时导通。
根据另一实施例，一种驱动电路的控制方法包括以下步骤：使用由第一电源电压驱动的第一反相器反相和输出第一输入信号；使用由高于第一电源电压的第二电源电压驱动的第二反相器反相和输出第一输入信号；基于第二反相器的输出信号控制在设置在被提供有第二电源电压的电源电压端子与外部输出端子之间的第一PMOS晶体管中流动的电流；基于第一反相器的输出信号控制设置在外部输出端子与参考电压端子之间的第一NMOS晶体管中流动的电流；以及与第一输入信号的下降同步地临时导通设置在被提供有第二电源电压的电源电压端子与第一PMOS晶体管的栅极之间的第二PMOS晶体管。
根据上述实施例，可以提供一种能够在不增加功耗的情况下提高可靠性的驱动电路、包括驱动电路的半导体器件和驱动电路的控制方法。
附图说明
图1是用于示出根据第一实施例的半导体器件的配置示例的框图；
图2是用于示出图1所示的脉冲信号生成单元的具体配置示例的电路图；
图3是用于示出图1所示的脉冲信号生成单元的动作的定时图；
图4是用于示出图1所示的半导体器件中设置的字线驱动器的具体配置示例的电路图；
图5是用于示出图4所示的字线驱动器的操作的定时图；
图6是用于示出根据第二实施例的半导体器件中设置的字线驱动器的具体配置示例的电路图；
图7是用于示出图6所示的字线驱动器的操作的定时图；
图8是用于示出根据第三实施例的半导体器件的配置示例的框图；
图9是用于示出图8所示的半导体器件中设置的地址译码器的配置示例的图；
图10是用于示出根据第四实施例的半导体器件中设置的字线驱动器的具体配置示例的电路图；
图11是用于示出偏置生成电路的配置示例的图；
图12是用于示出根据在产生实施例之前的构思的半导体器件的配置示例的框图；
图13是用于示出图12所示的半导体器件中设置的字线驱动器的具体配置示例的电路图；
图14是用于示出图13所示的字线驱动器的操作的定时图；
图15是用于示出根据在产生实施例之前的构思的半导体器件中设置的字线驱动器的具体配置示例的电路图；以及
图16是用于示出图15所示的字线驱动器的操作的定时图。
具体实施方式
为了使说明清楚，以下描述和附图被适当地省略和简化。另外，附图中示出为用于执行各种处理的功能块的每个要素可以使用CPU、存储器或其他电路作为硬件来配置，并且可以通过作为软件加载到存储器的程序等来实现。因此，本领域技术人员可以理解，这些功能块可以以各种形式实现，诸如仅硬件、仅软件或其组合，并且不限于这些中的任何一个。应当注意，在每个附图中相同的要素后面是相同的符号，并且其重复说明被适当地省略。
此外，上述程序可以使用各种类型的非瞬态计算机可读介质来存储和提供给计算机。非瞬态计算机可读介质包括各种类型的有形记录介质。非瞬态计算机可读介质的示例包括磁记录介质(例如，软盘、磁带或硬盘驱动器)、磁光记录介质(例如，磁光盘)、CD-ROM(只读存储器)、CD-R、CD-R/W和半导体存储器(例如，掩模ROM、PROM(可编程ROM)、EPROM(可擦除PROM)、闪存ROM或RAM(随机存取存储器))。此外，程序可以通过各种类型的瞬态计算机可读介质提供给计算机。瞬态计算机可读介质的示例包括电信号、光信号和电磁波。程序可以由瞬态计算机可读介质经由有线通信路径(诸如电线或光纤等)或无线通信路径提供给计算机。
<发明人先前的考虑>
在描述根据第一实施例的半导体器件的细节之前，将描述发明人先前考虑的半导体器件。
图12是用于示出根据在产生实施例之前的构思的半导体器件5的配置示例的框图。半导体器件5例如是DRAM、非易失性存储器等，并且读取和输出在配置存储器单元阵列的存储器单元中由地址信号指定的地址处存储在存储器单元中的数据。
具体地，半导体器件5至少包括地址译码器51、与n行中的字线WL1至WLn相关联地设置的n(n是自然数)个字线驱动器52、存储器单元阵列53和读出放大器54。应当注意，在以下描述中，n个字线驱动器52也称为字线驱动器52_1至52_n。
地址译码器51对地址信号AD1进行译码以生成n个译码信号D1至Dn。字线驱动器52_1至52_n驱动译码信号D1至Dn，并且分别将其输出到字线WL1至WLn。在下文中，输出到字线WL1至WLn的信号被称为字线信号W1至Wn。
存储器单元阵列53使用以矩阵方式布置的多个存储器单元来配置，例如，具有n行和m列(n和m是自然数)。当读取数据时，n个字线WL1至WLn中由地址信号AD1指定的字线被激活(即，指示H电平)。此外，所有其他字线都被禁用(即，指示L电平)。因此，与激活的字线相关联地设置的m列中的存储器单元中存储的数据片传播通过m个位线。
读出放大器54放大传播通过m个位线的数据中的传播通过由地址信号AD1指定(选择)的位线的数据，并且输出放大的数据作为读取数据。
(字线驱动器52的具体配置示例)
图13是用于示出字线驱动器52的具体配置示例的电路图。图13例示了字线驱动器52是第一行中的字线驱动器52_1的情况。然而，这同样适用于字线驱动器52_2至52_n的情况。
如图13所示，字线驱动器52_1使用在高速操作和低功耗方面很优异的CMOS栅极来配置。这里，为了准确地读取存储在DRAM、非易失性存储器等的存储器单元中的数据，需要向字线施加更高的电压。因此，由于字线驱动器52_1由高于电源电压VDD1(VDD1是额定电压)的电源电压VDD2驱动，所以字线驱动器52_1向字线WL1施加高电压。
具体地，字线驱动器52_1包括PMOS晶体管MP0和MP3以及NMOS晶体管MN0和MN3。前一级的反相器使用晶体管MP0和MN0来配置。后一级的反相器使用晶体管MP3和MN3来配置。
在晶体管MP0中，源极耦合到被提供有电源电压VDD2的电源电压端子(在下文中称为电源电压端子VDD2)，漏极耦合到节点N51，并且栅极耦合到输入端子IN1，输入端子IN1被提供有指示参考电压VSS与电源电压VDD1之间的电压范围的译码信号D1。
在晶体管MN0中，源极耦合到被提供有参考电压VSS的参考电压端子(在下文中称为参考电压端子VSS)，漏极耦合到节点N51，并且栅极耦合到输入端子IN1。
在晶体管MP3中，源极耦合到电源电压VDD2，漏极耦合到输出端子OUT1，并且节点N51的电压(即，前一级的反相器的输出)被施加到栅极。在晶体管MN3中，源极耦合到参考电压VSS，漏极耦合到输出端子OUT1，并且节点N51的电压(即，前一级的反相器的输出)被施加到栅极。另外，输出端子OUT1的电压被输出作为字线信号W1。
如上所述，字线驱动器52_1由高于电源电压VDD1的电源电压VDD2驱动。因此，在字线驱动器52_1响应于译码信号D1的激活而激活字线信号W1的情况下，字线驱动器52_1可以向字线WL1施加高于电源电压VDD1的电源电压VDD2作为字线信号W1。
(字线驱动器52的操作)
图14是用于示出字线驱动器52的操作的定时图。图14例示了字线驱动器52是第一行中的字线驱动器52_1的情况。然而，这同样适用于字线驱动器52_2至52_n的情况。
在执行数据读取操作的情况下，从地址译码器51输出的n个译码信号D1至Dn中的一个上升。在图14的示例中，译码信号D1上升(时间t51)。因此，字线信号W1被激活。也就是说，字线信号W1上升(时间t52)。当数据读取操作完成时，译码信号D1下降(时间t53)。因此，字线信号W1被禁用。也就是说，字线信号W1下降(时间t54)。应当注意，在译码信号D1被激活的时段(时间t51到t53)期间晶体管MP0没有完全关断，因为栅极与源极之间的电位差对应于VDD2与VDD1之间的差。因此，一些直通电流流入晶体管MP0和MN0。然而，如果电源电压VDD2等于或小于通过将PMOS晶体管的阈值电压(绝对值)与电源电压VDD1相加而获得的电压值，则直通电流变小。此外，在译码信号D1被激活的时段期间限制了直通电流。因此，在本实施例中假定直通电流可忽略地小。
这里，字线驱动器52需要具有高可靠性以及高速操作和低功耗。在下文中，将具体描述影响高速操作、低功耗和高可靠性中的每个的因素。
首先，有两个因素影响高速操作：由所选择的激活字线的字线驱动器引起的延迟和由所选择的禁用字线的字线驱动器引起的延迟。前者影响对存储器单元阵列的访问时间(从传输诸如地址信号或时钟信号等访问信号到读取所存储的数据所需要的时间)和访问周期(从传输特定访问信号到传输下一访问信号所需要的时间)，并且后者影响对存储器单元阵列的访问周期。
接下来，有两个主要因素影响低功耗：由所选择的字线驱动器对字线的负载电容充电或放电的电流，以及在所选择的字线驱动器中生成的直通电流。
此外，TDDB(时间相关的介电击穿)是影响高可靠性的因素。TDDB是由稳定地向晶体管施加高电压而引起的非选择的字线驱动器中设置的晶体管的介电击穿现象。TDDB很可能由于所施加的电压的上升和施加有高电压的晶体管的尺寸的增加而发生。
这里，在设置在非选择的字线上的每个字线驱动器52的晶体管MP0和MN3中，高电源电压VDD2稳定地施加在每个晶体管的栅极与源极之间，并且因此发生TDDB的可能性很高。结果，存在半导体器件5的可靠性劣化的问题。随着电源电压VDD2的值增加以便增加存储器单元电流或者增强字线驱动器52的驱动能力，问题变得很显著。
应当注意，如果晶体管MP0和MN3的尺寸减小，则会抑制TDDB的发生。然而，在激活状态下禁用字线所需要的延迟时间增加，并且因此数据读取周期变长。
为了解决这样的问题，发明人接下来考虑字线驱动器62。
(字线驱动器62的具体配置示例)
图15是用于示出根据在产生实施例之前的构思的半导体器件6中设置的字线驱动器62的具体配置示例的电路图。图15例示了字线驱动器62是第一行中的字线驱动器62_1的情况。然而，这同样适用于字线驱动器62_2至62_n的情况。
如图15所示，字线驱动器62_1包括PMOS晶体管MP1至MP3和NMOS晶体管MN1至MN3。反相器INV1使用晶体管MP1和MN1来配置。反相器INV2使用晶体管MP2和MN2来配置。
在配置反相器INV1的晶体管MP1中，源极耦合到被提供有电源电压VDD1的电源电压端子(下文中称为电源电压端子VDD1)，漏极耦合到节点N61，并且栅极耦合到被提供有译码信号D1的输入端子IN1。在晶体管MN1中，源极耦合到参考电压端子VSS，漏极耦合到节点N61，并且栅极耦合到输入端子IN1。
在配置反相器INV2的晶体管MP2中，源极耦合到电源电压端子VDD2，漏极耦合到节点N62，并且栅极耦合到输入端子IN1。在晶体管MN2中，源极耦合到参考电压端子VSS，漏极耦合到节点N62，并且栅极耦合到输入端子IN1。
晶体管MP3是上拉元件，并且基于反相器INV2的输出电压控制从电源电压端子VDD2流向输出端子OUT1的电流。具体地，在晶体管MP3中，源极耦合到电源电压端子VDD2，漏极耦合到输出端子OUT1，并且栅极耦合到反相器INV2的输出。
晶体管MN3是下拉元件，并且基于反相器INV1的输出电压控制从输出端子OUT1流向参考电压端子VSS的电流。具体地，在晶体管MN3中，源极耦合到参考电压端子VSS，漏极耦合到输出端子OUT1，并且栅极耦合到反相器INV1的输出。
这里，如上所述，TDDB可能出现在字线驱动器52中的两个晶体管MP0和MN3中。相反，由于反相器INV1由字线驱动器62中的电源电压VDD1驱动，所以在非选择状态下，电源电压VDD2稳定地施加在仅晶体管MP2的栅极与源极之间。也就是说，TDDB可能仅出现在字线驱动器62中的晶体管MP2中，并且晶体管MN3被排除。因此，与字线驱动器52的情况相比，可以减少TDDB在字线驱动器62中的发生。
此外，晶体管MN3的栅极的尺寸通常是晶体管MP2的栅极的尺寸的三倍。因此，通过从发生TDDB的目标中排除晶体管MN3，可以显著降低TDDB在字线驱动器62中的发生概率。结果，可以提高半导体器件6的可靠性。
应当注意，由于降低了TDDB的发生概率，所以通过将电源电压VDD2的值设置为大于在字线驱动器52的情况下的值，可以提高字线驱动器62的驱动能力。
然而，由于提供给反相器INV1的驱动电压与提供给字线驱动器62中的反相器INV2的驱动电压不同，因此反相器INV1的输出信号上升所需要的时间段与反相器INV2的输出信号上升所需要的时间不同。因此，设置在输出级上的晶体管MP3和晶体管MN3同时无意地导通。因此，存在直通电流增加的问题，导致功耗增加。
(字线驱动器62的操作)
图16是用于示出字线驱动器62的操作的定时图。图16例示了字线驱动器62是第一行中的字线驱动器62_1的情况。然而，这同样适用于字线驱动器62_2至62_n的情况。
在数据读取操作中，译码信号D1首先上升(时间t61)。因此，反相器INV1和INV2中的每个的输出信号下降(时间t62)。因此，晶体管MP3导通，并且晶体管MN3关断。因此，字线信号W1被激活。也就是说，字线信号W1上升(时间t63)。
此后，当数据读取操作完成时，译码信号D1下降(时间t64)。因此，反相器INV1和INV2中的每个的输出信号开始上升(时间t65)。当反相器INV1和INV2中的每个的输出信号上升时(时间t66和时间t67)，晶体管MP3关断，并且晶体管MN3导通。因此，字线信号W1被禁用。也就是说，字线信号W1下降(时间t68)。
这里，反相器INV1由电源电压VDD1驱动，并且反相器INV2由高于电源电压VDD1的电源电压VDD2驱动。因此，反相器INV2的输出信号上升到电源电压VDD2的电平的时间(时间t67)晚于反相器INV1的输出信号上升到电源电压VDD1的电平的时间(时间t66)。因此，晶体管MN3在晶体管MP3关断之前完全导通。因此，由于在从在反相器INV1的输出信号上升到电源电压VDD1的电平之后晶体管MN3完全导通的时间到在反相器INV2的输出信号上升到电源电压VDD2的电平之后晶体管MP3关断的时间的时段(时间t66到t67)中晶体管MP3和MN3同时导通，所以直通电流增加，导致功耗增加。
应当注意，如果晶体管MP2的尺寸增大，则晶体管MP3关断时的时间(时间t67)可以提前到大约晶体管MN3完全导通的时间(时间t66)。因此，抑制了直通电流的增加。然而，如果晶体管MP2的尺寸增大，则晶体管MP2中出现TDDB的概率变高。
或者，如果晶体管MP1的尺寸减小，则晶体管MN3完全导通的时间(时间t66)可以延迟到大约晶体管MP3关断的时间(时间t67)。因此，抑制了直通电流的增加。然而，如果晶体管MP1的尺寸减小，则字线驱动器62的操作速度变慢。
结果，发明人发现了根据第一实施例的半导体器件1，其可以在抑制功耗增加的同时提高可靠性。
<第一实施例>
图1是用于示出根据第一实施例的半导体器件1的配置示例的框图。半导体器件1例如是DRAM、非易失性存储器等，并且读取和输出在配置存储器单元阵列的存储器单元中由地址信号指定的地址处存储在存储器单元中的数据。
具体地，半导体器件1至少包括地址译码器11、n(n是自然数)个字线驱动器12、存储器单元阵列13、读出放大器14和n个脉冲信号生成单元15。n个字线驱动器12和n个脉冲信号生成单元15与n行中的字线WL1至WLn相关联地设置。在以下描述中，n个字线驱动器12也称为字线驱动器12_1至12_n。此外，n个脉冲信号生成单元15也称为脉冲信号生成单元15_1至15_n。
地址译码器11对地址信号AD1进行译码以生成n个译码信号D1至Dn。
脉冲信号生成单元15_1至15_n分别生成与译码信号D1至Dn的下降相关联地临时下降的脉冲信号P1至Pn。这些脉冲信号P1至Pn分别被提供给字线驱动器12_1至12_n。
(脉冲信号生成单元15的具体配置)
图2是用于示出脉冲信号生成单元15的具体配置示例的电路图。图2例示了脉冲信号生成单元15是第一行中的脉冲信号生成单元15_1的情况。然而，这同样适用于脉冲信号生成单元15_2至15_n的情况。
如图2所示，脉冲信号生成单元15_1包括延迟元件151和OR(或)电路152。延迟元件151输出译码信号D1的反相信号。OR电路152输出译码信号D1和延迟元件151的输出信号的逻辑和，作为脉冲信号P1。
图3是用于示出脉冲信号生成单元15_1的操作的定时图。
如图3所示，当译码信号D1上升时(时间t21)，延迟元件151的输出信号此后下降(时间t22)。此时，脉冲信号P1保持在H电平。此后，当译码信号D1下降时(时间t23)，延迟元件151的输出信号此后上升(时间t25)。此时，脉冲信号P1根据译码信号D1的下降而下降(时刻t24)，并且根据延迟元件151的输出信号的上升而上升(时刻t26)。也就是说，脉冲信号P1临时下降(时刻t24至t26)。
将再次参考图1继续说明。
字线驱动器12_1至12_n分别驱动译码信号D1至Dn以输出到字线WL1至WLn。在下文中，输出到字线WL1至WLn的信号被称为字线信号W1至Wn。
存储器单元阵列13使用以矩阵方式布置的多个存储器单元来配置，例如，具有n行和m列(n和m是自然数)。当读取数据时，n个字线WL1至WLn中由地址信号AD1指定的字线被激活(指示H电平)，并且所有其他字线被禁用(指示L电平)。因此，与激活的字线相关联地设置的m列中的存储器单元中存储的数据片传播通过m个位线。
读出放大器14放大传播通过m个位线的数据中的传播通过由地址信号AD1指定(选择)的位线的数据，并且输出放大的数据作为读取数据。
(字线驱动器12的具体配置)
图4是用于示出字线驱动器12的具体配置示例的电路图。图4例示了字线驱动器12是第一行中的字线驱动器12_1的情况。然而，这同样适用于字线驱动器12_2至12_n的情况。
如图4所示，字线驱动器12_1包括PMOS晶体管MP1至MP4以及NMOS晶体管MN1至MN3。反相器INV1使用晶体管MP1和MN1来配置。反相器INV2使用晶体管MP2和MN2来配置。
在配置反相器INV1的晶体管MP1中，源极耦合到电源电压端子VDD1，漏极耦合到节点N11，并且栅极耦合到被提供有译码信号D1的输入端子IN1。在晶体管MN1中，源极耦合到参考电压端子VSS，漏极耦合到节点N11，并且栅极耦合到输入端子IN1。
在配置反相器INV2的晶体管MP2中，源极耦合到电源电压端子VDD2，漏极耦合到节点N12，并且栅极耦合到输入端子IN1。在晶体管MN2中，源极耦合到参考电压端子VSS，漏极耦合到节点N12，并且栅极耦合到输入端子IN1。
晶体管MP3是上拉元件，并且基于反相器INV2的输出电压控制从电源电压端子VDD2流向输出端子OUT1的电流。具体地，在晶体管MP3中，源极耦合到电源电压端子VDD2，漏极耦合到输出端子OUT1，并且栅极耦合到反相器INV2的输出。
晶体管MN3是下拉元件，并且基于反相器INV1的输出电压控制从输出端子OUT1流向参考电压端子VSS的电流。具体地，在晶体管MN3中，源极耦合到参考电压端子VSS，漏极耦合到输出端子OUT1，并且栅极耦合到反相器INV1的输出。
晶体管MP4是用于加速晶体管MP3的关断操作的上拉元件，并且由与译码信号D1的下降同步地临时下降的脉冲信号P1临时导通。具体地，在晶体管MP4中，源极耦合到电源电压端子VDD2，漏极耦合到晶体管MP3的栅极，并且栅极耦合到被提供有脉冲信号P1的输入端子IN2。
这里，由于反相器INV1由字线驱动器12_1中的电源电压VDD1驱动，所以在非选择状态下，电源电压VDD2稳定地施加在仅晶体管MP2的栅极与源极之间。也就是说，TDDB可能仅出现在字线驱动器12_1中的晶体管MP2中，并且晶体管MN3被排除。因此，与字线驱动器52_1的情况相比，可以减少TDDB在字线驱动器12_1中的发生。
此外，晶体管MN3的栅极的尺寸通常是晶体管MP2的栅极的尺寸的三倍。因此，通过从发生TDDB的目标中排除晶体管MN3，可以显著降低TDDB在字线驱动器12_1中的发生概率。结果，可以提高半导体器件1的可靠性。
应当注意，由于降低了TDDB的发生概率，所以通过将电源电压VDD2的值设置为大于在字线驱动器52_1的情况下的值，可以提高字线驱动器12_1的驱动能力。
(字线驱动器12的操作)
图5是用于示出字线驱动器12的操作的定时图。图5例示了字线驱动器12是第一行中的字线驱动器12_1的情况。然而，这同样适用于字线驱动器12_2至12_n的情况。
在执行数据读取操作的情况下，从地址译码器11输出的n个译码信号D1至Dn中的一个上升。在图5的示例中，译码信号D1上升(时间t11)。因此，反相器INV1和INV2中的每个的输出信号下降(时间t12)。因此，晶体管MP3导通，并且晶体管MN3关断。因此，字线信号W1被激活。也就是说，字线信号W1上升(时间t13)。
此后，当数据读取操作完成时，译码信号D1下降(时间t14)。因此，反相器INV1和INV2中的每个的输出信号开始上升(时间t15)。当反相器INV1和INV2中的每个的输出信号上升时(时间t16)，晶体管MP3关断，并且晶体管MN3导通。因此，字线信号W1被禁用。也就是说，字线信号W1下降(时间t17)。应当注意，在译码信号D1被激活的时段(时间t11到t14)期间晶体管MP4和MP2没有完全关断，因为每个晶体管的栅极与源极之间的电位差对应于VDD2与VDD1之间的差。因此，一些直通电流流入晶体管MP4和MN2以及晶体管MP2和MN2中的每个。然而，如果电源电压VDD2等于或小于通过将PMOS晶体管的阈值电压(绝对值)与电源电压VDD1相加而获得的电压值，则直通电流变小。此外，译码信号D1被激活的时段是受到限制的。因此，在本实施例中假定直通电流可忽略地小。此外，甚至在(在时间t17之后)字线信号W1被禁用之后，晶体管MP4也没有完全关断。然而，此时，由于晶体管MP2导通并且晶体管MP3的栅极电压(节点12的电压)上升到电源电压VDD2的电平，所以即使晶体管MP4没有完全关断，也没有问题。
这里，反相器INV1由电源电压VDD1驱动，并且反相器INV2由高于电源电压VDD1的电源电压VDD2驱动。因此，如果不采取措施，则反相器INV2的输出信号上升到电源电压VDD2的电平的时间(时间t16')晚于反相器INV1的输出信号上升到电源电压VDD1的电平的时间(时间t16)。因此，晶体管MN3在晶体管MP3关断之前完全导通。因此，由于在从晶体管MN3完全导通的时间到晶体管MP3关断的时间的时段(时间t16到t16')中晶体管MP3和MN3同时导通，所以直通电流增加，从而导致功耗增加。
因此，在根据本实施例的字线驱动器12_1中，晶体管MP4由与译码信号D1的下降同步地临时下降的脉冲信号P1临时导通。因此，电荷通过晶体管MP4从电源电压端子VDD2快速地累积到晶体管MP3的栅极，并且晶体管MP3的栅极电压快速上升。因此，晶体管MP3立即从导通切换到关断。
因此，晶体管MP3关断的时间可以提前到大约晶体管MN3完全导通的时间(时间t16)。因此，可以缩短从晶体管MN3完全导通的时间到晶体管MP3关断的时间的时段(理想地消除)。因此，抑制了直通电流的增加，并且结果，抑制了功耗的增加。
应当注意，在晶体管MP3的栅极电压充分升高之后，脉冲信号P1从L电平变为H电平(电源电压VDD1的电平)。因此，可以防止电源电压VDD2稳定地施加在晶体管MP4的栅极与源极之间。结果，可以防止在晶体管MP3中发生TDDB。
此外，脉冲信号P1下降的时间优选地尽可能接近(理想地匹配)译码信号D1下降的时间。例如，如果脉冲信号P1下降的时间变得比译码信号D1下降的时间快得多，则晶体管MP4在晶体管MN2关断之前导通。因此，在晶体管MP4和MN2中流动的直通电流增加。另一方面，如果脉冲信号P1下降的时间变得比译码信号D1下降的时间慢得多，则晶体管MP不能立即关断。因此，在晶体管MP3和MN3中流动的直通电流增加。
应当注意，由于抑制了直通电流的增加，因此不必增大晶体管MP2的尺寸或减小晶体管MP1的尺寸。因此，可以保持高可靠性和高速操作。
如上所述，在根据该实施例的半导体器件1中，每个字线驱动器包括晶体管MP4，晶体管MP4设置在电源电压端子VDD2与输出级中的晶体管MP3的栅极之间并且与译码信号的下降同步地临时导通。因此，由于在根据本实施例的半导体器件1中可以立即关断输出级中的晶体管MP3，所以可以缩短输出级中的晶体管MP3和MN3同时导通的时段。结果，可以抑制在输出级中的晶体管MP3和MN3中流动的直通电流的增加。也就是说，可以在不增加功耗的情况下提高根据本实施例的半导体器件1的可靠性。
<第二实施例>
图6是用于示出根据第二实施例的半导体器件2中设置的字线驱动器22的配置示例的图。应当注意，字线驱动器22对应于半导体器件1的字线驱动器12。图6例示了字线驱动器22是第一行中的字线驱动器22_1的情况。然而，这同样适用于字线驱动器22_2至22_n的情况。
如图6所示，与字线驱动器12_1相比，字线驱动器22_1还包括N沟道MOS晶体管MN4。字线驱动器22_1的其他配置与字线驱动器12_1的配置相同，并且因此将省略其说明。
晶体管MN4是用于加速输出端子OUT1的电荷提取的下拉元件，并且由与译码信号D1的下降同步地临时上升的脉冲信号P1b临时导通。脉冲信号P1b例如是脉冲信号P1的反相信号。具体地，在晶体管MN4中，源极耦合到参考电压端子VSS，漏极耦合到输出端子OUT1，并且栅极耦合到被提供有脉冲信号P1b的输入端子IN3。
应当注意，晶体管MN4与晶体管MN3的尺寸比不受特别限制，但是晶体管MN3的尺寸理想地小于晶体管MN4的尺寸。具体地，晶体管MN3的尺寸约为晶体管MN4的尺寸的三分之一。
(字线驱动器22的操作)
图7是用于示出字线驱动器22的操作的定时图。图7例示了字线驱动器22是第一行中的字线驱动器22_1的情况。然而，这同样适用于字线驱动器22_2至22_n的情况。
在执行数据读取操作的情况下，从地址译码器11输出的n个译码信号D1至Dn中的一个上升。在图7的示例中，译码信号D1上升(时间t31)。因此，反相器INV1和INV2中的每个的输出信号下降(时间t32)。因此，晶体管MP3导通，并且晶体管MN3关断。因此，字线信号W1被激活。也就是说，字线信号W1上升(时间t33)。
此后，当数据读取操作完成时，译码信号D1下降(时间t34)。因此，反相器INV1和INV2中的每个的输出信号开始上升(时间t35)。当反相器INV1和INV2中的每个的输出信号上升时(时间t36)，晶体管MP3关断，并且晶体管MN3导通。因此，字线信号W1被禁用。也就是说，字线信号W1下降(时间t37)。
这里，在根据本实施例的字线驱动器22_1中，晶体管MP4由与译码信号D1的下降同步地临时下降的脉冲信号P1临时导通。因此，电荷通过晶体管MP4从电源电压端子VDD2快速地累积到晶体管MP3的栅极，并且晶体管MP3的栅极电压快速上升。因此，晶体管MP3立即从导通切换到关断。
因此，晶体管MP3关断的时间可以提前到大约晶体管MN3完全导通的时间(时间t36)。因此，可以缩短从晶体管MN3完全导通的时间到晶体管MP3关断的时间的时段(理想地消除)。因此，抑制了直通电流的增加，并且结果，抑制了功耗的增加。
应当注意，在某些情况下，晶体管MP3关断的时间与晶体管MN3完全导通的时间完全匹配实际上是困难的。因此，在根据本实施例的字线驱动器22_1中，晶体管MN4由与译码信号D1的下降同步地临时上升的脉冲信号P1b临时导通。因此，输出端子OUT1的电荷不仅通过晶体管MN3而且通过晶体管MN4被提取。因此，由于可以减小直通电流在其中流动的晶体管MN3的尺寸，所以减小了直通电流。例如，在晶体管MN3的尺寸是晶体管MN4的尺寸的三分之一的情况下，直通电流减小为大约四分之一。
<第三实施例>
图8是用于示出根据第三实施例的半导体器件3的配置示例的框图。半导体器件3与半导体器件1在地址译码器的结构方面不同，并且脉冲信号生成单元15的数目不同。在下文中，将具体描述第三实施例。
具体地，半导体器件3至少包括地址译码器31、n个字线驱动器12、存储器单元阵列13、读出放大器14和p(p是小于n的自然数)个脉冲信号生成单元15。
在以下描述中，p个脉冲信号生成单元15也称为脉冲信号生成单元15_1至15_p。此外，n个字线驱动器12中从脉冲信号生成单元15_i(i是从1到p的自然数)被提供有脉冲信号Pi的q(q是n/p)个字线驱动器12也被称为字线驱动器12_i_1至12_i_q。应当注意，字线驱动器12_1_1对应于字线驱动器12_1，并且字线驱动器12_p_q对应于字线驱动器12_n。
(地址译码器31的具体配置示例)
图9是用于示出地址译码器31的具体配置示例的图。应当注意，图9示出了除了地址译码器31之外的p个脉冲信号生成单元15_1至15_p。
如图9所示，地址译码器31包括预译码器311和312以及p个AND(与)电路组313_1至313_p。
预译码器311对例如使用配置地址信号AD1的多个位中的高阶位配置的地址信号(下文中称为高阶地址信号)进行译码，并且输出预译码信号Dh_1至Dh_p。预译码器312对例如使用配置地址信号AD1的位中的其余的低阶位配置的地址信号(下文中称为低阶地址信号)进行译码，并且输出预译码信号Dl_1至Dl_q。
AND电路组313_1至313_p中的每个使用q个AND电路来配置。AND电路组313_i(i是从1到p的自然数)将从预译码器311输出的预译码信号Dh_i乘以从预译码器312输出的预译码信号Dl_1至Dl_q，并且输出结果为译码信号D1_i_1至D1_i_q。应当注意，译码信号D1_1_1对应于译码信号D1，并且译码信号D1_p_q对应于译码信号Dn。
从预译码器311输出的预译码信号Dh_1至Dh_p分别被提供给脉冲信号生成单元15_1至15_p。
将再次参考图8继续说明。
脉冲信号生成单元15_1至15_p分别输出与预译码信号Dh_1至Dh_p的下降同步地临时下降的脉冲信号P1至Pp。脉冲信号Pi(i是从1到p的自然数)被提供给q个字线驱动器12_i_1至12_i_q。
字线驱动器12_i_1至12_i_q分别驱动译码信号D1_i_1至D1_i_q以输出到字线WL1_i_1至WL1_i_q。应当注意，字线WL1_1_1对应于字线WL1，并且字线WL1_p_q对应于字线WLn。
半导体器件3的其他配置与半导体器件1的配置相同，并且因此将省略其说明。
如上所述，根据本实施例的半导体器件3仅基于具有通过译码高阶地址信号而生成的p位宽度的预译码信号来生成具有p(p<n)位宽度的脉冲信号P1至Pp，而不是基于通过译码地址信号AD1而生成的n个译码信号来生成n个脉冲信号P1至Pn。因此，根据本实施例的半导体器件3可以减少脉冲信号生成单元15的数目，并且因此电路规模的增加可以得到抑制。
根据本实施例的半导体器件3基于通过译码高阶地址信号而生成的具有p位宽度的预译码信号来生成译码信号D1至Dn以及脉冲信号P1至Pp中的每个。因此，可以容易地对准译码信号D1至Dn的下降定时和脉冲信号P1至Pp的下降定时，并且因此在每个字线驱动器12中设置的晶体管MP3和MN3中流动的直通电流的增加可以得到抑制。
在本实施例中，描述了半导体器件3包括字线驱动器12_1至12_n的情况作为示例。然而，本发明不限于此，而是半导体器件3可以包括字线驱动器22_1至22_n。
<第四实施例>
图10是用于示出根据第四实施例的半导体器件4中设置的字线驱动器42的配置示例的图。应当注意，字线驱动器42对应于半导体器件1的字线驱动器12。图10例示了字线驱动器42是第一行中的字线驱动器42_1的情况。然而，这同样适用于字线驱动器42_2至42_n的情况。
如图10所示，与字线驱动器12_1相比，字线驱动器42_1包括反相器INV2a而不是反相器INV2。在反相器INV2a中，晶体管MP2的栅极耦合到被提供有偏置信号B1的输入端子IN4。反相器INV2a的其他配置与反相器INV2的配置相同，并且因此将省略其说明。
例如，在待机模式被切换到正常操作模式时启动内部电源电路的情况下，激活偏置信号B1。
图11是用于示出偏置生成电路BG1的配置示例的图。应当注意，反相器INV2a也在图11中示出。
如图11所示，偏置生成电路BG1包括P沟道MOS晶体管MP5和恒流源I1。在晶体管MP5中，源极耦合到电源电压端子VDD2，并且漏极和栅极耦合到偏置生成电路BG1的输出端子。恒流源I1的输入端子耦合到偏置生成电路BG1的输出端子，并且恒流源I1的输出端子耦合到参考电压端子VSS。
这里，设置在偏置生成电路BG1中的晶体管MP5和设置在反相器INV2a中的晶体管MP2以电流镜像方式彼此耦合。因此，与在晶体管MP5的源极与漏极之间流动的电流(在恒流源I1中流动的电流)成比例的电流总是在晶体管MP2的源极与漏极之间流动。
相反，在晶体管MN2的源极与漏极之间流动的电流取决于输入信号D1的电压电平而不同。例如，在输入信号D1被激活以指示H电平的情况下，恒定电流在晶体管MN2的源极与漏极之间流动。此时，节点N12(晶体管MP3的栅极)由晶体管MN2放电，并且因此L电平被指示。应当注意，为了保持稳定操作和高速操作，调节在晶体管MP2的源极与漏极之间流动的电流，以便基本上小于在晶体管MN2的源极与漏极之间流动的电流。
另一方面，在输入信号D1被禁用以指示L电平的情况下，在晶体管MN2的源极与漏极之间流动的电流停止。此时，节点N12(晶体管MP3的栅极)由具有大的驱动能力的晶体管MP4充电，并且因此H电平被指示。应当注意，尽管在节点N12的充电完成之后晶体管MP4关断，但是节点N12保持在H电平，因为晶体管MP3以高电阻导通。
这里，晶体管MP5的阈值电压仅施加在偏置生成电路BG1中设置的晶体管MP5的栅极与源极之间，并且高电源电压VDD2被不稳定地施加。同样地，晶体管MP5的阈值电压仅施加在每个字线驱动器的反相器INV2a中设置的晶体管MP2的栅极与源极之间，并且高电源电压VDD2被不稳定地施加。因此，抑制了TDDB在晶体管MP5和MP2中的出现。
应当注意，偏置生成电路BG1可以由字线驱动器共享，并且因此不会在很大程度上影响电流消耗的增加。
如上所述，在根据上述第一至第四实施例的每个半导体器件1至4中，每个字线驱动器包括晶体管MP4，晶体管MP4设置在电源电压端子VDD2与输出级中的晶体管MP3的栅极之间并且与译码信号的下降同步地临时导通。因此，在根据上述第一到第四实施例的每个半导体器件1到4中，输出级中的晶体管MP3可以立即关断，并且从而输出级中的晶体管MP3和MN3同时导通的时段可以缩短。结果，可以抑制在输出级中的晶体管MP3和MN3中流动的直通电流的增加。也就是说，在根据上述第一至第四实施例的半导体器件1至4中的每个中，可以在不增加功耗的情况下提高可靠性。
此时，不必增大晶体管MP2的尺寸或减小晶体管MP1的尺寸以抑制直通电流的增加。因此，可以保持半导体器件1至3中的每个的高可靠性和高速操作。
上面基于实施例具体描述了发明人实现的发明。然而，很清楚的是，本发明不限于上述实施例，并且可以在不脱离其范围的情况下进行各种改变。
例如，根据上述实施例的每个半导体器件可以被配置为反转半导体基底、半导体层、扩散层(扩散区域)等的导电类型(p型或n型)。因此，在n型和p型中的一种导电类型是第一导电类型而另一种是第二导电类型的情况下，第一导电类型可以是p型，并且第二导电类型可以是n型。相反，第一导电类型可以是n型，并且第二导电类型可以是p型。

Claims (15)

1.一种驱动电路，包括：
第一反相器，其由第一电源电压驱动并且反相和输出第一输入信号；
第二反相器，其由高于所述第一电源电压的第二电源电压驱动并且反相和输出所述第一输入信号；
第一PMOS晶体管，其基于所述第二反相器的输出信号控制从被提供有所述第二电源电压的电源电压端子流向外部输出端子的电流；
第一NMOS晶体管，其基于所述第一反相器的输出信号控制从所述外部输出端子流向参考电压端子的电流；以及
第二PMOS晶体管，其设置在被提供有所述第二电源电压的所述电源电压端子与所述第一PMOS晶体管的栅极之间，并且与所述第一输入信号的下降同步地临时导通。
2.根据权利要求1所述的驱动电路，
其中与所述第一输入信号的下降同步地临时下降的第二输入信号被提供给所述第二PMOS晶体管的栅极。
3.根据权利要求2所述的驱动电路，还包括生成所述第二输入信号的信号生成电路，
其中所述信号生成电路具有：
延迟电路，其延迟和输出所述第一输入信号的反相信号；以及
OR电路，其输出所述第一输入信号和所述延迟电路的输出信号的逻辑和，作为所述第二输入信号。
4.根据权利要求1所述的驱动电路，还包括第二NMOS晶体管，所述第二NMOS晶体管与所述第一NMOS晶体管并联设置并且与所述第一输入信号的下降同步地临时导通。
5.根据权利要求4所述的驱动电路，
其中所述第一NMOS晶体管的尺寸小于所述第二NMOS晶体管的尺寸。
6.根据权利要求4所述的驱动电路，
其中与所述第一输入信号的下降同步地临时上升的第三输入信号被提供给所述第二NMOS晶体管的栅极。
7.根据权利要求1所述的驱动电路，
其中所述第一反相器包括：
第三PMOS晶体管，其设置在被提供有所述第二电源电压的所述电源电压端子与所述第一反相器的输出端子之间，所述第三PMOS晶体管的栅极被提供有预定偏置信号；以及
第三NMOS晶体管，其设置在所述参考电压端子与所述第一反相器的输出端子之间，并且所述第三NMOS晶体管的栅极被提供有所述第一输入信号。
8.一种半导体器件，包括：
地址译码器，其译码地址信号以生成多个译码信号；
根据权利要求1所述的驱动电路，其驱动作为所述第一输入信号的所述译码信号以输出到多个字线；以及
存储器单元阵列，在所述存储器单元阵列中基于所述字线和多个位线中每个线的激活状态读取存储在指定地址处的存储器单元中的数据。
9.根据权利要求8的半导体器件，
其中与所述译码信号的下降同步地临时下降的多个第二输入信号分别被提供给设置在所述驱动电路中的所述第二PMOS晶体管的栅极。
10.根据权利要求9所述的半导体器件，还包括生成所述第二输入信号的多个信号生成电路，
其中所述信号生成电路中的每个信号生成电路具有：
延迟电路，其延迟和输出所述译码信号的反相信号；以及
OR电路，其输出所述译码信号和所述延迟电路的输出信号的逻辑和，作为所述第二输入信号。
11.根据权利要求8的半导体器件，
其中所述驱动电路中的每个驱动电路包括第二NMOS晶体管，所述第二NMOS晶体管与所述第一NMOS晶体管并联设置并且与所述第一输入信号的下降同步地临时导通。
12.根据权利要求11的半导体器件，
其中所述第一NMOS晶体管的尺寸小于所述第二NMOS晶体管的尺寸。
13.根据权利要求11的半导体器件，
其中与所述译码信号的下降同步地临时上升的多个第三输入信号被提供给分别设置在所述驱动电路中的所述第二NMOS晶体管的栅极。
14.根据权利要求8的半导体器件，
其中所述地址译码器具有：
第一预译码器，其对由配置所述地址信号的位中的高阶位表示的高阶地址信号进行译码，以生成多个第一预译码信号；
第二预译码器，其对由配置所述地址信号的位中的其余位表示的低阶地址信号进行译码，以生成多个第二预译码信号；以及
译码信号生成单元，其基于所述第一预译码信号和所述第二预译码信号生成所述译码信号，
其中所述半导体器件还包括多个信号生成电路，所述多个信号生成电路生成与所述第一预译码信号的下降同步地临时下降的多个第二输入信号，以及
其中公共的第二输入信号被输入到所述驱动电路，基于公共的第一预译码信号而生成的译码信号被输入到所述驱动电路。
15.一种驱动电路的控制方法，包括以下步骤：
使用由第一电源电压驱动的第一反相器反相和输出第一输入信号；
使用由高于所述第一电源电压的第二电源电压驱动的第二反相器反相和输出所述第一输入信号；
基于所述第二反相器的输出信号控制在第一PMOS晶体管中流动的电流，所述第一PMOS晶体管设置在被提供有所述第二电源电压的电源电压端子与外部输出端子之间；
基于所述第一反相器的输出信号控制在第一NMOS晶体管中流动的电流，所述第一NMOS晶体管设置在所述外部输出端子与参考电压端子之间；以及
与所述第一输入信号的下降同步地临时导通第二PMOS晶体管，所述第二PMOS晶体管设置在被提供有所述第二电源电压的所述电源电压端子与所述第一PMOS晶体管的栅极之间。
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