KR101989149B1 - PUF(Physically Unclonable Function) 셀 재조합 방법 및 장치와, PUF 회로 - Google Patents

PUF(Physically Unclonable Function) 셀 재조합 방법 및 장치와, PUF 회로 Download PDF

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Abstract

랜덤 방식으로 제 1 어레이내의 PUF 셀들과 제 2 어레이내의 PUF 셀들 간에 PUF 셀-쌍을 조합하고, PUF 셀-쌍들 각각에 대하여, 물리적인 파라미터를 획득하고, 획득된 파라미터에 기초하여, 제 1 기준을 만족하지 못하는 PUF 셀-쌍을 선택하며, 선택된 PUF 셀-쌍들을 재조합하는 PUF 셀-쌍 재조합 방법 및 장치와, PUF 회로가 개시된다.

Description

PUF(Physically Unclonable Function) 셀 재조합 방법 및 장치와, PUF 회로{Method and apparatus for combining of PUF cell and PUF circuit}
본 발명은 PUF 셀 재조합 방법 및 장치와, PUF 회로에 관한 것으로, 특히, PUF 셀-쌍내의 소자가 턴-온 되는 시간에 기초하여 PUF 셀-쌍을 재조합하는 방법 및 장치와 PUF 회로에 관한 것이다.
일반적으로, 다수의 하드웨어 디바이스를 제작하는 경우 다양한 요인에 의하여 설계자의 제어를 벗어난 오차가 발생하게 된다. 예를 들어, 두 개의 칩을 동일한 실리콘 웨이퍼에서 제작한다 하더라도 동일하게 설계한 전기적인 경로는 수 나노미터 이상의 오차가 발생하며, 트랜지스터의 물리적인 특성 차이(예를 들면, 도핑 농도 차이)에 의하여 물리적인 파라미터들의 차이가 발생하게 된다. 이와 같은 물리적인 파라미터들의 차이는 제어 불가능하고 각각의 물리적인 디바이스마다 고유한 특성을 갖기 때문에 하드웨어 디바이스를 식별하는데 사용할 수 있다.
하드웨어의 물리적인 파라미터의 차이를 식별 정보로서 사용하는 보안 방식을 물리적 복제 방지 함수(Physical Unclonable Function, 이하, PUF)으로 지칭하며, PUF를 이용하여 하드웨어 디바이스를 식별하거나, 이를 이용한 보안에 사용하고자 하는 연구가 활발히 진행되고 있다.
물리적인 파라미터의 차이를 이용하여 PUF를 구성하기 위해서는, PUF를 구성하는 셀들에 대하여 PUF 셀-쌍을 조합하고, 각각의 PUF 셀-쌍의 물리적인 파라미터 차이를 비교하여 해당 PUF 셀-쌍이 갖는 고유한 값을 결정하여야 한다. 이 때, PUF 셀-쌍의 물리적인 파라미터 차이가 임계치 이하인 경우 외부 환경이나 상황에 따라 해당 PUF 셀-쌍의 고유값에 오류가 발생할 수 있으므로, 이러한 PUF 셀-쌍을 사용하지 않는 트리밍 방식을 주로 사용한다.
그러나, 트리밍 방식에 의할 경우 버려지는 PUF 셀-쌍에 의하여 웨이퍼의 이용률이 필연적으로 떨어지게 되며, 이로 인하여 제작 단가가 높아지는 문제점이 발생한다.
상기의 문제점을 해결하기 위한 본 발명의 일 실시예가 갖는 목적은, 파라미터의 차이가 임계치 이하인 PUF 셀-쌍을 재조합하여 보안에 사용하는 PUF 셀의 개수를 증가시켜 웨이퍼 이용률을 높인 PUF 재조합 방법 및 장치를 제공하는 것이다.
또한, 누설 전류에 의하여 트랜지스터가 턴-온되는 시간을 물리적인 파라미터로 사용함으로서, 재조합에 용이하고 성능을 향상시킨 PUF 회로를 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제(들)로 제한되지 않으며, 언급되지 않은 또 다른 과제(들)은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기의 목적을 달성하기 위한 본 발명의 일 실시예에 따른 PUF 셀-쌍 조합 방법은, 랜덤 방식으로 제 1 어레이내의 PUF 셀들과 제 2 어레이내의 PUF 셀들 간에 PUF 셀-쌍를 조합하는 단계, 상기 PUF 셀-쌍들 각각에 대하여, 물리적인 파라미터를 획득하는 단계; 상기 획득된 파라미터에 기초하여, 제 1 기준을 만족하지 못하는 PUF 셀-쌍를 선택하는 단계; 및 상기 선택된 PUF 셀-쌍들을 재조합하는 단계를 포함하는 것이다.
상기 물리적인 파라미터는, 상기 PUF 셀 내부에 포함된 트랜지스터가 누설 전류에 의하여 턴-온 되는데 소요되는 시간 정보인 지연 시간 정보일 수 있다.
상기 PUF 셀-쌍들에 대하여, 상기 제 1 어레이의 PUF 셀의 지연 시간 정보와 상기 제 2 어레이의 PUF 셀의 지연 시간 정보를 비교하여 해당 PUF 셀-쌍의 고유 정보를 획득하는 단계를 더 포함할 수 있다.
상기 고유 정보를 획득하는 단계는, 상기 제 1 어레이의 PUF 셀의 지연 시간이 상기 제 2 어레이의 PUF 셀의 지연 시간 보다 짧으면 해당 PUF 셀-쌍의 값을 '1'로 결정하고, 상기 제 1 어레이의 PUF 셀의 지연 시간이 상기 제 2 어레이의 PUF 셀의 지연 시간 보다 길면 해당 PUF 셀-쌍의 값을 '0'으로 결정하거나, 그 반대일 수 있다.
상기 재조합하는 단계는, 상기 선택된 PUF 셀-쌍내에서, 상기 제 1 어레이의 PUF 셀과 상기 제 2 어레이의 PUF 셀들을 랜덤 방식으로 재조합하는 단계; 상기 랜덤 방식으로 재조합된 PUF 셀-쌍들에 대한 물리적인 파라미터를 획득하는 단계; 및 상기 물리적인 파라미터에 기초하여, 상기 재조합된 PUF 셀-쌍들 중 제 2 기준을 만족하지 못하는 PUF 셀-쌍들과 상기 재조합 대상으로 선택되지 않은 적어도 하나의 PUF 셀-쌍을 재조합하는 단계를 포함할 수 있다.
상기의 목적을 달성하기 위한 본 발명의 일 실시예에 따른 PUF 회로는, 복수의 PUF 셀들을 포함하는 제 1 어레이; 복수의 PUF 셀들을 포함하는 제 2 어레이; 및 상기 제 1 어레이내의 상기 PUF 셀들과 상기 제 2 어레이내의 PUF 셀들간에 PUF 셀-쌍를 조합하고, 상기 조합된 PUF 셀-쌍내의 PUF 셀들간의 물리적인 파라미터를 비교하여 해당 PUF 셀-쌍가 나타내는 고유 정보를 생성하는 제어부를 포함하고, 상기 PUF 셀들은, 제 1 트랜지스터, 제 2 트랜지스터, 제 1 선택 신호에 따라 상기 제 1 트랜지스터의 게이트 단자와 상기 제 2 트랜지스터의 드레인 단자를 선택적으로 연결하는 제 1 스위치, 제 2 선택 신호에 따라 상기 제 2 트랜지스터의 게이트 단자와 상기 제 1 트랜지스터의 드레인 단자를 선택적으로 연결하는 제 2 스위치를 포함하는 것이다.
상기 제어부는, 상기 PUF 셀-쌍에 대하여, 제 1 어레이의 PUF 셀에 포함된 트랜지스터와 상기 제 2 어레이의 PUF 셀에 포함된 트랜지스터가 누설 전류에 의하여 턴-온 되는 시간을 비교하여 해당 PUF 셀-쌍가 나타내는 고유 정보를 생성할 수 있다
상기 제 1 트랜지스터는, 상기 PUF 셀들이 공유할 수 있다.
상기 제 1 트랜지스터는 PMOS이고, 상기 제 2 트랜지스터는 NMOS일 수 있다.
상기 제 1 스위치는, 상기 제 2 트랜지스터의 누설 전류보다 적은 누설 전류를 갖는 제 5 트랜지스터를 포함할 수 있다.
상기 PUF 회로는, PUF 셀-쌍를 구성하는 상기 제 1 어레이의 PUF 셀의 출력 전압과 상기 제 2 어레이의 PUF 셀의 출력 전압을 비교하는 비교기를 더 포함할 수 있다.
상기 비교기는, 상기 제 1 어레이의 PUF 셀의 출력 전압이 신호 단자에 연결되고, 상기 제 2 어레이의 PUF 셀의 출력 전압이 클락 단자에 연결되는 플리-플랍을 포함할 수 있다.
상기의 목적을 달성하기 위한 본 발명의 일 실시예에 따른 PUF 셀-쌍 조합 장치는, 랜덤 방식으로 제 1 어레이내의 PUF 셀들과 제 2 어레이내의 PUF 셀들 간에 PUF 셀-쌍를 조합하는 조합부; 상기 PUF 셀-쌍들 각각에 대하여, 물리적인 파라미터를 획득하는 파라미터 획득부; 상기 획득된 파라미터에 기초하여, 제 1 기준을 만족하지 못하는 PUF 셀-쌍를 선택하는 제어부; 및 상기 선택된 PUF 셀-쌍들을 재조합하는 재조합부를 포함하는 것이다.
본 발명의 일 실시예에 따른 PUF 셀-쌍 조합 장치에서는, 소정의 조건을 만족하지 못하는 셀-쌍들을 재조합함으로서 PUF 회로의 집적도를 향상시킨다.
또한, PUF 셀-쌍에 대하여 PUF 셀의 트랜지스터가 누설 전류에 의하여 턴-온되는 지연 시간을 비교하여 고유 정보를 생성함으로서 물리적인 환경의 변화에 둔감한 PUF 회로를 제작할 수 있다.
또한, 선택되지 않은 PUF 셀-쌍의 경우 PUF 셀에 포함된 트랜지스터의 소스 단자와 드레인 단자의 전위차를 동일하게 유지함으로서 누설전류를 감소시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 PUF 회로(100)에 관한 블록도를 나타낸다.
도 2는 본 발명의 일 실시예에 따른 PUF 셀의 구조를 나타내는 회로도이다.
도 3은 본 발명의 일 실시예에 따른 선택되지 않은 PUF 셀에서 누설 전류를 최소화하는 PUF 셀에 관한 회로이다.
도 4는 본 발명의 일 실시예에 따른 제 1 PUF 셀과 제 2 PUF 셀의 지연 시간을 비교한 도면이다.
도 5는 본 발명의 일 실시예에 따른 제어부(130)의 구성에 관한 블록도를 나타낸다.
도 6은 본 발명의 일 실시예에 따른 제어부(130)에서 셀-쌍을 조합하는 과정을 나타내는 도면이다.
도 7은 본 발명의 일 실시예에 따른 제어부(130)가 셀-쌍를 조합하는 과정을 나타내는 흐름도이다.
도 8은 본 발명의 일 실시예에 따른 PUF 셀-쌍을 재조합하는 과정을 나타내는 흐름도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.
제1, 제2, A, B 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.및/또는 이라는 용어는 복수의 관련된 기재된 항목들의 조합 또는 복수의 관련된 기재된 항목들 중의 어느 항목을 포함한다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명한다.
도 1은 본 발명의 일 실시예에 따른 PUF 회로(100)에 관한 블록도를 나타낸다.
본 발명의 일 실시예에 따른 PUF 회로(100)는 제 1 어레이(110), 제 2 어레이(120), 제어부(130)를 포함한다.
제 1 어레이(110)는 복수의 PUF 셀들을 포함한다. 본 명세서에서 PUF 셀은 물리적인 파라미터를 측정 및 비교하기 위한 하드웨어 단위를 의미할 수 있다.
PUF 셀을 구성하는 방법은 실시예에 따라서 다양할 수 있다. 이하에서는 PUF 셀을 구성하는 두 가지 방법을 설명하지만, 본 발명이 여기에 한정되는 것은 아니다.
<PUF 셀에 관한 제 1 실시예>
제 1 실시예에서 각각의 PUF 셀은 제 2 트랜지스터(112) 및 제 1 스위치(115)를 포함한다. 본 실시예에서는, 제 1 트랜지스터(111)와 제 2 스위치(116)는 PUF 셀의 바깥에 배치되어, 하나 이상의 PUF셀과 공유되지만, 실시예에 따라서는 하나의 PUF 셀에 모두 포함될 수 있으므로 함께 설명한다.
제 1 트랜지스터(111)는 PMOS로 구현될 수 있으며, 상술한 바와 같이 복수의 셀들이 하나 이상의 제 1 트랜지스터(111)를 공유하거나, 각각의 PUF 셀에 독립적으로 제 1 트랜지스터(111)가 포함될 수 있다.
제 2 트랜지스터(112)는 NMOS로 구현될 수 있으며, 각각의 PUF 셀에 독립적으로 배치될 수 있다.
제 1 스위치(115)는 제 1 선택 신호에 따라 제 1 트랜지스터(111)의 게이트 단자와 제 2 트랜지스터(112)의 드레인 단자를 연결한다. 제 1 선택 신호는 PUF 셀들에서 원하는 열을 선택하기 위한 제어 신호 일 수 있다. 제 1 스위치(115)는 하나 이상의 트랜지스터를 포함할 수 있으며, 제 1 스위치(115)에 포함되는 트랜지스터의 누설 전류는 제 2 트랜지스터(112)의 누설 전류보다 작을 수 있다.
제 2 스위치(116)는 제 2 선택 신호에 따라 제 1 트랜지스터(111)의 드레인 단자와 제 2 트랜지스터(112)의 게이트 단자를 연결한다. 제 2 선택 신호는 PUF 셀들에서 원하는 행을 선택하기 위한 제어 신호일 수 있다. 제 2 스위치(116) 또한 하나 이상의 트랜지스터를 포함할 수 있으며, 제 2 스위치(116)에 포함되는 트랜지스터의 누설 전류는 제 2 트랜지스터(112)의 누설 전류보다 작을 수 있다.
만일, 제 1 선택 신호가 PUF 셀(119)가 포함된 열을 선택하고, 제 2 선택 신호가 PUF 셀(119)가 포함된 행을 선택하였다고 가정하면, PUF 셀(119)는 도 2와 같은 회로를 구성하게 된다.
도 2는 본 발명의 일 실시예에 따른 PUF 셀의 구조를 나타내는 회로도이다.
도 2의 좌측에 도시된 회로는 제 1 선택 신호와 제 2 선택 신호에 의하여 제 1 어레이(110)내의 PUF 셀(119)이 선택된 경우를 나타내며, 도 2의 우측에 도시된회로는 제 3 선택 신호와 제 4 선택 신호에 의하여 제 2 어레이(120)내의 PUF 셀(129)이 선택된 경우를 나타낸다. 설명의 편의를 위하여 제 1 어레이(110)내의 PUF 셀(119)를 제 1 PUF 셀로 명명하고, 제 2 어레이(120)내의 PUF 셀(129)를 제 2 PUF 셀로 명명한다. 이 때, 제 1 PUF 셀(119)과 제 2 PUF 셀(129)은 물리적인 파라미터를 비교하여 대응하는 고유 정보를 생성하기 위한 PUF 셀-쌍이다.
도 2의 좌측 도면을 참고하면, 제 1 트랜지스터(111)의 게이트 단자와 제 2 트랜지스터(112)의 드레인 단자가 연결되고, 제 1 트랜지스터(111)의 드레인 단자와 제 2 트랜지스터(112)의 게이트 단자가 연결된다.
또한, 제 1 트랜지스터(111)의 소스 단자에는 제 1 기준 전압(예를 들면, VDD)가 연결되고, 제 2 트랜지스터(112)의 소스 단자에는 제 2 기준 전압(예를 들면, 0V)가 연결된다. 제 1 트랜지스터(111)가 PMOS이고, 제 2 트랜지스터(112)가 NMOS인 경우 제 1 기준 전압이 제 2 기준 전압보다 크다.
최초에는, 제 1 트랜지스터(111)와 제 2 트랜지스터(112)는 모두 턴-오프 된 상태이지만, 제 1 트랜지스터(111) 및 제 2 트랜지스터(112)에 흐르는 누설 전류(Ileak) 및 전압은 시간이 갈수록 증가하게 된다. 그러다가, 제 2 트랜지스터(112)의 게이트 단자의 전압이 제 2 트랜지스터(112)를 턴-온 시키기에 충분히 크게(또는 작게)되면 누설 전류(Ileak) 및 전압은 급격히 증가(또는 감소)하게 된다. 다음의 수학식 1은 제 2 트랜지스터(112)가 턴-온 되기 전까지 전압과 전류의 관계를 나타내는 수학식이다.
[수학식 1]
Figure 112018014460424-pat00001
또한, 다음의 수학식 2는 제 2 트랜지스터(112)가 턴-온 된 이후의 전압과 전류의 관계를 나타내는 수학식이다.
[수학식 2]
Figure 112018014460424-pat00002
Figure 112018014460424-pat00003
다음으로, 도 2의 우측 도면을 참고하면, 제 1 트랜지스터(121)의 게이트 단자와 제 2 트랜지스터(122)의 드레인 단자가 연결되고, 제 1 트랜지스터(121)의 드래인 단자와 제 2 트랜지스터의 게이트 단자가 연결된다.
제 1 PUF 셀(119)과 유사하게, 최초에는 제 1 트랜지스터(121)와 제 2 트랜지스터(122)는 모두 턴-오프 된 상태이지만, 제 1 트랜지스터(121) 및 제 2 트랜지스터(122)에 흐르는 누설 전류(Ileak) 및 전압은 시간이 갈수록 증가하게 된다. 그러다가, 제 2 트랜지스터(122)의 게이트 단자(241)의 전압이 제 2 트랜지스터(122)를 턴-온 시키게 되면 누설 전류(Ileak) 및 전압은 급격히 증가(또는 감소)하게 된다.
이 때, PUF 셀(119, 120)의 제작 과정에서 필연적으로 발생하는 공정 오차 등에 의하여, PUF 셀(119)의 제 2 트랜지스터(112)가 턴-온 되는 시점과 PUF 셀(129)의 제 2 트랜지스터(122)가 턴-온 되는 시점이 상이하며, 턴-온 시점의 차이를 이용하여 해당 PUF 셀-쌍(119,129)가 나타내는 고유 정보를 획득할 수 있다. 본 명세서에서는 PUF 셀내의 제 2 트랜지스터가 턴-온 되는 시점을 지연 시간으로 명명한다.
다음으로 본 발명의 일 실시예에 따른 PUF 회로(100)에서 PUF 셀을 구현하는 두 번째 실시예을 살펴본다.
<PUF 셀에 관한 제 2 실시예>
도 2에서 해당 PUF 셀이 선택되지 않으면 제 1 스위치(115) 및 제 2 스위치(116)가 열린 상태로 존재하며 제 1 스위치(115) 및 제 2 스위치(116)의 누설 전류가 매우 작기 때문에 제 2 트랜지스터(112)의 누설 전류의 크기를 무시할 수 있게 된다. 그러나, 다수의 PUF 셀이 포함된 PUF 회로에서는 선택되지 않은 PUF 셀에서 발생하는 누설 전류의 크기가 무시할 수 없을만큼 커질 수 있으며, 이러한 문제를 방지하기 위하여 선택되지 않은 PUF 셀에서는 제 2 트랜지스터(112)에 누설 전류가 흐르지 않도록 추가 회로를 구성할 수 있다.
도 3은 본 발명의 일 실시예에 따른 선택되지 않은 PUF 셀에서 누설 전류를 최소화하는 PUF 셀에 관한 회로이다.
도 3에서, 각각의 PUF 셀은 제 2 트랜지스터(112), 제 3 트랜지스터(113), 제 4 트랜지스터(114), 제 1 스위치(115)를 포함한다. PUF셀에 관한 제 1 실시예와 유사하게 제 1 트랜지스터(111) 및 제 2 스위치(116)는 PUF 셀의 바깥에 배치되어 하나 이상의 PUF 셀에 공유된다.
제 3 트랜지스터(113)는 PMOS로 구현되고, 제 4 트랜지스터(114)는 NMOS로 구현될 수 있다.
제 3 트랜지스터(113)의 드레인 단자는 제 2 트랜지스터(112)의 소스 단자 및 제 4 트랜지스터(114)의 드레인 단자와 연결될 수 있다.
또한, 제 3 트랜지스터(113)의 게이트 단자와 제 4 트랜지스터(114)의 게이트 단자는 서로 연결되며, 제 3 트랜지스터(113)의 소스 단자는 제 1 기준 전압(예를 들면, VDD)에 연결되고, 제 4 트랜지스터(114)의 소스 단자는 제 2 기준 전압(예를 들면, 0V)에 연결된다.
제 1 선택 신호와 제 2 선택 신호에 의하여 PUF 셀(119, 129)가 선택되면, 도 3(a)와 같이 제 4 트랜지스터(114)가 턴-온되어 제 2 트랜지스터(112)의 소스 단자(323)의 전압은 제 2 기준 전압으로 설정된다.
그러나, 제 1 선택 신호와 제 2 선택 신호에 의하여 PUF 셀(119, 129)가 선택되지 않으면, 도 3(b)와 같이 제 3 트랜지스터(113)가 턴-온되어 제 2 트랜지스터(112)의 소스 단자(323)의 전압은 제 1 기준 전압으로 설정된다.
따라서, 도 2와 비교하면 해당 PUF 셀이 선택되지 않는 경우 제 2 트랜지스터(112)의 소스 단자의 전압이 제 1 기준 전압이 되도록 회로를 구성한다. 이는 제 2 트랜지스터(112)의 소스 단자와 드레인 단자간의 전위차를 감소시키므로 제 2 트랜지스터(112)에 흐르는 누설 전류의 크기가 줄어든다.
다시 도 1을 참고하면,
제어부(130)는 제 1 어레이(110)내의 PUF 셀들과 제 2 어레이(120)내의 PUF 셀들간에 PUF 셀-쌍을 조합하고, 조합된 PUF 셀-쌍내의 PUF 셀들간의 물리적인 파라미터를 비교하여 해당 PUF 셀-쌍이 나타내는 고유 정보를 생성한다. 본 명세서에서 PUF 셀-쌍은 물리적인 파라미터를 비교하기 위한 PUF 셀들을 의미하며, 제 1 어레이(110)내의 하나의 PUF 셀과 제 2 어레이(120)내의 하나의 PUF 셀이 PUF 셀-쌍을 형성할 수 있다. 제어부(130)의 구체적인 구성은 도 5에서 후술한다.
본 발명의 일 실시예에 따른 PUF 회로(100)는 비교기(140)를 더 포함할 수 있으며, 비교기(140)는 복수의 D-플리플랍을 포함할 수 있다.
제 1 플리-플랍(141)은 D 단자에 제 1 PUF 셀의 출력이 연결되고, CK 단자에 제 2 PUF 셀의 출력이 연결될 수 있다. 이 때, 제 1 플리-플랍(141)의 입력에 연결되는 PUF 셀들은 셀-쌍을 구성하는 PUF 셀이며, PUF 셀의 출력은 PUF 셀내의 특정 단자(예를 들면, 제 2 트랜지스터의 게이트 단자)의 전류 또는 전압일 수 있다.
한편, 제 2 플리-플랍(142)은 D 단자에 제 2 PUF 셀의 출력이 연결되고, CK 단자에 제 1 PUF 셀의 출력이 연결될 수 있다.
제 1 플리-플랍(141) 및 제 2 플리-플랍(142)은 CK 단자에 라이징- 에지가 인가되는 시점에 D 단자의 입력 값을 출력한다.
설명의 편의를 위하여 PUF 셀의 출력은 제 2 트랜지스터(112)의 게이트 단자의 전압인 것으로 가정한다.
먼저, 제 1 PUF 셀에 포함된 제 2 트랜지스터가 더 빨리 턴-온 되는 경우를 생각해보자. 제 2 PUF 셀에 포함된 제 2 트랜지스터가 턴-온 되는 시점에 제 1 플래-플랍(141)의 CK 단자에 라이징-에지가 입력되며, 이 시점에서 제 1 PUF 셀에 포함된 제 2 트랜지스터는 이미 턴-온 된 상태이므로, 제 1 플리-플랍(141)의 출력 값은 '1'이 될 것이다.
한편, 제 1 PUF 셀에 포함된 제 2 트랜지스터가 턴-온 되는 시점에 제 2 플래-플랍(142)의 CK 단자에 라이징-에지가 입력되며, 이 시점에서 제 2 PUF 셀에 포함된 제 2 트랜지스터는 아직 턴-오프 상태이므로, 제 2 플리-플랍(142)의 출력 값은 '0'이 될 것이다.
다음으로, 제 2 PUF 셀에 포함된 제 2 트랜지스터가 먼저 턴-온 되는 경우를 생각해보자. 이 경우, 제 1 플리-플랍(141)의 출력 값은 '0'이 되고, 제 2 플리-플랍(142)의 출력 값은 '1'이 될 것이다.
이러한 방식으로 제 1 플리-플랍(141) 및 제 2 플리-플랍(142)의 출력 값을 이용하여 해당 PUF 셀-쌍의 키 값을 결정하면, 다음의 표 1과 같다.
[표 1]
Figure 112018014460424-pat00004
지연 시간에 따른 PUF 셀-쌍의 고유 정보는 도 4를 참고하여 설명하도록 한다.
도 4는 본 발명의 일 실시예에 따른 제 1 PUF 셀과 제 2 PUF 셀의 지연 시간을 비교한 도면이다.
도 4를 참고하면, 제 1 PUF 셀의 지연 시간이 제 2 PUF 셀의 지연 시간보다 빠르다. 따라서, 해당 PUF 셀-쌍의 고유 정보는 '1'로 결정될 수 있다.
도 5는 본 발명의 일 실시예에 따른 제어부(130)의 구성에 관한 블록도를 나타낸다.
본 발명의 일 실시예에 따른 제어부(130)는 조합부(510), 파라미터 획득부(520), 판단부(530) 및 재조합부(540)를 포함할 수 있다
조합부(510)는 제 1 어레이내의 PUF 셀들과 제 2 어레이내의 PUF 셀들간에 쌍을 조합한다. 이 때, 조합부(510)는 랜덤 방식이나 수도-랜덤(psedo-random)방식으로 셀-쌍을 조합할 수 있다
파라미터 획득부(520)는 PUF 셀-쌍들에 대한 물리적인 파라미터를 획득한다. 즉, PUF 셀-쌍을 구성하는 제 1 PUF 셀과 제 2 PUF 셀에서 물리적인 파라미터를 획득한다.일 예로, 파라미터 획득부(520)는 셀-쌍을 형성하는 PUF 셀들이 누설 전류에 의하여 턴-온되는 시점을 비교할 수 있으며, 이를 위하여 셀-쌍의 전압 반전 시간을 측정하기 위한 계수기(counter)를 사용할 수 있다.
판단부(530)는 획득된 파라미터에 기초하여, 재조합 대상이 되는 PUF 셀-쌍을 선택한다. 판단부(530)는 물리적인 파라미터의 차이가 소정의 임계치 이내인 PUF셀-쌍을 재조합 대상이 되는 PUF 셀-쌍으로 선택할 수 있다. 이 때, 소정의 임계치는 PUF 회로가 사용되는 물리적인 환경이나 어플리케이션등에 따라 오류가 발생할 수 있는 임계치 이상 일 수 있다.
재조합부(540)는 선택된 PUF 셀-쌍들을 재조합한다. 재조합부(540)가 PUF 셀-쌍들을 재조합하는 방식은 다양할 수 있다.
일 예로, 재조합부(540)는 재조합 대상이 되는 PUF 셀-쌍들을 내에서 랜덤으로 재조합을 수행할 수 있다. 이 후, 재조합된 PUF 셀-쌍들중 물리적인 파라미터의 차이가 임계치 이내인 PUF 셀-쌍들에 대하여 랜덤 방식으로 재조합을 수행할 수 있다. 이 때, 정해진 횟수만큼 재조합을 수행한 후에도 여전히 물리적인 파라미터의 차이가 임계치 이내인 PUF 셀-쌍들은 회로에서 제외하거나 파라미터의 차이가 임계치 이상이 되도록 직접 조정할 수 있다.
다른 예로, 재조합부(540)는 재조합 대상이 되는 PUF 셀-쌍들과 하나 이상의 재조합 대상이 아닌 PUF 셀-쌍들을 대상으로 PUF 셀-쌍을 재조합 할 수 있다. 이 때, 재조합은 랜덤 방식으로 수행되거나, 파라미터의 차이가 임계치 이상이 되도록 PUF 셀-쌍을 1:1 매칭할 수 있다.
도 6는 본 발명의 일 실시예에 따른 제어부(130)에서 셀-쌍을 조합하는 과정을 나타내는 도면이다.
도 6a를 참고하면, 제 1 어레이와 제 2 어레이는 각각 16개의 PUF 셀을 포함한다. 이하에서는 시간 순서로 제어부(130)가 PUF 셀-쌍을 조합하는 과정을 설명한다.
먼저, 조합부(510)는 제 1 어레이내의 PUF 셀과 제 2 어레이내의 PUF 셀에 대하여 랜덤 방식으로 셀-쌍을 조합한다.
도 6a를 참고하면, L1과 R1이 셀-쌍을 형성하고, L2와 R2가 셀-쌍을 형성하였다. PUF 셀의 위치에 기초하여 셀-쌍 정보를 형성하면, (0101-0010), (1111-1010)이 된다.
다음으로, 파라미터 획득부(520)는 PUF 셀-쌍에 대하여 물리적인 파라미터를 획득한다.
6b는 본 발명의 일 실시예에 따른 PUF 셀의 지연 시간을 나타내는 도면이고 도 6c는 PUF 셀-쌍의 지연 시간 차를 나타내는 도면이다.
판단부(530)는 물리적인 파라미터에 기초하여 재조합 대상이 되는 PUF 셀-쌍을 결정한다. 도 6b 및 도 6c를 참고하면, L1-R1간의 지연 시간과 L2-R2간의 지연 시간의 차이는 미미함을 알 수 있다. 이는, L1-R1 또는 L2-R2간의 지연 시간을 기초로 고유 정보를 생성하는 경우 오류가 발생할 수 있음을 의미한다. 따라서, 판단부(530)는 L1-R1과 L2-R2 PUF 셀-쌍을 재조합 대상으로 결정한다.
마지막으로, 재조합부(540)는 재조합 대상 PUF 셀들에 대하여 셀-쌍을 재조합한다. 이 때, 재조합부(540)는 셀-쌍간의 지연 시간 차이가 임계치 이상이 되도록 직접 셀-쌍을 조합하거나, 랜덤 방식으로 조합할 수 있다.
재조합부(540)는 L1-R2 및 L2-R1을 새로운 PUF 셀-쌍으로 재조합하였다. PUF 셀의 위치에 기초하여 셀-쌍 정보를 형성하면, (0101-1010), (1111-0010)이 된다.
도 7은 본 발명의 일 실시예에 따른 제어부(130)가 셀-쌍를 조합하는 과정을 나타내는 흐름도이다.
단계 s710에서, 랜덤 방식을 제 1 어레이의 PUF 셀과 제 2 어레이의 PUF 셀들간에 셀-쌍을 조합한다.
단계 s720에서, PUF 셀-쌍들 각각에 대하여 물리적인 파라미터를 획득한다. 물리적인 파라미터는 PUF 셀-쌍에 관한 고유 정보를 나타내는데 필요한 어떠한 파라미터도 가능하다. 예를 들면, 임피던스 값이나, 문턱 전압등을 사용하거나, PUF 셀에 포함된 트랜지스터가 누설 전류에 의하여 턴-온 되는데 소요되는 시간인 지연 시간을 물리적인 파라미터로 사용할 수 있다. 이 때, 한 쌍의 PUF 셀들의 물리적인 파라미터 값은 임계치 이상의 차이를 갖는 것이 바람직하다. 물리적인 파라미터는 외부 환경이나 PUF 회로가 적용되는 어플리케이션에 따라 변경될 수 있기 때문에, 한 쌍의 PUF 셀들의 물리적인 파라미터 값의 차이가 충분히 커야 외부 환경의 변화에 따라 오류가 발생하는 것을 방지할 수 있기 때문이다.
단계 s730에서, 셀-쌍의 물리적인 파라미터의 차이에 기초하여 제 1 기준을 만족하지 못하는 PUF 셀-쌍을 선택한다. 예를 들어, 셀-쌍의 지연 시간의 차이가 제 1 임계 시간 이내이면 해당 PUF 셀-쌍은 제 1 기준을 만족하지 못한 것으로 결정할 수 있다.
단계 s740에서, 단계 s730에서 선택된 PUF 셀-쌍들을 재조합한다. 제 1 기준을 만족하지 못하는 셀-쌍을 재조합하는 방법은 다양할 수 있다. 셀-쌍을 재조합하는 과정은 도 8에서 후술한다.
PUF 셀-쌍이 조합되면, PUF 셀-쌍들 각각에 대하여 물리적인 파라미터를 비교하여 해당 PUF 셀-쌍에 대응하는 고유 정보를 획득한다. 예를 들어, 하나의 PUF 셀-쌍에 있어서, 제 1 어레이의 PUF 셀의 지연 시간이 제 2 어레이의 PUF 셀의 지연 시간 보다 짧은 경우(즉, 제 1 어레이의 PUF 셀에 포함된 트랜지스터가 제 2 PUF 셀보다 더 빨리 턴-온 되는 경우) 해당 셀-쌍의 고유 정보는 '1'로 결정되고, 제 1 어레이의 PUF 셀의 지연 시간이 제 2 어레이의 PUF 셀의 지연 시간 보다 긴 경우 해당 셀-쌍의 고유 정보는 '0'으로 결정된다.
이 후, PUF 회로를 이용하여 PUF 회로가 장착된 장치의 인증을 수행하고자 하는 외부 장치에서, 특정 PUF 셀-쌍의 고유 정보를 요청하면, PUF 회로(100)는 특정 PUF 셀-쌍의 고유 정보를 외부 장치에 전송하며, 외부 장치는 수신된 셀-쌍의 고유 정보를 데이터베이스에서 검색함으로서 해당 장치의 인증을 수행할 수 있다.
도 8은 본 발명의 일 실시예에 따른 단계 s740에서 PUF 셀-쌍을 재조합하는 과정을 나타내는 흐름도이다.
단계 s812에서는, 재조합 대상 PUF 셀-쌍을 유사-랜덤(pseudo-random)방식으로 재조합한다.
단계 s814에서는, 재조합된 PUF 셀-쌍 중 소정의 기준을 만족하지 못하는 PUF 셀-쌍이 존재하는지를 판단하고, 소정의 기준을 만족하지 못하는 PUF 셀-쌍이 존재하는 경우 단계 s816을 수행하고, 소정의 기준을 만족하지 못하는 PUF 셀-쌍이 존재하지 않는 경우 PUF 셀-쌍의 조합을 완료한다. 상술한 단계 s730에서 재조합 대상을 선택할 때 사용한 기준과, 단계 s814에서 사용하는 소정의 기준은 같을 수도 있고, 다를 수도 있다.
단계 s816에서, 소정의 기준을 만족하지 못하는 PUF 셀-쌍들을 상호간에 재조합하여 소정의 기준을 만족시킬 수 있는지를 판단한다. 소정의 기준을 만족하지 못하는 PUF 셀-쌍을 재조합하는 것만으로 모든 PUF 셀-쌍들이 소정의 기준을 만족할 수 있다고 판단되는 경우, 단계 s812를 재수행한다. 그러나, 소정의 기준을 만족하지 못하는 PUF 셀-쌍을 재조합하는 것만으로 모든 PUF 셀-쌍들이 소정의 기준을 만족하지 못한다고 판단되면, 단계 s818을 수행하여, 단계 s730에서 재조합 대상으로 선택되지 않은 PUF 셀-쌍들 중 하나 이상을 추가한 후 단계 s812를 재수행한다. 실시예에 따라서는, 단계 s818을 수행함에 있어서 소정의 조건을 만족하지 못하는 PUF 셀-쌍에 대하여 1:1 재조합을 수행한다. 즉, 소정의 조건을 만족하지 못하는 PUF 셀-쌍의 파라미터 값과 소정의 조건을 비교한 후, 원하는 파라미터 값을 갖는 다른 PUF 셀-쌍을 선정한 후 해당 범위내에서 직접 또는 랜덤하게 셀-쌍을 변경한다.
본 발명의 이점 및/또는 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성요소를 지칭한다.
지금까지 본 발명에 따른 구체적인 실시예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서는 여러 가지 변형이 가능함은 물론이다. 그러므로, 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 안 되며, 후술하는 특허 청구의 범위뿐 아니라 이 특허 청구의 범위와 균등한 것들에 의해 정해져야 한다.
이상과 같이 본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 이는 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다. 따라서, 본 발명 사상은 아래에 기재된 특허청구범위에 의해서만 파악되어야 하고, 이의 균등 또는 등가적 변형 모두는 본 발명 사상의 범주에 속한다고 할 것이다.
100: PUF 셀-쌍 재조합 장치
110: 제 1 어레이
120: 제 2 어레이
111: 제 1 트랜지스터
112: 제 2 트랜지스터
115: 제 1 스위치
116: 제 2 스위치

Claims (13)

  1. 랜덤 방식으로 제 1 어레이내의 PUF 셀들과 제 2 어레이내의 PUF 셀들 간에 PUF 셀-쌍들을 조합하는 단계;
    상기 PUF 셀-쌍들 각각에 대하여, 물리적인 파라미터를 획득하는 단계;
    상기 획득된 파라미터에 기초하여, 제 1 기준을 만족하지 못하는 PUF 셀-쌍들을 선택하는 단계; 및
    상기 선택된 PUF 셀-쌍들을 재조합하는 단계를 포함하고,
    상기 재조합하는 단계는,
    상기 선택된 PUF 셀-쌍내에서, 상기 제 1 어레이의 PUF 셀과 상기 제 2 어레이의 PUF 셀들을 랜덤 방식으로 재조합하는 단계;
    상기 랜덤 방식으로 재조합된 PUF 셀-쌍들에 대한 물리적인 파라미터를 획득하는 단계; 및
    상기 물리적인 파라미터에 기초하여, 상기 재조합된 PUF 셀-쌍들 중 제 2 기준을 만족하지 못하는 PUF 셀-쌍들과 상기 재조합 대상으로 선택되지 않은 적어도 하나의 PUF 셀-쌍을 재조합하는 단계를 포함하는 것을 특징으로 하는 PUF 셀-쌍 재조합 방법.
  2. 제 1항에 있어서, 상기 물리적인 파라미터는,
    상기 PUF 셀 내부에 포함된 트랜지스터가 누설 전류에 의하여 턴-온 되는데 소요되는 시간 정보인 지연 시간 정보인 것을 특징으로 하는 PUF 셀-쌍 재조합 방법.
  3. 제 2항에 있어서, 상기 방법은,
    상기 PUF 셀-쌍들에 대하여, 상기 제 1 어레이의 PUF 셀의 지연 시간 정보와 상기 제 2 어레이의 PUF 셀의 지연 시간 정보를 비교하여 해당 PUF 셀-쌍의 고유 정보를 획득하는 단계를 더 포함하는 것을 특징으로 하는 PUF 셀-쌍 재조합 방법.
  4. 제 3항에 있어서, 상기 고유 정보를 획득하는 단계는,
    상기 제 1 어레이의 PUF 셀의 지연 시간이 상기 제 2 어레이의 PUF 셀의 지연 시간 보다 짧으면 해당 PUF 셀-쌍의 값을 '1'로 결정하고, 상기 제 1 어레이의 PUF 셀의 지연 시간이 상기 제 2 어레이의 PUF 셀의 지연 시간 보다 길면 해당 PUF 셀-쌍의 값을 '0'으로 결정하거나, 그 반대인 것을 특징으로 하는 PUF 셀-쌍 재조합 방법.
  5. 제 1항에 있어서,
    상기 제 1 기준을 만족하지 못하는 PUF 셀-쌍들을 선택하는 단계는 상기 PUF 셀-쌍의 지연 시간의 차이가 제1 임계 시간 이내이면 해당 PUF 셀-쌍은 제1 기준을 만족하지 못한 것으로 결정되는 것을 특징으로 하는 PUF 셀-쌍 재조합 방법.
  6. 제 1 트랜지스터;
    복수의 PUF 셀들을 포함하는 제 1 어레이;
    복수의 PUF 셀들을 포함하는 제 2 어레이; 및
    상기 제 1 어레이내의 상기 PUF 셀들과 상기 제 2 어레이내의 PUF 셀들간에 PUF 셀-쌍을 조합하고, 상기 조합된 PUF 셀-쌍내의 PUF 셀들간의 물리적인 파라미터를 비교하여 해당 PUF 셀-쌍이 나타내는 고유 정보를 생성하는 제어부를 포함하고,
    상기 PUF 셀들은, 제 2 트랜지스터, 제 1 선택 신호에 따라 상기 제 1 트랜지스터의 게이트 단자와 상기 제 2 트랜지스터의 드레인 단자를 선택적으로 연결하는 제 1 스위치를 포함하고,
    상기 제어부는
    상기 물리적인 파라미터에 기초하여, 제 1 기준을 만족하지 못하는 PUF 셀-쌍들을 선택하고,
    상기 선택된 PUF 셀-쌍들을 재조합하고,
    상기 PUF 셀-쌍들을 재조합은 상기 선택된 PUF 셀-쌍내에서, 상기 제 1 어레이의 PUF 셀과 상기 제 2 어레이의 PUF 셀들을 랜덤 방식으로 재조합하고,
    상기 랜덤 방식으로 재조합된 PUF 셀-쌍들에 대한 물리적인 파라미터를 획득하고,
    상기 물리적인 파라미터에 기초하여, 상기 재조합된 PUF 셀-쌍들 중 제 2 기준을 만족하지 못하는 PUF 셀-쌍들과 상기 재조합 대상으로 선택되지 않은 적어도 하나의 PUF 셀-쌍을 재조합하는 것을 특징으로 하는 PUF 회로.
  7. 제 6항에 있어서, 상기 제어부는,
    상기 PUF 셀-쌍에 대하여, 제 1 어레이의 PUF 셀에 포함된 트랜지스터와 상기 제 2 어레이의 PUF 셀에 포함된 트랜지스터가 누설 전류에 의하여 턴-온 되는 시간을 비교하여 해당 PUF 셀-쌍이 나타내는 고유 정보를 생성하는 것을 특징으로 하는 PUF회로.
  8. 제 6항에 있어서, 상기 제 1 트랜지스터는,
    상기 PUF 셀들이 공유하는 것을 특징으로 하는 PUF 회로.
  9. 제 6항에 있어서,
    상기 제 1 트랜지스터는 PMOS이고,
    상기 제 2 트랜지스터는 NMOS인 것을 특징으로 하는 PUF 회로.
  10. 제 9항에 있어서, 상기 제 1 스위치는,
    상기 제 2 트랜지스터의 누설 전류보다 적은 누설 전류를 갖는 제 5 트랜지스터를 포함하는 것을 특징으로 하는 PUF 회로.
  11. 제 6항에 있어서, 상기 PUF 회로는,
    PUF 셀-쌍을 구성하는 상기 제 1 어레이의 PUF 셀의 출력 전압과 상기 제 2 어레이의 PUF 셀의 출력 전압을 비교하는 비교기를 더 포함하는 것을 특징으로 하는 PUF 회로.
  12. 제 11항에 있어서, 상기 비교기는,
    상기 제 1 어레이의 PUF 셀의 출력 전압이 신호 단자에 연결되고, 상기 제 2 어레이의 PUF 셀의 출력 전압이 클락 단자에 연결되는 플리-플랍을 포함하는 것을 특징으로 하는 PUF 회로.
  13. 랜덤 방식으로 제 1 어레이내의 PUF 셀들과 제 2 어레이내의 PUF 셀들 간에 PUF 셀-쌍들을 조합하는 조합부;
    상기 PUF 셀-쌍들 각각에 대하여, 물리적인 파라미터를 획득하는 파라미터 획득부;
    상기 획득된 파라미터에 기초하여, 제 1 기준을 만족하지 못하는 PUF 셀-쌍들을 선택하는 제어부; 및
    상기 선택된 PUF 셀-쌍들을 재조합하는 재조합부를 포함하고,
    상기 재조합부는 상기 선택된 PUF 셀-쌍내에서, 상기 제 1 어레이의 PUF 셀과 상기 제 2 어레이의 PUF 셀들을 랜덤 방식으로 재조합하고,
    상기 랜덤 방식으로 재조합된 PUF 셀-쌍들에 대한 물리적인 파라미터를 획득하고,
    상기 물리적인 파라미터에 기초하여, 상기 재조합된 PUF 셀-쌍들 중 제 2 기준을 만족하지 못하는 PUF 셀-쌍들과 상기 재조합 대상으로 선택되지 않은 적어도 하나의 PUF 셀-쌍을 재조합하는 것을 특징으로 하는 PUF 셀-쌍 생성 장치.
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