KR102212513B1 - PUF(physically unclonable function) 회로 및 PUF 셀을 이용한 사용자 인증 용 개인 키 생성 방법 - Google Patents

PUF(physically unclonable function) 회로 및 PUF 셀을 이용한 사용자 인증 용 개인 키 생성 방법 Download PDF

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Abstract

본 발명은 적어도 하나의 PUF(physically unclonable function) 셀을 포함하는 제1 어레이, 적어도 하나의 PUF 셀을 포함하는 제2 어레이 및 상기 제1 어레이 내에서 제1 PUF셀을 선택하고, 상기 제2 어레이 내에서 제2 PUF셀을 선택하며, 상기 제1 PUF셀에 의해 출력되는 제1 출력전압과 상기 제2 PUF셀에 의해 출력되는 제2 출력전압에 기반하여 상기 제1 PUF셀과 상기 제2 PUF 셀이 나타내는 고유 정보를 생성하는 제어부를 포함하는 PUF 회로를 제공한다.

Description

PUF(physically unclonable function) 회로 및 PUF 셀을 이용한 사용자 인증 용 개인 키 생성 방법{A CIRCUIT FOR PHYSICALLY UNCLONABLE FUNCTION AND A METHOD TO GENERATE PRIVATE KEY FOR SECURE AUTHENTICATION USING A PHYSICALLY UNCLONABLE FUNCTION CELL}
본 발명은 보안을 위한 PUF 회로 및 PUF 셀을 이용한 사용자 인증 용 개인 키 생성 방법에 관한 것이다.
일반적으로, 다수의 하드웨어 디바이스를 제작하는 경우 다양한 요인에 의하여 설계자의 제어를 벗어난 오차가 발생하게 된다. 예를 들어, 두 개의 칩을 동일한 실리콘 웨이퍼에서 제작한다 하더라도 동일하게 설계한 전기적인 경로는 수 나노미터 이상의 오차가 발생하며, 트랜지스터의 물리적인 특성 차이(예를 들면, 도핑 농도 차이)에 의하여 물리적인 파라미터들의 차이가 발생하게 된다. 이와 같은 물리적인 파라미터들의 차이는 제어 불가능하고 각각의 물리적인 디바이스마다 고유한 특성을 갖기 때문에 하드웨어 디바이스를 식별하는데 사용할 수 있다.
하드웨어의 물리적인 파라미터의 차이를 식별 정보로서 사용하는 보안 방식을 물리적 복제 방지 함수(Physical Unclonable Function, 이하, PUF)으로 지칭하며, PUF를 이용하여 하드웨어 디바이스를 식별하거나, 이를 이용한 보안에 사용하고자 하는 연구가 활발히 진행되고 있다.
일반적으로 실리콘 웨이퍼 상에 다수의 트랜지스터를 제작하는 경우 다양한 요인에 의하여 설계자가 원하지 않는 오차가 발생할 수 있다. 이 같은 오차가 발생하는 원인은 여러 가지가 있을 수 있다. 예를 들어 웨이퍼 상에 도핑(doping) 농도의 변화에 기인해 오차가 발생할 수 있으며, 리소그래피 과정에서 트랜지스터 제작 시 발생하는 물리적 크기 변화에 기인해 오차가 발생할 수 있다.
앞서 언급한 오차는 제어가 불가능하며, 각 트랜지스터마다 서로 다른 물리적 특성을 가질 수 있다. 또한 이 같은 물리적 특성의 차이는 푸아송 분포를 따르며 무작위성을 가질 수 있다. 따라서 무작위성을 통해 생성된 고유한 특성을 가지는 트랜지스터들을 이용해 사용자를 식별하는데 필요한 고유 정보를 생성할 수 있다.
본 발명은 면적을 적게 차지하면서도 보안을 위한 사용자 인증 용 개인 키를 생성할 수 있는 PUF회로 및 PUF회로의 고유 정보 생성 방법을 제공한다.
본 발명은 적어도 하나의 PUF(physically unclonable function) 셀을 포함하는 제1 어레이, 적어도 하나의 PUF 셀을 포함하는 제2 어레이 및 상기 제1 어레이 내에서 제1 PUF셀을 선택하고, 상기 제2 어레이 내에서 제2 PUF셀을 선택하며, 상기 제1 PUF셀에 의해 출력되는 제1 출력전압과 상기 제2 PUF셀에 의해 출력되는 제2 출력전압에 기반하여 상기 제1 PUF셀과 상기 제2 PUF 셀이 나타내는 고유 정보를 생성하는 제어부를 포함하는 PUF 회로를 제공한다.
일 실시예에 따르면, 상기 제1 PUF셀과 상기 제2 PUF셀은 복수개의 제2 타입 트랜지스터가 직렬로 연결되어 있으며, 상기 제1 출력전압은 하나의 제1 타입 트랜지스터와 상기 제1 PUF셀이 직렬로 연결된 회로로부터 생성되고, 상기 제2 출력전압은 다른 하나의 제1 타입 트랜지스터와 상기 제2 PUF셀이 직렬로 연결된 회로로부터 생성될 수 있다.
일 실시예에 따르면, 상기 제어부는 상기 제1 PUF셀과 상기 제2 PUF셀 각각에 대해서, 상기 제2 타입 트랜지스터 중 하나의 트랜지스터에는 상기 하나의 트랜지스터를 moderate inversion 영역에서 동작시키기 위한 제1 전압을 인가하고, 상기 제2 타입 트랜지스터 중 상기 제1 전압을 인가한 트랜지스터 외의 트랜지스터에는 트랜지스터를 턴 온 시키기 위한 제2 전압을 인가할 수 있다.
일 실시예에 따르면, 상기 제어부는 상기 제1 출력전압이 상기 제2 출력전압을 초과하면 상기 고유 정보를 제1 값으로 생성하고, 상기 제1 출력전압이 상기 제2 출력전압 이하이면 상기 고유 정보를 제2 값으로 생성할 수 있다.
일 실시예에 따르면, 상기 제1 어레이 및 상기 제2 어레이는 복수개의 PUF 셀을 포함하고, 상기 제1 어레이를 구성하는 각 PUF 셀에서 직렬 연결상 동일한 열에 대응되는 트랜지스터의 게이트단은 서로 전기적으로 연결되며, 상기 제2 어레이를 구성하는 각 PUF셀에서 직렬 연결상 동일한 열에 대응되는 트랜지스터의 게이트단은 서로 전기적으로 연결될 수 있다.
일 실시예에 따르면, 상기 제1 타입 트랜지스터의 채널 길이는 상기 제1 타입 트랜지스터의 채널 너비보다 길고, 상기 제1 타입 트랜지스터의 채널 길이는 상기 제2 타입 트랜지스터의 채널 길이보다 길 수 있다.
일 실시예에 따르면, PUF 회로는 상기 제1 출력전압과 상기 제2 출력전압을 입력 받아, 상기 제1 출력전압과 상기 제2 출력전압의 차이를 증폭시키는 차동 증폭기, 상기 차동 증폭기의 출력단과 전기적으로 연결되고, 상기 차동 증폭기에 의해 발생하는 오프셋을 제거하는 초퍼(chopper), 상기 초퍼의 출력단과 전기적으로 연결되고, 상기 초퍼에 의해 발생하는 고주파 노이즈를 제거하는 저대역 통과 필터 및 상기 저대역 통과 필터의 출력단과 전기적으로 연결되고, 상기 저대역 통과 필터에 의해 출력되는 전압차이에 기반하여 상기 고유 정보를 결정하는 비교기(comparator)를 더 포함할 수 있다.
일 실시예에 따르면, 상기 제어부는 상기 차동 증폭기에 상기 제1 출력전압과 상기 제2 출력전압을 입력시켜 상기 제1 출력전압과 상기 제2 출력전압의 전압 차이를 증폭시키고, 상기 차동 증폭기의 출력을 상기 초퍼에 입력시켜 상기 차동 증폭기의 출력에 발생한 오프셋을 제거하며, 상기 초퍼의 출력을 상기 저대역 통과 필터에 입력시켜 상기 초퍼에 의해 발생하는 고주파 노이즈를 제거하고, 상기 저대역 통과 필터의 출력을 상기 비교기에 입력하여 디지털화된 고유 정보를 생성할 수 있다.
일 실시예에 따르면, 적어도 하나의 PUF(physically unclonable function)셀을 포함하는 제1 어레이와 적어도 하나의 PUF셀을 포함하는 제2 어레이로부터 고유 정보를 생성하는 방법은 상기 제1 어레이 내에서 제1 PUF 셀을 선택하고, 상기 제2 어레이 내에서 제2 PUF 셀을 선택하는 단계, 상기 제1 PUF 어레이의 출력전압인 제1 출력전압과 상기 제2 PUF 어레이의 출력전압인 제2 출력전압을 결정하는 단계 및 상기 제1 출력전압과 상기 제2 출력전압의 차이에 기반하여 상기 제1 PUF 셀과 상기 제2 PUF 셀이 나타내는 고유 정보를 생성하는 단계를 포함할 수 있다.
일 실시예에 따르면, 어레이로부터상기 제1 PUF셀과 상기 제2 PUF셀은 복수개의 제2 타입 트랜지스터가 직렬로 연결될 수 있으며, 상기 PUF 셀 고유 정보 생성 방법은 상기 제1 PUF 셀과 상기 제2 PUF 셀 각각에 대해 상기 제2 타입 트랜지스터 중 하나의 트랜지스터에 는 상기 하나의 트랜지스터를 moderate inversion 영역에서 동작시키기 위한 제1 전압을 인가하는 단계 및 상기 제1 PUF 어레이와 상기 제2 PUF 어레이 각각에 대해 상기 제2 타입 트랜지스터 중 상기 제1 전압을 인가한 트랜지스터 외의 트랜지스터에 트랜지스터를 턴 온 시키기 위한 제2 전압을 인가하는 단계를 더 포함할 수 있다.
일 실시예에 따르면, 상기 PUF 셀 고유 정보 생성 방법은 상기 제1 출력전압이 상기 제2 출력전압을 초과하는 경우, 상기 고유 정보를 제1 값으로 생성하는 단계 및 상기 제1 출력전압이 상기 제2 출력전압 이하인 경우, 상기 고유 정보를 제2 값으로 생성하는 단계를 더 포함할 수 있다.
일 실시예에 따르면, 상기 고유 정보 생성 단계는 상기 제1 출력전압과 상기 제2 출력전압을 차동 증폭기에 입력해 상기 제1 출력전압과 상기 제2 출력전압의 차이를 증폭하는 단계, 상기 차동 증폭기의 출력을 초퍼(chopper)에 입력해 상기 차동 증폭기의 출력에서 오프셋을 제거하는 단계, 상기 초퍼의 출력을 저대역 통과 필터에 입력해 상기 초퍼에 의해 발생하는 고주파 노이즈를 제거하는 단계 및 상기 저대역 통과 필터의 출력을 비교기에 입력해 디지털화된 고유 정보를 생성하는 단계를 포함할 수 있다.
본 발명에서 개시하고 있는 일 실시예에 따르면, 장치에서 PUF셀이 차지하는 면적이 감소할 수 있으므로 PUF 회로의 비용 효율이 향상될 수 있다. 뿐만 아니라, 본 발명에서 개시하고 있는 일 실시예에 따르면, 한 쌍의 PUF셀을 통해 무작위성을 가지는 고유 정보를 생성하므로 PUF셀을 포함하는 장치의 공정 단계에 변화가 있더라도 상기 변화가 무작위성에 영향을 미치지 않을 수 있다.
도 1은 연도별 물리적 복제 방지함수의 비트당 면적 변화를 나타낸 그래프이다.
도 2는 모스펫의 VGS에 따른 전류 특성을 나타낸 그래프이다.
도 3은 본 발명의 일 실시예에 따른 제1 PUF셀과 제2 PUF셀의 회로와 제1 어레이와 제2 어레이에서 제1 PUF셀과 제2 PUF셀을 선택하였을 때의 전압-전류 특성을 나타낸 도면이다.
도 4는 본 발명의 일 실시예에 따른 PUF 회로를 나타낸 도면이다.
도 5는 본 발명의 일 실시예에 따른 PUF셀 고유 정보 생성 방법에 대한 흐름도이다.
도 6은 본 발명의 일 실시예에 따른 고유 정보 생성 방법을 구체화한 흐름도이다.
도 7은 본 발명의 일 실시예에 따른 PUF의 비트 에러율 및 불안정한 셀 특성을 나타낸 그래프이다.
도 8은 본 발명의 일 실시예에 따른 PUF의 온도에 따른 비트에러율과 비트변화율을 나타낸 그래프이다.
도 9는 본 발명의 일 실시예에 따른 PUF의 무작위성을 나타낸 그래프이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면을 참조하여 상세하게 설명하도록 한다. 그러나 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.
제1, 제2, A, B 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 및/또는 이라는 용어는 복수의 관련된 기재 항목들의 조합 또는 복수의 관련된 기재 항목들 중의 어느 항목을 포함한다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급될 때에는 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
명세서 및 청구범위 전체에서, 어떤 부분이 어떤 구성 요소를 포함한다고 할때, 이는 특별히 반대되는 기재가 없는 한 다른 구성 요소를 제외하는 것이 아니라 다른 구성 요소를 더 포함할 수 있다는 것을 의미한다.
도 1은 연도별 물리적 복제 방지함수의 비트당 면적 변화를 나타낸 그래프이다.
연도가 지날수록 PUF의 셀 크기는 점차적으로 작아지고 있음을 도 1을 통해 확인할 수 있다. 2010년대 초반에 설계된 PUF셀은 크기가 700F2 이상이었다. 여기서, F는 feature size를 의미할 수 있다. 예를 들어 7nm 공정에서 F=7nm일 수 있다.
따라서, 큰 셀 당 면적으로 인해 발생하는 비용을 절감하기 위해 셀을 점차적으로 작게 만드는 방향으로 연구가 진행되었다. 면적을 줄이려는 노력에 따라 2018년에 제작된 PUF는 대략 200F2 셀 당 면적을 가진다. 한편, 면적을 줄이기 위한 또 다른 방법으로 ReRAM을 이용하여 40F2의 셀 당 면적을 달성한 사례가 있다. 그러나, ReRAM을 제작하기 위해서는 공정이 추가적으로 필요하므로, 이 같은 방법은 PUF 셀을 생성하는데 소모되는 비용과 시간이 상당히 증가한다는 문제점이 발생하였다.
도 2는 모스펫의 VGS에 따른 전류 특성을 나타낸 그래프이다.
일반적으로 모스펫의 게이트단과 소스단 사이의 전압인 VGS와 드레인단에서 소스단으로 흐르는 전류인 IDS의 관계는 도 2에서 도시한 그래프와 같다. 일 실시예에 따르면, PUF셀을 선택할 때 셀 내의 모스펫을 moderate inversion 영역에서 동작하도록하여 저전력으로 PUF 회로 설계가 가능할 수 있다. 다양한 실시예에 따르면, PUF셀을 선택할 때 셀 내의 모스펫을 weak inversion 영역보다 높은 전압에서 동작시켜 원하지 않는 누설전류에 의해 무작위성이 저하되는 효과를 감소시킬 수 있다.
도 3은 본 발명의 일 실시예에 따른 제1 PUF셀과 제2 PUF셀의 회로와 제1 PUF셀과 제2 PUF셀의 전압-전류 특성을 나타낸 도면이다.
일 실시예에 따르면, PUF 회로는 적어도 하나의 PUF셀을 포함하는 제1 어레이, 적어도 하나의 PUF셀을 포함하는 제2 어레이 및 상기 제1 어레이 내에서 제1 PUF셀을 선택하고, 상기 제2 어레이 내에서 제2 PUF셀을 선택하며, 상기 제1 PUF셀에 의해 출력되는 제1 출력전압과 상기 제2 PUF셀에 의해 출력되는 제2 출력전압에 기반하여 상기 제1 PUF셀과 상기 제2 PUF 셀이 나타내는 고유 정보를 생성하는 제어부를 포함할 수 있다. 다양한 실시예에 따르면, 제1 PUF 셀과 제2 PUF셀은 하나의 제1 타입 트랜지스터와 복수개의 제2 타입 트랜지스터가 직렬로 연결될 수 있다.
일 실시예에 따르면, 제1 출력전압은 제1PMOS(p-channel metal oxide semiconductor, 320)와 복수개의 NMOS가 직렬로 연결된 제1 NMOS(n-channel metal oxide semiconductor) 그룹(310)이 서로 직렬로 연결되어 생성될 수 있다. 다양한 실시예에 따르면, 제2 출력전압은 제2 PMOS(340)와 복수개의 NMOS가 직렬로 연결된 제2 NMOS 그룹(330)이 서로 직렬로 연결되어 생성될 수 있다.
일 실시예에 따르면, 상기 제어부는 상기 제1 PUF 어레이로 부터 선택된 하나의 직렬로 연결된 제2 타입 트랜지스터 열과 상기 제2 PUF 어레이로부터 선택된 하나의 직렬로 연결된 제2 타입 트랜지스터 열 각각에 대해서, 상기 제2 타입 트랜지스터 중 하나의 트랜지스터에는 상기 하나의 트랜지스터를 moderate inversion 영역에서 동작시키기 위한 제1 전압을 인가하고, 상기 제2 타입 트랜지스터 중 상기 제1 전압을 인가한 트랜지스터 외의 트랜지스터에는 트랜지스터를 턴 온 시키기 위한 제2 전압을 인가할 수 있다.
즉, 제어부는 제1 NMOS 그룹(310)중에서 제1 NMOS(315)의 게이트단에는 모스펫의 문턱전압보다 낮은 제1 전압(VSEL)을 인가할 수 있으며, 제어부는 제1 NMOS 그룹(310)중에서 제1 NMOS(315)를 제외한 나머지 NMOS의 게이트단에는 제2 전압(VDD)을 인가할 수 있다. 한편, 제1 PMOS(320)의 게이트단에는 바이어싱 전압(VBIAS)이 인가될 수 있다.
일 실시예에 따르면, 제1 PMOS(320)의 게이트단에 바이어싱 전압이 인가되는 경우, 제1 PMOS(320)는 전류원으로 볼 수 있다. 다양한 실시예에 따르면, 제1 NMOS(315)의 게이트단에 제1 전압이 인가되는 경우, 제1 NMOS(315)는 특정 임피던스값을 가지는 임피던스로 볼 수 있다. 한편, 제1 NMOS 그룹(310)에서 제1 NMOS(315)를 제외한 NMOS의 게이트단에는 제2 전압이 인가되므로, 제1 NMOS(315)를 제외한 NMOS는 쇼트회로로 볼 수 있다. (보다 구체적으로 제1 NMOS를 제외한 NMOS도 특정 수준의 임피던스값을 가질 수 있으나, 제1 NMOS를 제외한 NMOS의 임피던스값은 제1 NMOS의 임피던스값보다 매우 낮다.)
즉, 제1 NMOS 그룹(310)과 제1 PMOS(320)의 등가회로는 도 3에 도시된 바와 같이 도시될 수 있으며, 이에 따라 제1 PUF셀로 생성된 출력전압(VOUT1)은 전류원의 전류값과 제1 NMOS의 임피던스값에 기반하여 결정될 수 있다.
일 실시예에 따르면, 제어부는 제2 NMOS 그룹(330)중에서 제2 NMOS(335)의 게이트단에는 모스펫의 문턱전압보다 낮은 제1 전압(VSEL)을 인가할 수 있으며, 제어부는 제2 NMOS 그룹(330)중에서 제2 NMOS(335)를 제외한 나머지 NMOS의 게이트단에는 제2 전압(VDD)을 인가할 수 있다. 한편, 제2 PMOS(340)의 게이트단에는 바이어싱 전압(VBIAS)이 인가될 수 있다.
일 실시예에 따르면, 제2 PMOS(340)의 게이트단에 바이어싱 전압이 인가되는 경우, 제2 PMOS(340)는 전류원으로 볼 수 있다. 다양한 실시예에 따르면, 제2 NMOS(335)의 게이트단에 제1 전압이 인가되는 경우, 제2 NMOS(335)는 특정 임피던스값을 가지는 임피던스로 볼 수 있다. 한편, 제2 NMOS 그룹(330)에서 제2 NMOS(335)를 제외한 NMOS의 게이트단에는 제2 전압이 인가되므로, 제2 NMOS(335)를 제외한 NMOS는 쇼트회로로 볼 수 있다. (보다 구체적으로 제2 NMOS를 제외한 NMOS도 특정 수준의 임피던스값을 가질 수 있으나, 제2 NMOS를 제외한 NMOS의 임피던스값은 제2 NMOS의 임피던스값보다 매우 낮다.)
즉, 제2 NMOS 그룹(330)과 제2 PMOS(340)의 등가회로는 도 3에 도시된 바와 같이 도시될 수 있으며, 이에 따라 제2 PUF셀의 출력전압(VOUT2)은 전류원의 전류값과 제2 NMOS의 임피던스값에 기반하여 결정될 수 있다.
일 실시예에 따르면, 제어부는 랜덤으로 제1 PUF 셀에서 제1 NMOS(315)를 선택하여 제1 NMOS(315)의 게이트단에 제1 전압을 인가할 수 있으며, 제어부는 랜덤으로 제2 PUF셀에서 제2 NMOS(335)를 선택하여 제2 NMOS(335)의 게이트단에 제2 전압을 인가할 수 있다. 다양한 실시예에 따르면, 제어부는 랜덤으로 선택한 제1 PUF셀의 출력전압(VOUT1) 제2 PUF셀의 출력전압(VOUT2)에 기반하여 PUF셀의 고유 정보를 생성할 수 있다.
한편, 도 3에서는 본 발명의 일 실시예로서 하나의 PMOS와 복수개의 NMOS가 직렬로 연결된 경우를 도시하였다. 따라서 본 발명의 권리범위가 도 3에서 도시하고 있는 실시예에 국한되어서는 안 될 것이다. 예를 들어, 하나의 PUF셀은 하나의 NMOS와 복수개의 PMOS가 직렬로 연결되어 구성될 수 있다.
도 4는 본 발명의 일 실시예에 따른 PUF 회로를 나타낸 도면이다.
일 실시예에 따르면, PUF 회로는 적어도 하나의 PUF(physically unclonable function) 셀을 포함하는 제1 어레이(410), 적어도 하나의 PUF 셀을 포함하는 제2 어레이(420)를 포함할 수 있다. 다양한 실시예에 따르면, 제1 어레이(410)에는 복수개의 모스펫 스택이 포함될 수 있다.
일 실시예에 따르면, 하나의 모스펫 스택을 구성하는 복수개의 모스펫은 직렬로 연결될 수 있다. 다양한 실시예에 따르면, 하나의 어레이에는 복수개의 모스펫 스택이 열로 구성될 수 있다. 즉, 하나의 어레이는 N개의 열을 가질 수 있으며, 각 열에 하나의 모스펫 스택이 배치될 수 있다.
일 실시예에 따르면, 상기 제1 어레이(410)를 구성하는 각 PUF 셀(앞서 언급한 모스펫 스택과 동일 또는 유사할 수 있다.)에서 직렬 연결상 동일한 열에 대응되는 트랜지스터의 게이트단은 서로 전기적으로 연결되며, 상기 제2 어레이(420)를 구성하는 각 PUF셀에서 직렬 연결상 동일한 열에 대응되는 트랜지스터의 게이트단은 서로 전기적으로 연결될 수 있다. 다양한 실시예에 따르면, 제1 어레이(410)와 제2 어레이(420)를 구성하는 트랜지스터의 게이트단은 컨트롤 블록에 의해 특정 전압(예를 들어 앞서 언급한 제1 전압과 제2 전압)을 공급받을 수 있다.
일 실시예에 따르면, 아날로그 먹스(analog mux)에 의해 제1 어레이(410)에 포함된 복수개의 PUF 셀 중 하나의 PUF셀을 선택할 수 있으며, 제2 어레이(420)에 포함된 복수개의 PUF 셀 중 하나의 PUF셀을 선택할 수 있다. 다양한 실시예에 따르면, 제1 어레이(410)와 제2 어레이(420)를 도 4와 같이 구성하는 경우 제1 어레이(410)와 제2 어레이(420)의 poly와 diffusion을 가로/세로로 교차하는 격자무늬로 구성할 수 있어 어레이가 차지하는 면적을 감소시킬 수 있다.
일 실시예에 따르면, PUF 회로는 제1 어레이(410)의 출력전압을 도출하기 위한 제1 PMOS(415)와 제2 어레이(420)의 출력전압을 도출하기 위한 제2 PMOS(425)를 포함할 수 있다. 다양한 실시예에 따르면, 제1 PMOS(415)와 제2 PMOS(425)는 바이어스 전압 생성기로부터 모스펫을 바이어싱 시키기 위한 전압을 공급받을 수 있다.
일 실시예에 따르면, 제1 PMOS(415)와 제2 PMOS(425)의 채널 길이는 제1 PMOS(415)와 제2 PMOS(425)의 채널 너비보다 길 수 있다. 다양한 실시예에 따르면, 제1 PMOS(415)와 제2 PMOS(425)의 채널 길이는 제1 어레이(410) 또는 제2 어레이(420)를 구성하는 NMOS의 채널 길이보다 길 수 있다.
일 실시예에 따르면, PUF 회로는 제1 어레이(410)로부터 출력되는 제1 출력전압과 제2 어레이(420)로부터 출력되는 제2 출력전압을 입력 받아, 상기 제1 출력전압과 상기 제2 출력전압의 차이를 증폭시키는 차동 증폭기(430), 상기 차동 증폭기(430)의 출력단과 전기적으로 연결되고, 상기 차동 증폭기(430)에 의해 발생하는 오프셋과 제1 PMOS(415)와 제2 PMOS(425)사이의 mismatch로 인한 오프셋을 제거하는 초퍼(chopper, 440, 441), 상기 초퍼(440)의 출력단과 전기적으로 연결되고, 상기 초퍼(440)에 의해 발생하는 고주파 노이즈를 제거하는 저대역 통과 필터(450; 및 상기 저대역 통과 필터(450)의 출력단과 전기적으로 연결되고, 상기 저대역 통과 필터(450)에 의해 출력되는 전압차이에 기반하여 상기 고유 정보를 결정하는 비교기(comparator, 460)를 포함할 수 있다.
도 5는 본 발명의 일 실시예에 따른 PUF셀 고유 정보 생성 방법에 대한 흐름도이다. 도 5에서 도시하고 있는 흐름도는 도 4에서 도시하고 있는 PUF 회로 또는 PUF 회로를 포함하는 전자 장치에 의해 수행될 수 있다.
일 실시예에 따르면, S510 동작을 통해 제어부는 제1 어레이 내에서 제1 PUF셀을 선택하고 제2 어레이 내에서 제2 PUF셀을 선택할 수 있다. 다양한 실시예에 따르면, S510 동작 이후, S520 동작을 통해 제어부는 제1 PUF셀의 출력전압인 제1 출력전압과 제2 PUF셀의 출력전압인 제2 출력전압을 결정할 수 있다. 일 실시예에 따르면, 별도로 마련된 전압 구분회로를 통해 상기 제1 출력전압과 상기 제2 출력전압을 결정할 수 있다.
일 실시예에 따르면, 상기 제1 PUF셀과 상기 제2 PUF셀은 복수개의 제2 타입 트랜지스터가 직렬로 연결될 수 있다. 다양한 실시예에 따르면, 제어부는 상기 제1 PUF셀을 포함하는 제2 타입 트랜지스터 스택과 상기 제2 PUF셀을 포함하는 제2 타입 트랜지스터 스택 각각에 대해 상기 제2 타입 트랜지스터 중 제1 PUF셀과 제2 PUF셀 에는 상기 PUF셀 트랜지스터를 moderate inversion 영역에서 동작시키기 위한 제1 전압을 인가하고, 상기 PUF 셀 중 상기 제1 전압을 인가한 PUF 셀 외의 트랜지스터를 턴 온 시키기 위한 제2 전압을 인가할 수 있다.
일 실시예에 따르면, S530 동작을 통해 제어부는 상기 제1 출력전압과 상기 제2 출력전압의 크기를 비교할 수 있다. 설계상 동일하게 제1 PUF셀과 제2 PUF셀을 제작하였다고 하더라도, 공정상의 오차로 인해 제1 PUF셀의 출력전압과 제2 PUF셀의 출력전압은 무작위성을 지니는 오차를 가질 수 있다. 따라서, 본 발명에서 상기 오차에 기반하여 사용자를 식별하기 위한 고유 정보를 생성하는 방법을 제공하고자 한다.
일 실시예에 따르면, S530 동작에서 제1 출력전압이 제2 출력전압을 초과한다고 판단한 경우, 제어부는 S540 동작을 통해 제1 값으로 고유 정보를 생성할 수 있다. 예를 들어, 제어부는 사용자를 식별하기 위한 KEY를 디지털값인 1로 결정할 수 있다.
일 실시예에 따르면, S530 동작에서 제1 출력전압이 제2 출력전압 이하라고 판단한 경우, 제어부는 S550 동작을 통해 제2 값으로 고유 정보를 생성할 수 있다. 예를 들어, 제어부는 사용자를 식별하기 위한 KEY를 디지털값인 0으로 결정할 수 있다.
도 6은 본 발명의 일 실시예에 따른 고유 정보 생성 방법을 구체화한 흐름도이다. 도 6에서 도시하고 있는 흐름도는 도 4에서 도시하고 있는 PUF 회로 또는 PUF 회로를 포함하는 전자 장치에 의해 수행될 수 있다.
일 실시예에 따르면, S610 동작을 통해 제어부는 제1 어레이로부터 출력되는 제1 출력전압과 제2 어레이로부터 출력되는 제2 출력전압을 차동 증폭기에 입력해 상기 제1 출력전압과 상기 제2 출력전압 차이를 증폭시킬 수 있다. 다양한 실시예에 따르면, 제1 출력전압과 제2 출력전압 사이의 오차값은 공정상 오차로 기인한 것이므로 매우 작을 수 있다. 따라서, 본 발명에서는 차동 증폭기를 통해 상기 제1 출력전압과 상기 제2 출력전압의 차이를 증폭시키는 방법을 제공한다.
일 실시예에 따르면, S620 동작을 통해 제어부는 차동 증폭기의 출력을 초퍼를 통해 상기 차동 증폭기의 출력에서 오프셋을 제거할 수 있다. 다양한 실시예에 따르면, 제어부는 두 개의 초퍼를 기존의 연결상태와 교차된 연결상태를 교대할 수 있도록 제어하여 차동 증폭기로부터 발생한 오프셋을 제거할 수 있다.
일 실시예에 따르면, S630 동작을 통해 제어부는 초퍼의 출력을 저대역 통과 필터에 입력해 초퍼에 의해 발생하는 고주파 노이즈를 제거할 수 있다. 다양한 실시예에 따르면, S640 동작을 통해 제어부는 저대역 통과 필터의 출력을 비교기에 입력해 디지털화된 고유 정보를 생성할 수 있다. 앞선 예를 인용해 보면, 제1 출력전압이 제2 출력전압을 초과하는 경우 제어부는 비교기를 통해 1의 값을 가지는 고유 정보를 생성할 수 있으며, 제1 출력전압이 제2 출력전압 이하인 경우 제어부는 비교기를 통해 0의 값을 가지는 고유 정보를 생성할 수 있거나, 혹은 그 반대일 수 있다.
도 7은 본 발명의 일 실시예에 따른 PUF의 비트 에러율 및 불안정한 셀 특성을 나타낸 그래프이다.
도 7은 상온에서 39개의 칩에 대해 약 2,000회 반복 측정하여 얻은 결과값에 대한 그래프이다. 반복 측정한 결과 도 7의 (a), (b)와 같이 native 비트 에러율은 0.13%임을 확인할 수 있었으며, 안정화 기법인 temporal majority voting(TMV)를 적용한 경우에는 비트 에러율이 0.06%로 줄어드는 것을 확인할 수 있었다. 또한 native하게 불안정한 셀의 비율(unstable bits)은 전체 셀 중 1.47%로 나타났으며, TMV를 적용한 경우 상기 비율은 0.53%로 떨어지는 것을 확인할 수 있다. 각 칩별로 추출된 비트 에러율과 불안정한 셀의 비율은 도 7의 (c), (d)에서 보여진 것과 같이 native BER은 최대 0.26%이고 native unstable bits는 3% 정도임을 확인할 수 있다.
도 8은 본 발명의 일 실시예에 따른 PUF의 온도에 따른 비트에러율과 비트변화율을 나타낸 그래프이다.
일 실시예에 따르면, PUF는 온도와 전압의 변화에 따라서도 상온에서의 결과와 같은 결과를 에러 없이 나타내야 한다. 도 8의 (a)에서는 0.2V의 전압 변화에 따라 대략 1.6% 정도 상온의 결과와는 다른 결과가 나오는 것을 확인할 수 있다. 또한, 비트 에러율 역시 1.7%정도 나타나는 것을 확인할 수 있다.
도 8의 (b)는 산업 기준의 온도 측정 기준에 따라 측졍된 결과를 나타낸다. 대략적으로 -40℃와 100℃에서 4%의 비트 변화율과 비트 에러율을 가지는 것을 확인할 수 있다.
도 9는 본 발명의 일 실시예에 따른 PUF의 무작위성을 나타낸 그래프이다.
일 실시예에 따르면, PUF 회로에서 무작위성은 보안의 강도를 나타내는 척도일 수 있다. 도 9의 그래프를 통해 동일 칩에서 여러 번 반복 측정을 하더라도 유사한 수준의 무작위성을 가짐을 확인할 수 있다.
일 실시예에 따르면, 반복에 따라 서로 값이 다를 확률은 대략 0.0016 정도로 낮음을 확인할 수 있으며, 서로 다른 칩 간에 측정된 inter hamming distance값을 통해 동일 칩에서 여러 번 반복해 측정을 하더라도 동일한 결과값을 가지는 것을 확인할 수 있다. 한편, 서로 다른 칩 간에 측정된 intra hamming distance는 값이 0.4986으로 동일한 위치의 셀-쌍이 서로 같은 값을 생성할 확률이 0.5에 가깝다는 것을 확인할 수 있다. 즉, 상기 결과를 통해 '0' 또는 '1'을 생성하는 PUF에서 그 값이 무작위적으로 생성됨을 확인할 수 있다.
무작위성을 나타내는 또 다른 척도인 자기상관(autocorrelation) 함수의 결과는 도 9에서 도시하고 있는 바와 같이 95% confidence level이 대략 0.01 정도가 나오는 것을 확인할 수 있다. 이는 동일 칩내에서 서로 다른 셀-쌍 끼리의 상관관계가 없음을 의미할 수 있다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 사람이라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 실행된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (12)

  1. 적어도 하나의 PUF(physically unclonable function) 셀을 포함하는 제1 어레이;
    적어도 하나의 PUF 셀을 포함하는 제2 어레이; 및
    상기 제1 어레이 내에서 제1 PUF셀을 선택하고, 상기 제2 어레이 내에서 제2 PUF셀을 선택하며, 상기 제1 PUF셀에 의해 출력되는 제1 출력전압과 상기 제2 PUF셀에 의해 출력되는 제2 출력전압에 기반하여 상기 제1 PUF셀과 상기 제2 PUF 셀이 나타내는 고유 정보를 생성하는 제어부를 포함하고,
    상기 제1 PUF셀과 상기 제2 PUF셀은 각각 복수개의 제2 타입 트랜지스터가 직렬로 연결되어 있으며,
    상기 제1 출력전압은 하나의 제1 타입 트랜지스터와 상기 제1 PUF셀이 직렬로 연결된 회로로부터 생성되고, 상기 제2 출력전압은 다른 하나의 제1 타입 트랜지스터와 상기 제2 PUF셀이 직렬로 연결된 회로로부터 생성되며,
    상기 제1 타입 트랜지스터의 채널 길이는 상기 제1 타입 트랜지스터의 채널 너비보다 긴 것을 특징으로 하는,
    PUF 회로.
  2. 삭제
  3. 제1항에 있어서,
    상기 제어부는 상기 제1 PUF셀과 상기 제2 PUF셀 각각에 대해서, 상기 제2 타입 트랜지스터 중 하나의 트랜지스터에는 상기 하나의 트랜지스터를 moderate inversion 영역에서 동작시키기 위한 제1 전압을 인가하고, 상기 제2 타입 트랜지스터 중 상기 제1 전압을 인가한 트랜지스터 외의 트랜지스터에는 트랜지스터를 턴 온 시키기 위한 제2 전압을 인가하는 것을 특징으로 하는,
    PUF 회로.
  4. 제1항에 있어서,
    상기 제어부는 상기 제1 출력전압이 상기 제2 출력전압을 초과하면 상기 고유 정보를 제1 값으로 생성하고, 상기 제1 출력전압이 상기 제2 출력전압 이하이면 상기 고유 정보를 제2 값으로 생성하는 것을 특징으로 하는,
    PUF 회로.
  5. 제1항에 있어서,
    상기 제1 어레이 및 상기 제2 어레이는 복수개의 PUF 셀을 포함하고, 상기 제1 어레이를 구성하는 각 PUF 셀에서 직렬 연결상 동일한 열에 대응되는 트랜지스터의 게이트단은 서로 전기적으로 연결되며, 상기 제2 어레이를 구성하는 각 PUF셀에서 직렬 연결상 동일한 열에 대응되는 트랜지스터의 게이트단은 서로 전기적으로 연결되는 것을 특징으로 하는,
    PUF 회로.
  6. 제1항에 있어서,
    상기 제1 타입 트랜지스터의 채널 길이는 상기 제2 타입 트랜지스터의 채널 길이보다 긴 것을 특징으로 하는,
    PUF 회로.
  7. 적어도 하나의 PUF(physically unclonable function) 셀을 포함하는 제1 어레이;
    적어도 하나의 PUF 셀을 포함하는 제2 어레이; 및
    상기 제1 어레이 내에서 제1 PUF셀을 선택하고, 상기 제2 어레이 내에서 제2 PUF셀을 선택하며, 상기 제1 PUF셀에 의해 출력되는 제1 출력전압과 상기 제2 PUF셀에 의해 출력되는 제2 출력전압에 기반하여 상기 제1 PUF셀과 상기 제2 PUF 셀이 나타내는 고유 정보를 생성하는 제어부를 포함하고,
    상기 제1 출력전압과 상기 제2 출력전압을 입력 받아, 상기 제1 출력전압과 상기 제2 출력전압의 차이를 증폭시키는 차동 증폭기;
    상기 차동 증폭기의 출력단과 전기적으로 연결되고, 상기 차동 증폭기에 의해 발생하는 오프셋을 제거하는 초퍼(chopper);
    상기 초퍼의 출력단과 전기적으로 연결되고, 상기 초퍼에 의해 발생하는 고주파 노이즈를 제거하는 저대역 통과 필터; 및
    상기 저대역 통과 필터의 출력단과 전기적으로 연결되고, 상기 저대역 통과 필터에 의해 출력되는 전압차이에 기반하여 상기 고유 정보를 결정하는 비교기(comparator)를 더 포함하는,
    PUF 회로.
  8. 제7항에 있어서,
    상기 제어부는 상기 차동 증폭기에 상기 제1 출력전압과 상기 제2 출력전압을 입력시켜 상기 제1 출력전압과 상기 제2 출력전압의 전압 차이를 증폭시키고, 상기 차동 증폭기의 출력을 상기 초퍼에 입력시켜 상기 차동 증폭기의 출력에 발생한 오프셋을 제거하며, 상기 초퍼의 출력을 상기 저대역 통과 필터에 입력시켜 상기 초퍼에 의해 발생하는 고주파 노이즈를 제거하고, 상기 저대역 통과 필터의 출력을 상기 비교기에 입력하여 디지털화된 고유 정보를 생성하는 것을 특징으로 하는,
    PUF 회로.
  9. 적어도 하나의 PUF(physically unclonable function)셀을 포함하는 제1 어레이와 적어도 하나의 PUF셀을 포함하는 제2 어레이로부터 고유 정보를 생성하는 방법에 있어서,
    상기 제1 어레이 내에서 제1 PUF 셀을 선택하고, 상기 제2 어레이 내에서 제2 PUF 셀을 선택하는 단계;
    상기 제1 PUF 셀을 통해 생성된 제1 출력전압과 상기 제2 PUF셀을 통해 생성된 제2 출력전압을 결정하는 단계; 및
    상기 제1 출력전압과 상기 제2 출력전압의 차이에 기반하여 상기 제1 PUF 셀과 상기 제2 PUF 셀이 나타내는 고유 정보를 생성하는 단계를 포함하고,
    상기 고유 정보 생성 단계는,
    상기 제1 출력전압이 상기 제2 출력전압을 초과하는 경우, 상기 고유 정보를 제1 값으로 생성하는 단계; 및
    상기 제1 출력전압이 상기 제2 출력전압 이하인 경우, 상기 고유 정보를 제2 값으로 생성하는 단계를 더 포함하는,
    PUF 셀 고유 정보 생성 방법.
  10. 제9항에 있어서,
    상기 제1 PUF 셀과 상기 제2 PUF셀은 각각 복수개의 제2 타입 트랜지스터가 직렬로 연결되어 있으며,
    상기 제1 PUF셀과 상기 제2 PUF셀 각각에 대해 상기 제2 타입 트랜지스터 중 하나의 트랜지스터에는 상기 하나의 트랜지스터를 moderate inversion 영역에서 동작시키기 위한 제1 전압을 인가하는 단계; 및
    상기 제1 PUF 어레이와 상기 제2 PUF 어레이 각각에 대해 상기 제2 타입 트랜지스터 중 상기 제1 전압을 인가한 트랜지스터 외의 트랜지스터에 트랜지스터를 턴 온 시키기 위한 제2 전압을 인가하는 단계를 더 포함하는,
    PUF 셀 고유 정보 생성 방법.
  11. 삭제
  12. 적어도 하나의 PUF(physically unclonable function)셀을 포함하는 제1 어레이와 적어도 하나의 PUF셀을 포함하는 제2 어레이로부터 고유 정보를 생성하는 방법에 있어서,
    상기 제1 어레이 내에서 제1 PUF 셀을 선택하고, 상기 제2 어레이 내에서 제2 PUF 셀을 선택하는 단계;
    상기 제1 PUF 셀을 통해 생성된 제1 출력전압과 상기 제2 PUF셀을 통해 생성된 제2 출력전압을 결정하는 단계; 및
    상기 제1 출력전압과 상기 제2 출력전압의 차이에 기반하여 상기 제1 PUF 셀과 상기 제2 PUF 셀이 나타내는 고유 정보를 생성하는 단계를 포함하고,
    상기 고유 정보 생성 단계는
    상기 제1 출력전압과 상기 제2 출력전압을 차동 증폭기에 입력해 상기 제1 출력전압과 상기 제2 출력전압의 차이를 증폭하는 단계;
    상기 차동 증폭기의 출력을 초퍼(chopper)에 입력해 상기 차동 증폭기의 출력에서 오프셋을 제거하는 단계;
    상기 초퍼의 출력을 저대역 통과 필터에 입력해 상기 초퍼에 의해 발생하는 고주파 노이즈를 제거하는 단계; 및
    상기 저대역 통과 필터의 출력을 비교기에 입력해 디지털화된 고유 정보를 생성하는 단계를 포함하는 것을 특징으로 하는,
    PUF 셀 고유 정보 생성 방법.
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