KR20190069691A - 하드웨어 보안을 위한 tcam 기반 물리적 복제 방지 회로, 이를 포함하는 보안 장치 및 이를 이용한 보안값의 생성 방법 - Google Patents

하드웨어 보안을 위한 tcam 기반 물리적 복제 방지 회로, 이를 포함하는 보안 장치 및 이를 이용한 보안값의 생성 방법 Download PDF

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Abstract

물리적 복제 방지(Physical Unclonable Function; PUF) 회로는, 정적 램(SRAM) 셀과 비교기로 이루어진 TCAM(Ternary Content Addressable Memory) 구조를 이용한 것으로서, 입력 전압이 인가되는 비교기; 상기 비교기에 전기적으로 연결된 하나 이상의 SRAM; 독출 전압을 인가받아 동작하며, 상기 SRAM에 전기적으로 연결된 복수 개의 접근 트랜지스터; 및 상기 접근 트랜지스터에 전기적으로 연결된 복수 개의 추가 트랜지스터를 포함할 수 있다. 상기 TCAM 기반의 PUF 회로는, 입력 전압을 이용하여 생성된 정적 램의 출력 전압과, 복수 개의 접근 트랜지스터 및 복수 개의 추가 트랜지스터 각각의 고유 반도체 구조에 의하여 결정되는 고유 출력값을 갖는다. 상기 TCAM 기반의 PUF 회로를 이용하면, 종래의 메모리 기반의 PUF 장치에 비하여 신뢰도, 고유성 및 일관성의 측면에서 성능을 향상시키고 표준화된 출력값을 얻을 수 있는 이점이 있다.

Description

하드웨어 보안을 위한 TCAM 기반 물리적 복제 방지 회로, 이를 포함하는 보안 장치 및 이를 이용한 보안값의 생성 방법{TCAM BASED PHYSICAL UNCLONABLE FUNCTION CIRCUIT FOR SECURE HARDWARE, SECURITY DEVICE INCLUDING THE SAME AND METHOD FOR GENERATING SECURE VALUE USING THE SAME}
본 발명은 하드웨어 보안을 위한 TCAM(Ternary Content Addressable Memory) 기반 물리적 복제 방지(Physical Unclonable Function; PUF) 회로와, 이를 포함하는 보안 장치 및 이를 이용한 보안값의 생성 방법에 대한 것으로, 하드웨어 보안의 신뢰도와 고유성을 향상시키는 새로운 메모리 기반 PUF 기술에 대한 것이다.
전자 산업에 있어서 전자 장치의 보안은 제조업체 및 사용자들에게 매우 중요한 의미를 갖는다. 보안을 위해서는 각 전자 장치, 특히, 전자 장치 내의 집적회로(Integrated Circuit; IC)를 서로 구별 가능하도록 하는 것이 바람직하다. 또한, 전자 장치의 개발자들은 승인 없이는 전자 제품에 접속하거나 사용할 수 없도록 하는 시스템과 방법을 개발하기 위한 노력을 기울이고 있다.
물리적 복제 방지(Physical Unclonable Function; PUF)는 반도체 장치 기반의 보안 분야에서 새롭게 등장한 기술이다. PUF 보안에서는 보안 키를 생성함에 있어서 고유의 보안 정보를 이용하며, 장치 상에 공개 키 또는 개인 키를 저장할 필요가 없다.
일반적으로, PUF는 제품 제조 과정의 국지적인 공정 차이로 인하여 발생하는 장치 고유의 물리적인 특성에 기초하여 생성되는 식별 정보를 이용한다. 제품 제조 측면에서는 공차가 생기는 것이 바람직하지 않지만, 이러한 공차는 각각의 개별 칩에 대하여 고유의 출력을 생성하는 점에서 PUF에 기여한다. 또한, PUF가 구현된 장치를 복제하여 다른 장치와 동일한 출력값을 생성하는 것은 거의 불가능하다. 즉, PUF의 주된 이점은, 장치 제조 과정에서의 공차를 이용하므로 거의 예측이 불가능하고 복제가 불가능하다는 것이다.
PUF의 실제 구현에 있어서 신뢰도 및 고유성의 두 가지 요소가 매우 중요하다. PUF는 일반적으로 온도 등 환경 변수에 민감하며, 따라서 실제 시스템 채용에 있어서는 PUF의 신뢰도를 향상시키는 것이 중요하다. 또한, 시스템이 고유의 키 또는 ID를 생성하는 것이 가능하여야 하므로, PUF로부터 생성된 키 또는 ID의 고유성은 시스템 보안의 핵심 사항이다.
그런데, 통상 메모리 기반의 PUF에서는 반복 시행 시에도 출력값이 일정할 것으로 기대되는 것과 달리 환경 변수로 인하여 상이한 출력값이 생성될 수 있고, 이는 PUF 장치의 신뢰도를 저해하는 문제점이 있다.
KR 2010-0021446 A
이에, 본 발명의 기술적 과제는 이러한 점에서 착안된 것으로 본 발명의 목적은 TCAM(Ternary Content Addressable Memory)을 이용한 메모리 기반의 물리적 복제 방지(Physical Unclonable Function; PUF) 회로에 있어서 신뢰도, 고유성 및 일관성의 측면에서 성능을 향상시키고 표준화된 출력값을 얻을 수 있도록 한 TCAM 기반 PUF 회로를 제공하는 것이다.
본 발명의 다른 목적은 상기 TCAM 기반 PUF 회로를 포함하는 보안 장치를 제공하는 것이다.
본 발명의 또 다른 목적은 상기 TCAM 기반 PUF 회로를 이용한 보안값의 생성 방법을 제공할 수 있다.
실시예들에 따른 물리적 복제 방지(Physical Unclonable Function; PUF) 회로는, 하나 이상의 정적 램(Static Random Access Memory; SRAM) 셀과 비교기(comparator)로 이루어진 TCAM(Ternary Content Addressable Memory) 구조를 이용한 것이다.
상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 PUF 회로는, 입력 전압이 인가되는 비교기; 상기 비교기에 전기적으로 연결된 하나 이상의 SRAM; 독출 전압을 인가받아 동작하며, 상기 SRAM에 전기적으로 연결된 복수 개의 접근 트랜지스터; 및 상기 접근 트랜지스터에 전기적으로 연결된 복수 개의 추가 트랜지스터를 포함한다. 상기 PUF 회로는, 상기 입력 전압을 이용하여 생성된 상기 정적 램의 출력 전압과, 상기 복수 개의 접근 트랜지스터 및 상기 복수 개의 추가 트랜지스터 각각의 고유 반도체 구조에 의하여 결정되는 고유 출력값을 갖는다.
본 발명의 실시예에서, 상기 PUF 회로의 출력값은 상기 복수 개의 접근 트랜지스터 및 상기 복수 개의 추가 트랜지스터 각각의 출력 전류의 합에 의하여 결정될 수 있다.
본 발명의 실시예에서, 상기 비교기는 상기 정적 램, 상기 접근 트랜지스터 또는 상기 추가 트랜지스터에 전기적으로 연결된 4개의 P형 금속산화물반도체 전계 효과 트랜지스터를 포함할 수 있다.
본 발명의 실시예에서, 상기 하나 이상의 SRAM은, 상기 비교기의 일단에 전기적으로 연결되는 제1 SRAM; 및 상기 비교기의 타단에 전기적으로 연결되는 제2 SRAM을 포함할 수 있다.
본 발명의 실시예에서, 상기 복수 개의 접근 트랜지스터는, 상기 제1 SRAM의 양단에 각각 전기적으로 연결되는 제1 트랜지스터 및 제2 트랜지스터; 및 상기 제2 SRAM의 양단에 각각 전기적으로 연결되는 제3 트랜지스터 및 제4 트랜지스터를 포함할 수 있다.
본 발명의 실시예에서, 상기 복수 개의 추가 트랜지스터는, 상기 제1 트랜지스터 및 상기 제2 트랜지스터 사이에 전기적으로 연결되며, 서로 연결된 제5 트랜지스터 및 제6 트랜지스터; 및 상기 제3 트랜지스터 및 상기 제4 트랜지스터 사이에 전기적으로 연결되며, 서로 연결된 제7트랜지스터 및 제8 트랜지스터를 포함할 수 있다.
본 발명의 실시예에서, 상기 제1 내지 제4 트랜지스터의 게이트(gate) 단자는 상기 독출 전압이 인가되는 워드 라인(word line)에 전기적으로 연결될 수 있다.
본 발명의 실시예에서, 상기 제5 트랜지스터의 소스(source) 단자는 상기 제1 트랜지스터의 소스 단자에 연결되며, 상기 제5 트랜지스터의 드레인(drain) 단자는 상기 제6 트랜지스터의 소스 단자에 연결되고, 상기 제6 트랜지스터의 드레인 단자는 상기 제1 SRAM의 입력단 및 상기 제2 트랜지스터의 드레인 단자에 연결될 수 있다.
본 발명의 실시예에서, 상기 제5 트랜지스터의 게이트 단자는 상기 제2 트랜지스터의 소스 단자에 연결되며, 상기 제6 트랜지스터의 게이트 단자는 상기 제1 SRAM의 출력단 및 상기 제1 트랜지스터의 드레인 단자에 연결될 수 있다.
본 발명의 실시예에서, 상기 제8 트랜지스터의 소스 단자는 상기 제4 트랜지스터의 소스 단자에 연결되며, 상기 제8 트랜지스터의 드레인 단자는 상기 제7 트랜지스터의 소스 단자에 연결되고, 상기 제7 트랜지스터의 드레인 단자는 상기 제2 SRAM의 입력단 및 상기 제3 트랜지스터의 드레인 단자에 연결될 수 있다.
본 발명의 실시예에서, 상기 제8 트랜지스터의 게이트 단자는 상기 제3 트랜지스터의 소스 단자에 연결되며, 상기 제7 트랜지스터의 게이트 단자는 상기 제2 SRAM의 출력단 및 상기 제4 트랜지스터의 드레인 단자에 연결될 수 있다.
본 발명의 실시예에서, 상기 제1 내지 제8 트랜지스터 각각은 N형 금속산화물반도체 전계 효과 트랜지스터일 수 있다.
본 발명의 실시예에서, 상기 하나 이상의 SRAM 각각은 한 쌍의 교차 연결된 상보적 금속산화물반도체 인버터를 포함할 수 있다.
상기한 본 발명의 목적을 실현하기 위한 다른 실시예에 따른 보안 장치는, 어레이 형태로 배열된 복수 개의 셀; 및 상기 복수 개의 셀에 전기적으로 연결된 읽기 및 쓰기 레지스터를 포함한다. 이때, 상기 복수 개의 셀 각각은 상기 실시예들에 따른 PUF 회로를 포함하며, 상기 입력 전압을 이용하여 생성된 상기 정적 램의 출력 전압과, 상기 복수 개의 접근 트랜지스터 및 상기 복수 개의 추가 트랜지스터 각각의 고유 반도체 구조에 의하여 결정되는 고유 출력값을 갖는다.
본 발명의 실시예에서, 상기 보안 장치는, 상기 독출 전압을 인가하기 위하여 상기 복수 개의 접근 트랜지스터 각각에 전기적으로 연결된 워드 라인을 더 포함할 수 있다.
본 발명의 실시예에서, 상기 보안 장치는, 상기 복수 개의 접근 트랜지스터 각각의 출력을 상기 읽기 및 쓰기 레지스터에 전달하기 위한 출력 라인을 더 포함할 수 있다.
상기한 본 발명의 목적을 실현하기 위한 또 다른 실시예에 따른 보안값의 생성 방법은, 비교기, 상기 비교기에 전기적으로 연결된 하나 이상의 SRAM, 상기 SRAM에 전기적으로 연결된 복수 개의 접근 트랜지스터, 및 상기 접근 트랜지스터에 전기적으로 연결된 복수 개의 추가 트랜지스터를 포함하는 PUF 회로를 준비하는 단계; 상기 PUF 회로의 상기 비교기에 입력 전압을 인가하는 단계; 워드 라인을 통하여 상기 복수 개의 접근 트랜지스터에 독출 전압을 인가하는 단계; 및 상기 PUF 회로의 출력값을 보안값으로 독출하는 단계를 포함한다. 이때, 상기 PUF 회로는, 상기 입력 전압을 이용하여 생성된 상기 정적 램의 출력 전압과, 상기 복수 개의 접근 트랜지스터 및 상기 복수 개의 추가 트랜지스터 각각의 고유 반도체 구조에 의하여 결정되는 고유 출력값을 갖는다.
본 발명의 실시예에서, 상기 PUF 회로의 상기 출력값은 상기 복수 개의 접근 트랜지스터 및 상기 복수 개의 추가 트랜지스터 각각의 출력 전류의 합에 의하여 결정될 수 있다.
본 발명의 실시예에서, 상기 독출 전압을 인가하는 단계는, 상기 복수 개의 접근 트랜지스터 각각의 게이트 단자를 통하여 상기 독출 전압을 인가하는 단계를 포함할 수 있다.
본 발명의 실시예에서, 상기 PUF 회로의 출력값을 보안값으로 독출하는 단계는, 상기 복수 개의 접근 트랜지스터에 전기적으로 연결된 출력 라인으로부터 출력 전압을 독출하는 단계를 포함할 수 있다.
본 발명의 일 측면에 따른 TCAM(Ternary Content Addressable Memory) 기반의 물리적 복제 방지(Physical Unclonable Function; PUF) 회로는, 통상의 TCAM 기반 PUF 회로에 포함되는 정적 램(Static Random Access Memory; SRAM) 셀에 2개의 NMOS(N채널 금속 산화막 반도체 전계효과　트랜지스터(Metal Oxide Semiconductor Field Effect Transistor))를 추가함으로써, 온도나 전압 조건 등 환경의 변화에도 불구하고 안정된 출력값을 생성할 수 있는 이점이 있다.
도 1a 및 1b는 물리적 복제 방지(Physical Unclonable Function; PUF) 회로 기반 칩의 원리를 설명하기 위한 개념도이다.
도 2는 본 발명의 일 실시예에 따른 TCAM(Ternary Content Addressable Memory) 기반 PUF 회로의 회로도이다.
도 3은 본 발명의 일 실시예에 따른 TCAM 기반 PUF 회로를 포함하는 보안 장치의 구성도이다.
도 4는 본 발명의 일 실시예에 따른 보안값의 생성 방법의 각 단계를 나타내는 순서도이다.
후술하는 본 발명에 대한 상세한 설명은, 본 발명이 실시될 수 있는 특정 실시예를 예시로서 도시하는 첨부 도면을 참조한다. 이들 실시예는 당업자가 본 발명을 실시할 수 있기에 충분하도록 상세히 설명된다. 본 발명의 다양한 실시예는 서로 다르지만 상호 배타적일 필요는 없음이 이해되어야 한다. 예를 들어, 여기에 기재되어 있는 특정 형상, 구조 및 특성은 일 실시예에 관련하여 본 발명의 정신 및 범위를 벗어나지 않으면서 다른 실시예로 구현될 수 있다. 또한, 각각의 개시된 실시예 내의 개별 구성요소의 위치 또는 배치는 본 발명의 정신 및 범위를 벗어나지 않으면서 변경될 수 있음이 이해되어야 한다. 따라서, 후술하는 상세한 설명은 한정적인 의미로서 취하려는 것이 아니며, 본 발명의 범위는, 적절하게 설명된다면, 그 청구항들이 주장하는 것과 균등한 모든 범위와 더불어 첨부된 청구항에 의해서만 한정된다. 도면에서 유사한 참조부호는 여러 측면에 걸쳐서 동일하거나 유사한 기능을 지칭한다.
이하, 도면들을 참조하여 본 발명의 바람직한 실시예들을 보다 상세하게 설명하기로 한다.
실시예들은 하드웨어 보안을 위한 TCAM(Ternary Content Addressable Memory) 기반 물리적 복제 방지(Physical Unclonable Function; PUF) 회로에 대한 것으로서, 반도체 공정 과정에서 발생하는 오차에 의하여 결정되는 고유의 반도체 구조를 가짐으로써 예측할 수 없고 고유성을 가지는 출력을 생성하는 PUF 회로를 제공한다. 이는 반도체 공정에서 각 트랜지스터를 완벽하게 동일한 구조로 만드는 것이 공정 오차로 인해 물리적으로 불가능하기 때문이다. 따라서, PUF 회로는 제조 공정에 의하여 결정된 고유의 반도체 구조로 인해 항상 같은 출력값을 갖지만, 그 출력값은 설계 과정에서 미리 예측할 수 없으므로, 결과적으로 PUF 회로가 매우 우수한 보안성을 가지게 된다.
도 1a 및 1b는 PUF 회로 기반 칩의 원리를 설명하기 위한 개념도이다.
도 1a를 참조하면, PUF 회로 기반 칩(110)은 PUF를 포함하는 셀(cell)(111)들의 어레이로 이루어지며, 각각의 셀(111)은 동일한 설계 및 동일한 기능을 가지고 동일한 웨이퍼(wafer)상에 제조된다. 그러나, 전술한 것과 같이 반도체 공정상의 한계로 인하여 완벽하게 물리적으로 동일한 트랜지스터를 제조하는 것은 불가능하다.
도 1b를 참조하면, 각각의 셀(111)에 포함되어 있는, 고유의 반도체 구조를 가지는 PUF회로(120)를 PUF1, PUF2, PUF3 등으로 지칭하기로 한다. 이 경우, PUF1 내지 PUF3의 PUF 회로(120)에 동일한 입력값(예컨대, 입력 전압)을 입력하더라도 각 PUF 회로(120) 고유의 반도체 구조로 인하여 PUF1 내지 PUF3에서는 고유의 출력값(121)인 R1 내지 R3이 생성되고, 입력값이 동일하더라도 R1 내지 R3는 서로 동일하지 않을 수 있다.
실시예들에 따른 PUF 회로는, 전술한 것과 같은 PUF 회로의 출력 특성에 기반하여 예측이 불가능한 보안값을 생성하는 기능을 한다. 또한, 실시예들에 따른 PUF 회로는 2개의 정적 램(Static Random Access Memory; SRAM) 셀과 비교기(comparator)로 이루어진 TCAM 구조를 기반으로 할 수 있다.
도 2는 본 발명의 일 실시예에 따른 TCAM 기반 PUF 회로의 회로도이다.
도 2를 참조하면, 본 실시예에 따른 PUF 회로는 비교기(212)와, 하나 이상의 SRAM(210)과, SRAM(210)에 전기적으로 연결된 복수의 접근(access) 트랜지스터(N1, N2), 및 접근 트랜지스터(N1, N2)에 전기적으로 연결된 추가 트랜지스터(N5, N6)를 포함하며, 하나의 TCAM 셀을 구성한다. 비교기(212)에 포함된 각 트랜지스터 및 각각의 접근 또는 추가 트랜지스터는 금속 산화막 반도체 전계효과　트랜지스터(Metal Oxide Semiconductor Field Effect Transistor; MOSFET)를 기반으로 할 수 있다.
예컨대, 일 실시예에서 비교기(212)는 4개의 P채널 MOSFET(PMOS)를 포함하며, 각각의 접근 또는 추가 트랜지스터는 N채널 MOSFET(NMOS)로 이루어진다. 또한, SRAM(210)은 교차연결된(cross-coupled) 2개의 상보적 금속산화물반도체(Complementary Metal Oxide Semiconductor; CMOS) 인버터(inverter)(2100)를 포함한다. 즉, 본 실시예에 따른 PUF는 SRAM 과 6개의 트랜지스터를 포함하는 SRAM 셀의 구성에, 2개의 추가 트랜지스터(N5, N6)가 더 포함된 구성을 갖는다.
또한, PUF 회로는 비교기(212)의 양단(204, 224)에 각각 연결된 한 쌍의 SRAM(210, 211)을 포함할 수 있다. 이때, SRAM(210)과 관련하여 전술한 것과 마찬가지로, SRAM(211) 역시 교차 연결된 한 쌍의 CMOS 인버터(2110)로 이루어지며, SRAM(211)은 복수 개의 접근 트랜지스터(N3, N4)에 전기적으로 연결될 수 있다. 또한, 접근 트랜지스터(N3, N4)는 추가 트랜지스터(N7, N8)에 전기적으로 연결될 수 있다. 접근 트랜지스터(N1 내지 N4)는 워드라인(word line)(WL)을 통하여 선택 신호를 수신하고, 선택된 셀에 대응되는 출력값이 비트라인(bit line) 쌍(BL1, BLB1, BL2, BLB2)을 통하여 출력된다.
이상의 동작을 위하여, SRAM(210)에 연결된 트랜지스터들 중 추가 NMOS인 제5 트랜지스터(N5)의 소스(source) 단자는 접근 NMOS인 제1 트랜지스터(N1)의 소스 단자(205)에 연결되며, 제5 트랜지스터(N5)의 드레인(drain) 단자는 추가 NMOS인 제6 트랜지스터의 소스 단자에 연결된다. 또한, 제6 트랜지스터의 드레인 단자는 SRAM(210)의 입력단(202) 및 접근 NMOS인 제2 트랜지스터(N2)의 드레인 단자에 연결된다. 또한, 제5 트랜지스터(N5)의 게이트 단자는 제2 트랜지스터(N2)의 소스 단자(203)에 연결되며, 제6 트랜지스터의 게이트 단자는 SRAM(210)의 출력단(201) 및 제1 트랜지스터(N1)의 드레인 단자에 연결된다.
또한, 전술한 것과 대칭적인 형태로서, SRAM(211)에 연결된 트랜지스터들 중 추가 NMOS인 제8 트랜지스터(N8)의 소스 단자는 접근 NMOS인 제4 트랜지스터(N4)의 소스 단자(225)에 연결되며, 제8 트랜지스터(N8)의 드레인 단자는 추가 NMOS인 제7 트랜지스터(N7)의 소스 단자에 연결된다. 또한, 제7 트랜지스터(N7)의 드레인 단자는 SRAM(211)의 입력단(221) 및 접근 NMOS인 제3 트랜지스터(N3)의 드레인 단자(223)에 연결된다. 또한, 제8 트랜지스터(N8)의 게이트 단자는 제3 트랜지스터(N3)의 소스 단자에 연결되며, 제7 트랜지스터(N7)의 게이트 단자는 SRAM(211)의 출력단(222) 및 제4 트랜지스터(N4)의 드레인 단자에 연결된다.
PUF 회로에 포함된 각 트랜지스터(N1 내지 N8)는 동일한 설계 파라미터를 갖는다. 그러나, 전술한 것과 같이 반도체 공정에서 완벽하게 동일한 구조를 재현하는 것이 불가능하기 때문에, 각 트랜지스터(N1 내지 N8)는 서로 미세하게 상이한 고유의 반도체 구조를 가지며 이에 따른 고유의 출력값을 생성한다. 이때, 본 실시예에 따른 추가 트랜지스터(N5 내지 N8)는 회로의 안정성을 높이는 동시에 PUF 회로의 출력값이 가지는 신뢰도와 고유성을 높이는 역할을 한다.
구체적으로, 이상과 같이 구성된 PUF 회로는 TCAM셀에 해당하며, 비교기(212)에 입력 전압(Vdd)이 인가되면, SRAM(210, 211)의 인버터(2100, 2110)의 출력을 토대로 접근 트랜지스터(N1 내지 N4)의 출력이 결정된다. 예컨대, SRAM(210)에 기반한 접근 트랜지스터(N1, N2)의 출력 신호는 0/1 혹은 1/0의 값을 가지는데, 각 트랜지스터를 완전히 동일하게 만드는 것이 제조 공정의 한계로 인해 불가능하기 때문에, 상기 0/1 혹은 1/0의 출력값은 각 셀마다 무작위로 결정되는 예측 불가능한 값을 갖는다. 그러나 공정이 완료되면 각 셀의 구성요소 또한 물리적으로 변하지 않기 때문에, 무작위로 결정된 출력값은 항상 같은 값을 갖는다.
이때, 본 실시예에 따라 추가된 추가 트랜지스터(N5 내지 N8)는 '1'의 출력값을 가지는 노드(node)를 강화함으로써 출력값이 온도 및 전압에 의하여 변화할 가능성을 낮추고, 다양한 환경 조건에서 TCAM 기반 PUF 회로의 신뢰도와 고유성을 높이는 역할을 한다. 따라서, 상기 PUF 회로의 출력값을 암호 등 보안 정보를 필요로 하는 시스템에 이용할 수 있다.
도 3은 본 발명의 일 실시예에 따른 TCAM 기반 PUF 회로를 포함하는 보안 장치의 구성도이다.
도 3을 참조하면, 본 실시예에 따른 보안 장치는 도 2를 참조하여 전술한 TCAM 기반 PUF 회로(320)가 하나의 단위 셀(311)이 되고 이러한 단위 셀(311)들이 웨이퍼 상에 복수 개가 어레이(array)(310) 형태로 배열된 TCAM-PUF 칩(chip)의 형태를 갖는다.
일 실시예에 따른 보안 장치는, 셀(311)의 선택을 위하여 각 셀(311)에 전압을 인가하기 위한 복수 개의 워드라인(WL0, WL1,..., WLn)을 포함한다. 예컨대, 복수 개의 워드라인과(WL0, WL1,..., WLn)은 각 셀(311)의 접근 트랜지스터(N1 내지 N4)의 게이트 단자에 전기적으로 연결되어 접근 트랜지스터(N1 내지 N4)에 소정의 독출 전압을 인가할 수 있다.
일 실시예에 따른 보안 장치는, 리드(read) 혹은 라이트(write) 신호를 각 셀(311)에 인가하기 위한 읽기 및 쓰기 레지스터(register)(300)를 더 포함한다. 또한 일 실시예에 따른 보안 장치는, 읽기 및 쓰기 레지스터(300)와 각 셀(311) 사이에 연결되어 선택된 셀(311)로부터 출력되는 값을 읽기 및 쓰기 레지스터(300)가 독출할 수 있도록 하기 위한 출력라인을 더 포함한다.
도 4는 본 발명의 일 실시예에 따른 보안값의 생성 방법의 각 단계를 나타내는 순서도이다. 설명의 편의를 위하여, 도 2 및 도 4를 참조하여 본 실시예에 따른 보안값의 생성 방법에 대하여 설명하기로 한다.
먼저, TCAM 기반의 PUF 칩에 포함된 트랜지스터들의 동작을 위하여 비교기(212) 입력 전압(Vdd)을 입력할 수 있다. 다음으로, TCAM 기반의 PUF 칩에 포함된 각 셀들 중 신호를 읽어낼 셀을 특정하기 위하여 워드라인을 통하여 각 셀의 접근 트랜지스터(N1 내지 N4)의 게이트 단자에 독출 전압을 입력할 수 있다(S2).
독출 전압이 인가되어 접근 트랜지스터(N1 내지 N4)의 동작이 이루어지는 TCAM 셀에서는, SRAM(210, 211)의 인버터(2100, 2110) 출력과, 접근 트랜지스터(N1 내지 N4) 및 추가 트랜지스터(N5 내지 N8)의 고유 출력에 따라 출력값이 결정된다(S3). 예를 들어, 상기 출력값은 접근 트랜지스터(N1 내지 N4) 및 추가 트랜지스터(N5 내지 N8)의 출력 전류의 합에 따라 결정되며, 이때 접근 트랜지스터(N1 내지 N4) 및 추가 트랜지스터(N5 내지 N8) 각각의 출력 전류는 각 트랜지스터의 제조 공정에 의해 결정되는 각 트랜지스터 고유의 반도체 구조에 따라 결정되는 예측 불가능한 값일 수 있다.
다음으로, 전술한 것과 같이 접근 트랜지스터(N1 내지 N4) 및 추가 트랜지스터(N5 내지 N8) 각각의 고유 반도체 구조에 의하여 결정되는 출력값을 보안값으로서 독출할 수 있다(S4). 상기 보안값은 각 트랜지스터(N1 내지 N8)의 제조 시 결정되는 구조 상의 차이를 반영한 무작위의 값이지만 일단 제조 공정이 완료된 후에는 항상 동일하게 출력되는 값이므로, 이를 암호 등 보안 용도로 유용하게 활용할 수 있다.
이와 같은, TCAM 기반 PUF 회로를 이용한 보안값의 생성 방법은 애플리케이션으로 구현되거나 다양한 컴퓨터 구성요소를 통하여 수행될 수 있는 프로그램 명령어의 형태로 구현되어 컴퓨터 판독 가능한 기록 매체에 기록될 수 있다. 상기 컴퓨터 판독 가능한 기록 매체는 프로그램 명령어, 데이터 파일, 데이터 구조 등을 단독으로 또는 조합하여 포함할 수 있다.
상기 컴퓨터 판독 가능한 기록 매체에 기록되는 프로그램 명령어는 본 발명을 위하여 특별히 설계되고 구성된 것들이거니와 컴퓨터 소프트웨어 분야의 당업자에게 공지되어 사용 가능한 것일 수도 있다.
컴퓨터 판독 가능한 기록 매체의 예에는, 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체, CD-ROM, DVD와 같은 광기록 매체, 플롭티컬 디스크(floptical disk)와 같은 자기-광 매체(magneto-optical media), 및 ROM, RAM, 플래시 메모리 등과 같은 프로그램 명령어를 저장하고 수행하도록 특별히 구성된 하드웨어 장치가 포함된다.
프로그램 명령어의 예에는, 컴파일러에 의해 만들어지는 것과 같은 기계어 코드뿐만 아니라 인터프리터 등을 사용해서 컴퓨터에 의해서 실행될 수 있는 고급 언어 코드도 포함된다. 상기 하드웨어 장치는 본 발명에 따른 처리를 수행하기 위해 하나 이상의 소프트웨어 모듈로서 작동하도록 구성될 수 있으며, 그 역도 마찬가지이다.
이상에서는 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
210, 211: SRAM
212: 비교기
N1, N2, N3, N4: 접근 트랜지스터
N5, N6, N7, N8: 추가 트랜지스터
2100, 2110: 인버터
WL: 워드라인
BL1, BLB1, BL2, BLB2: 비트라인
320: TCAM 기반 PUF 회로
310: 어레이
311: 셀
300: 읽기 및 쓰기 레지스터

Claims (20)

  1. 입력 전압이 인가되는 비교기;
    상기 비교기에 전기적으로 연결된 하나 이상의 정적 램;
    독출 전압을 인가받아 동작하며, 상기 정적 램에 전기적으로 연결된 복수 개의 접근 트랜지스터; 및
    상기 접근 트랜지스터에 전기적으로 연결된 복수 개의 추가 트랜지스터를 포함하되,
    상기 입력 전압을 이용하여 생성된 상기 정적 램의 출력 전압과, 상기 복수 개의 접근 트랜지스터 및 상기 복수 개의 추가 트랜지스터 각각의 고유 반도체 구조에 의하여 결정되는 고유 출력값을 갖는, 물리적 복제 방지 회로.
  2. 제1항에 있어서,
    상기 물리적 복제 방지 회로의 출력값은 상기 복수 개의 접근 트랜지스터 및 상기 복수 개의 추가 트랜지스터 각각의 출력 전류의 합에 의하여 결정되는, 물리적 복제 방지 회로.
  3. 제1항에 있어서,
    상기 비교기는 상기 정적 램, 상기 접근 트랜지스터 또는 상기 추가 트랜지스터에 전기적으로 연결된 4개의 P형 금속산화물반도체 전계 효과 트랜지스터를 포함하는, 물리적 복제 방지 회로.
  4. 제1항에 있어서,
    상기 하나 이상의 정적 램은,
    상기 비교기의 일단에 전기적으로 연결되는 제1 정적 램; 및
    상기 비교기의 타단에 전기적으로 연결되는 제2 정적 램을 포함하는, 물리적 복제 방지 회로.
  5. 제4항에 있어서,
    상기 복수 개의 접근 트랜지스터는,
    상기 제1 정적 램의 양단에 각각 전기적으로 연결되는 제1 트랜지스터 및 제2 트랜지스터; 및
    상기 제2 정적 램의 양단에 각각 전기적으로 연결되는 제3 트랜지스터 및 제4 트랜지스터를 포함하는, 물리적 복제 방지 회로.
  6. 제5항에 있어서,
    상기 복수 개의 추가 트랜지스터는,
    상기 제1 트랜지스터 및 상기 제2 트랜지스터 사이에 전기적으로 연결되며, 서로 연결된 제5 트랜지스터 및 제6 트랜지스터; 및
    상기 제3 트랜지스터 및 상기 제4 트랜지스터 사이에 전기적으로 연결되며, 서로 연결된 제7트랜지스터 및 제8 트랜지스터를 포함하는, 물리적 복제 방지 회로.
  7. 제5항 또는 제6항에 있어서,
    상기 제1 내지 제4 트랜지스터의 게이트 단자는 상기 독출 전압이 인가되는 워드 라인에 전기적으로 연결되는, 물리적 복제 방지 회로.
  8. 제6항에 있어서,
    상기 제5 트랜지스터의 소스 단자는 상기 제1 트랜지스터의 소스 단자에 연결되며, 상기 제5 트랜지스터의 드레인 단자는 상기 제6 트랜지스터의 소스 단자에 연결되고, 상기 제6 트랜지스터의 드레인 단자는 상기 제1 정적 램의 입력단 및 상기 제2 트랜지스터의 드레인 단자에 연결되는, 물리적 복제 방지 회로.
  9. 제8항에 있어서,
    상기 제5 트랜지스터의 게이트 단자는 상기 제2 트랜지스터의 소스 단자에 연결되며, 상기 제6 트랜지스터의 게이트 단자는 상기 제1 정적 램의 출력단 및 상기 제1 트랜지스터의 드레인 단자에 연결되는, 물리적 복제 방지 회로.
  10. 제6항에 있어서,
    상기 제8 트랜지스터의 소스 단자는 상기 제4 트랜지스터의 소스 단자에 연결되며, 상기 제8 트랜지스터의 드레인 단자는 상기 제7 트랜지스터의 소스 단자에 연결되고, 상기 제7 트랜지스터의 드레인 단자는 상기 제2 정적 램의 입력단 및 상기 제3 트랜지스터의 드레인 단자에 연결되는, 물리적 복제 방지 회로.
  11. 제10항에 있어서,
    상기 제8 트랜지스터의 게이트 단자는 상기 제3 트랜지스터의 소스 단자에 연결되며, 상기 제7 트랜지스터의 게이트 단자는 상기 제2 정적 램의 출력단 및 상기 제4 트랜지스터의 드레인 단자에 연결되는, 물리적 복제 방지 회로.
  12. 제6항에 있어서,
    상기 제1 내지 제8 트랜지스터 각각은 N형 금속산화물반도체 전계 효과 트랜지스터인, 물리적 복제 방지 회로.
  13. 제1항에 있어서,
    상기 하나 이상의 정적 램 각각은 한 쌍의 교차 연결된 상보적 금속산화물반도체 인버터를 포함하는, 물리적 복제 방지 회로.
  14. 어레이 형태로 배열된 복수 개의 셀; 및
    상기 복수 개의 셀에 전기적으로 연결된 읽기 및 쓰기 레지스터를 포함하되,
    상기 복수 개의 셀 각각은,
    입력 전압이 인가되는 비교기;
    상기 비교기에 전기적으로 연결된 하나 이상의 정적 램;
    독출 전압을 인가받아 동작하며, 상기 정적 램에 전기적으로 연결된 복수 개의 접근 트랜지스터; 및
    상기 접근 트랜지스터에 전기적으로 연결된 복수 개의 추가 트랜지스터를 포함하고,
    상기 입력 전압을 이용하여 생성된 상기 정적 램의 출력 전압과, 상기 복수 개의 접근 트랜지스터 및 상기 복수 개의 추가 트랜지스터 각각의 고유 반도체 구조에 의하여 결정되는 고유 출력값을 갖는, 보안 장치.
  15. 제14항에 있어서,
    상기 독출 전압을 인가하기 위하여 상기 복수 개의 접근 트랜지스터 각각에 전기적으로 연결된 워드 라인을 더 포함하는, 보안 장치.
  16. 제14항에 있어서,
    상기 복수 개의 접근 트랜지스터 각각의 출력을 상기 읽기 및 쓰기 레지스터에 전달하기 위한 출력 라인을 더 포함하는, 보안 장치.
  17. 비교기, 상기 비교기에 전기적으로 연결된 하나 이상의 정적 램, 상기 정적 램에 전기적으로 연결된 복수 개의 접근 트랜지스터, 및 상기 접근 트랜지스터에 전기적으로 연결된 복수 개의 추가 트랜지스터를 포함하는 물리적 복제 방지 회로를 준비하는 단계;
    상기 물리적 복제 방지 회로의 상기 비교기에 입력 전압을 인가하는 단계;
    워드 라인을 통하여 상기 복수 개의 접근 트랜지스터에 독출 전압을 인가하는 단계; 및
    상기 물리적 복제 방지 회로의 출력값을 보안값으로 독출하는 단계를 포함하되,
    상기 물리적 복제 방지 회로는, 상기 입력 전압을 이용하여 생성된 상기 정적 램의 출력 전압과, 상기 복수 개의 접근 트랜지스터 및 상기 복수 개의 추가 트랜지스터 각각의 고유 반도체 구조에 의하여 결정되는 고유 출력값을 갖는, 보안값의 생성 방법.
  18. 제17항에 있어서,
    상기 물리적 복제 방지 회로의 상기 출력값은 상기 복수 개의 접근 트랜지스터 및 상기 복수 개의 추가 트랜지스터 각각의 출력 전류의 합에 의하여 결정되는, 보안값의 생성 방법.
  19. 제17항에 있어서,
    상기 독출 전압을 인가하는 단계는, 상기 복수 개의 접근 트랜지스터 각각의 게이트 단자를 통하여 상기 독출 전압을 인가하는 단계를 포함하는, 보안값의 생성 방법.
  20. 제17항에 있어서,
    상기 물리적 복제 방지 회로의 출력값을 보안값으로 독출하는 단계는, 상기 복수 개의 접근 트랜지스터에 전기적으로 연결된 출력 라인으로부터 출력 전압을 독출하는 단계를 포함하는, 보안값의 생성 방법.
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