CN1742342A - 源极偏置的存储器单元阵列 - Google Patents

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Abstract

一种使用“源极偏置”的存储器单元阵列，其中施加偏置电压至一个存储器单元(100)中的一个或多个FET的源极，以减小它们的“断开”状态的亚阈漏电流。在对于“断开”FET的小的正向偏置电压和对于正被读取的FET的地电位之间有选择地切换源极偏置电压。多个源极偏置电路(110，112，114，116)将有选择地切换的偏置电压提供该阵列中的存储器单元。

Description

源极偏置的存储器单元阵列
发明领域
本发明涉及场效应晶体管(FET)存储器领域，尤其涉及在用场效应晶体管构成存储器单元阵列时降低亚阈(sub-threshold)漏电流的技术。
背景技术
半导体计算机存储器一般包括安排成行与列阵列的多个存储器单元。可以安排这些单元以提供各种类型的存储器，诸如随机存取存储器(RAM)以及只读存储器(ROM)。
具有例示的4行×4列存储器单元阵列的常规的ROM如图1所示。每个存储器单元10包括单个的FET。将一给定的行中的各FETs的栅极连至各自的行线(ROW)，将一给定的列中的各FETs的漏极连至各自的位线(BITLINE)，而将阵列中的FET的源极接地。用某种方法对这些FETs编程，从而每个FET或是未受触动(被编程至“0”)，或是受触动(被编程至“1”)。为了读取每个存储器单元的状态，一般将各BITLINEs预充电至某一供电电压。于是通过启动一个存储器单元的ROW线并且读出其BITLINE的电压来读取该单元。如果要被读取的FET未受触动，则它从其漏极至其源极传导电流，并将其BITLINE电压向下拉。如果要被读取的FET未受触动，则其BITLINE电压不受影响。为确定存储器单元的状态要读出BITLINE电压。
实际上，可能有一些延长的时段，在这些时段中没有要被读取的存储器单元。即使当读取一个ROM时，一般也只有存储器单元的相当小的子集(subset)在任何给定的时刻被读取。于是，阵列中大多数或所有的未受触动的FET一般处于“断开”(OFF)或“待机”(stand-by)状态；即，它们的ROW线处于地电位，而它们的BITLINE处于供电电压。不幸地，在这些条件下，每个未受触动的FET(它们处于“OFF”)呈现出一些亚阈漏电流；即，当FET的栅极电压低于其阈值电压时从漏极传导至源极的电流。一般此漏电流的数量级为每个FET数百个纳安，而对于一个大的阵列，总的漏电流的总数可以达到数百毫安或更大。
使用新一代的CMOS技术可以使这个问题更加严重。为产生较快的切换速度，FET沟道长度变得更短，栅极氧化物层变得更薄，而阈值电压变得更低。虽然这些几何尺寸较小的晶体管提供较快的开关速度和较大的“接通”(ON)电流，但要将这些晶体管关断变得非常困难，并且能够产生过量的漏电流。
用来减小漏电流的一种方法是施加衬底反向偏置电压。将反向偏置电压施加于FET的衬底，它具有增加FET阈值电压的效果。这确实减少了FET的“OFF”电流，但由于始终存在反向偏置电压，这也减少了FET的“ON”电流，这是不合乎需要的。可以仅在待机模式中接通反向偏置电流，但接通和断开反向偏置所需的时间可能太长，因为它需要驱动集成电路(IC)的整个衬底，而它是一个大的容性负载。
发明概述
本发明的目的是提供一种克服上述问题的存储器单元，它提供较小的“OFF”状态漏电流，而对单元的“ON”电流或开关速度的影响很小或没有影响。
本发明是一种存储器单元阵列，它使用“源极偏置”，其中，对包含在一个存储器单元中的一个或多个FET的源极施加偏置电压，以减小其“OFF”状态漏电流。源极偏置电压在用于“OFF”的FET的小的正偏置电压与用于“ON”的FET的地电位之间切换。
按照本发明的一种存储器包括安排成行与列阵列的多个FETs，每列具有各自的公共节点，在该列中的所有的FET的源极都连至该节点。将多个源极偏置电路连至各自的公共节点。每个源极偏置电路包括连在公共节点和地之间的一个电阻以及跨接在该电阻两端的一个开关，当该开关闭合时，提供了在公共节点与地之间的一条低电阻导电路径。连至源极偏置电路的公共节点的FET之一无论何时被读取时，开关响应于被允许的“读选择”信号而闭合。当“读选择”信号被禁止时，该电阻传导连至源极偏置电路公共节点的FET的亚阈漏极-源极漏电流，由此在公共节点处产生一个电压，它正向偏置FET的源极，并由此减小了它们的亚阈漏极-源极漏电流。可以将本发明应用至多种不同的基于FET的存储器类型，包括ROM和RAM。
从下面结合附图的详细描述，本领域的技术人员将更明白本发明的更多的特征和优点。
附图说明
图1是已知的每存储器单元阵列的示意图。
图2是本发明的每源极偏置存储器单元阵列的示意图。
图3是本发明的每源极偏置存储器单元阵列的另一个实施例的示意图。
图4是本发明的每源极偏置存储器单元阵列的另一个实施例的示意图。
图5是本发明的每源极偏置存储器单元阵列的另一个实施例的示意图。
图6是本发明的每源极偏置RAM阵列的一个可能的实施例的示意图。
较佳实施例的详细描述
图2示出按照本发明的一种源极偏置的存储器单元阵列。虽然本发明可以同等地应用于其他的基于FET的存储器类型，诸如静态RAM(SRAM)，示出的例示性实施例描述了一个ROM阵列。
在ROM阵列中的每个单元100包含单个的FET，并且将这些FET安排成一个N行和M列的阵列。如上面所说明的，将给定行中的FET的栅极连至各自的行线ROW，而将给定列中的FET的漏极连至各自的位线BITLINE。用某种方式对这些FETs编程，从而每个FET或是未受触动(被编程至“0”)，或是受触动(被编程至“1”)。为了读取每个存储器单元的状态，一般将各位线BITLINEs预充电至某一供电电压。于是通过启动一个存储器单元的行线ROW并且读出其位线BITLINE的电压来读取该单元。如果要被读取的FET未受触动，则它从其漏极至其源极传导电流，并将其位线BITLINE电压向下拉，指出“0”。如果要被读取的FET受触动，则其BITLINE电压不受影响(指出“1”)。为确定存储器单元的状态需要读出BITLINE电压。
以前，ROM中的每个FET的源极接地。然而，在这里，阵列中的每列具有各自的公共节点(102，104，106，108)，而将每列中的各个FETs的源极都连至该列的公共节点。将多个源极偏置电路(110，112，114，116)连至各自的公共节点。每个源极偏置电路包括连在公共节点和地之间的一个电阻(118，120，122，124)以及跨接在该电阻两端的一个开关(126，128，130，132)，当该开关闭合时，提供了在源极偏置电路的公共节点与地之间的一条低电阻导电路径。
每个开关(126，128，130，132)响应于“读选择”信号(RS0，RS1，RS2，RSN)而闭合，连至源极偏置电路的公共节点的FETs之一无论何时被读取时，该“读选择”信号被允许。而连至源极偏置电路的公共节点的FETs没有一个被读取时，该源极偏置电路的“读选择”信号被禁止，从而将源极偏置电路的电阻(118，120，122，124)连在公共节点和地之间。
如上所述，通常将阵列的各位线BITLINE充电至某一供电电压。同样如上所述，当未被读取时，FET的ROW线不被允许，如果未被触动，则这样一个未被允许的FET从其漏极传导亚阈漏极-源极漏电流至其源极。当考虑到阵列中的所有的FET时，这些漏电流的累积的总和可能等于一个很大的电流。
本发明减少了这些亚阈漏极-源极漏电流的大小。当连至源极偏置电路的公共节点的FET没有一个被读取时，其“读选择”信号被禁止，而其开关被断开，从而源极偏置电路的电阻(118，120，122，124)传导连至源极偏置电路公共节点的FET的亚阈漏极-源极漏电流。该电流产生了加于电阻两端的电压，因而产生在公共节点处的电压，该电压正向偏置了FET的源极端子，并由此减小了它们的亚阈漏极-源极漏电流。
例如，存储器单元100位于“0”列之中，而将“0”列中的FET的源极连至公共节点102。将源极偏置电路110(它包括由“读选择”信号RS0控制的电阻118和开关126)连在公共节点102与地之间。当在列“0”中的单元没有一个被读取时，RS0被禁止，而开关106断开。列“0”中的每个FET的亚阈漏电流流经电阻118，产生一个电压，它对连至公共节点102的每个FET的源极端子进行偏置。这个源极偏置电压减少了FET的亚阈漏电流的大小。然而，如果在列“0”中的一个或多个存储器单元被读取，则RS0被允许，而开关106闭合。本质上这将列“0”中的各FETs的源极端子都连接至地，从而本发明对它们的“ON”电流或它们的开关速度没有不利的影响。
较佳的是，开关126、128、130和132都是FET，而它们的漏极-源极电路分别连在公共节点102、104、106、108与地之间。将它们的栅极连至各自的“读选择”信号，从而无论何时当每个FET开关的“读选择”信号被允许时，接通该FET开关。当开关接通时，FET开关在源极偏置电路的公共节点与地之间提供了一条低电阻导电通路。
电阻118、120、122、124可以采取许多形式中的任何一种形式。如图2所示，源极偏置电路的电阻可以用各自的电阻器来实现。因为电阻仅仅是内部电路(in-circuit)，当连至一个源极偏置电路的公共节点的FETs没有一个被读取时，它们的电阻值应该是实际上能达到多大就多大，以提供可能达到的最高的源极偏置电压，因而提供可能达到的最低的亚阈漏电流。
电阻118、120、122、124的另一种可能的实施方法如图3所示。这里，电阻由FET提供，这些FET用偏置电压VR1来偏置，以工作在它们的线性区域。这提供了很小的源极偏置电压，这些电压足以将连至每个源极偏置电路的公共节点的“OFF”的各FETs的亚阈漏电流减小。这种方法(即，使用一个FET来提供源极偏置电路的电阻)是很实用并且容易实现的。然而，这样提供的电阻将随着跨于被偏置的FET的电压而有些变化，因此漏电流减小的数量会由于未受触动的存储器单元FET的数目变化(这在ROM的任何给定的列中都存在)而变化。
电阻118、120、122、124的又一种可能的实施方法如图4所示。这里，电阻由连接成二极管的FET提供，这些管子工作在它们的饱和区域，由此提供大约等于每个FET的阈值电压的源极偏置电压。不管连至任何给定列的存储器单元FET的数目的多少，源极偏置电压都保持在相对恒定的值上。这些相对恒定的源极偏置电压提供了每个存储器单元FET的漏电流的可以预计的减小，即，对于只有一个未受触动的FET的列和有数十个或一百个未受触动的FET的列来说，一个给定FET的漏电流都是相同的。
可以用几种不同的方法来解决“读选择”信号(RS0，RS1，RS2，RSN)的产生。最简单的安排是将“读选择”线进行全局连接，从而当选择任何行作为读操作的部分时，所有的“读选择”线被允许。在作这样的安排时，本发明在读操作期间不提供亚阈漏电流的减小，因为所有的源极将通过它们各自的源极偏置电路接地。然而，当不发生读操作时，没有“读选择”线被允许，源极偏置电路施加源极偏置电压至它们各自的公共节点，而由此减小阵列的亚阈漏电流。在许多应用中，存储器阵列在延长的时段不被读取(即，处于“stand-by”模式)。于是，当电流消耗理想地处于最小值时(即，当待机时)，可用本发明来减小亚阈漏电流。
另一种解决产生“读选择”信号(RS0，RS1，RS2，RSN)的方法是只允许那些连至正被读取的BITLINE的“读选择”线。实际上，将唯一的地址分配给存储器阵列中的单元，而通过对一个接口电路138指定适当的地址来读取一个单元或一组单元，该接口电路允许适当的ROW线，读出适当的BITLINE，并且返回想要的存储器内容。使用，例如，译码器140(示于图2中)对要被读取的地址译码，以确定单根位线或一组位线以及被读取地址的行的n择1选择。也可用指出位线中的哪些位线要被读取的相同信号，以(enable)允许适当的“读选择”线。
作为一个例子，设想256×256单元的存储器单元阵列。如果“读选择”线是全局连接的，则当发生读取时，所有的“读选择”线都被允许。在此情形中，在阵列中没有FET将被偏置，因此在未被选择的行中的各个FETs将贡献它们的最大的亚阈漏电流。在读取期间，在被选择的行中的256个FET传导“ON”电流，而(256×256)-256＝65,280个FET将呈现它们的最大的亚阈漏电流。
然而，如果对存储器地址译码，从而只有与与将要被读取的被选择的位线有关的“读选择”线才被允许，于是将对未被选择的行中的未被读取的位线的所有FETs进行源极偏置。例如，设想，对存储器地址译码，从而当进行读取时，在任何一个时刻只有16条位线被有效读取。在这种情形中，有16个FETs(来自16条被选择的位线)通过它们各自的源极偏置电路的开关侧接地，从而它们经历全(full)“ON”电流。在被选择行的剩下的FETs(256-16＝240个FETs)将经历伪全(pseudo-full)“ON”电流(即，它们的ROW线处于高电平，但它们的源极被偏置)。于是，256×16＝4080个FET呈现非源极偏置的最大的“OFF”电流，而其余的FETs((256-16)×255＝61,200个FET)具有源极偏置的最小的“OFF”电流。
对于示于图2-4中的实施例，当在一列中的任何单元被存取或读取时，由于该列的“读选择”线被允许，在被选列中(ROW线未被选择)的各FETs通过它们的源极接地或近于接地保持“OFF”。如上所述，这些FET将因此呈现亚阈漏电流。在示于图5的存储器单元阵列实施例中，示出了减小这种影响的一种方式。这里，列被分成一些部分，每个部分具有其自己的源极偏置电路。例如，在图5中，将每列划分成一些“子列”(subcolumn)，每个子列包括4个FET并且每个子列有其自己的源极偏置电路。这样，在阵列下部的子列连至源极偏置电路110、112、114和116，而在阵列上部的子列连至源极偏置电路140、142、144和146，这些电路中的每一个电路接受各自的“读选择”信号(RS4，RS5，RS6和RS7)。
当将这些列划分成子列时，能够用上述方法中的任何一种方法来操作“读选择”线。例如，当子列中的任何行被选为读取操作的一部分时，能够允许一个源极偏置电路的“读选择”线。例如，设想，一个存储器阵列在每列中包括512个FET。当将给定行选为读取操作的一部分时，如果没有像这里所述被划分该阵列时，可以有多至511个FET产生亚阈漏电流。然而，如果每个列被划分成，例如，4个子列，每个子列有128个FET，则当选中一行时，有127个FET呈现最大的亚阈漏电流，而在该列中的其余384个FET被源极偏置，以减小总的亚阈漏电流。
也可以按上述方式安排一个被划分的阵列，以只允许那些“读选择”信号，它们连至正被有效读取的位线。例如，可以用译码器150对要被读取的地址进译码，以确定单根位线或一组位线以及地址被读取的行的n择1选择。也可用指出位线中的哪些位线要被读取的相同信号，以允许适当的“读选择”线。例如，设想一个如上所述的256×256存储器单元阵列，将它划分为4组，每组64行，并且在任何一个时刻只有16条位线被有效读取。在这种情形中，当进行读取时，有来自16条被选择的位线的16个FET的源极接地，从而它们流出全“ON”电流。在被选择的一行中剩下的FET(256-16＝240个FET)将流出伪全(pseudo-full)“ON”电流(即，它们的ROW线处于高电平，但它们的源极被偏置)。于是，63×16＝1008个FET呈现非源极偏置的最大的“OFF”电流，而其余的FET((256-16)×255+16×(256-64))＝64,272个FET)具有源极偏置的最小的“OFF”电流。
上述列划分提供了另一个与漏电流无关的好处。当没有列划分时，被切换的源极线延伸至阵列的整个长度。这些被切换的源极线呈现了相当大的负载，在发生读取时，这可以使得从源极偏置电平切换至地电平的速度变慢。如这里所述的用划分列队来缩短源极线长度的做法提高了阵列可被操作的速度。
采用本发明作为在图2至图5中的ROM的一部分；然而，注意，本发明不限于供掩模程序ROM使用。任何呈现无法接受的亚阈漏电流的基于FET的存储器单元阵列都可以从本发明中获益，包括EPROM(可擦可编程只读存储器)、EEPROM(电可擦可编程只读存储器)、PROM(可编程只读存储器)、闪存、等等。当供随机存取存储器(RAM)使用时，本发明也有用。
本发明可供RAM使用的一个例子示于图6。这里，RAM是静态RAM(SRAM)，它包括6晶体管(6T)SRAM单元的阵列。每个单元，诸如单元200，包括一对PMOS上拉FETs P1和P2、安排成锁存器构造的一对NMOS下拉FETs N2和N3、以及一对通道(pass)FETs N1和N4。如前，将单元安排成一个行与列的阵列，将每行的单元连至各自的ROW线，而将每列的单元连至互补的BITLINE(例如，BITLINE 0以及互补物BITLINE 0)。例如，当单元200保存有相应于逻辑“1”的数据时，在FET P1和N2的连接点202处电压处于VDD，而在FET P2和N3的连接点204处的电压为零。
一般，将互补的位线预先充电至标称的供电电压。当如此安排时，有三条不同的与SRAM单元有关的泄漏路径。一条路径通过上拉FETs之一(P1或P2)，一条路径通过下拉FETs之一(N2或N3)，以及一条路径通过通道FETs之一(N1或N4)。在举例说明的情形中，在上述接点202和204处的电压以及ROW线未被选择时，都有流经“OFF”的FETs P2、N2和N4的亚阈漏电流。如果将小的正的源极偏置施加于FETs N2和N3的源极，则来自这些FETs的亚阈漏电流将显著减小。源极偏置电压对P2的漏电流的影响很小，但这是三个中最小的泄漏成分。在本例中，N2将在其源极处直接检测到源极偏置电压，而N4将自其源极处通过“ON”的FETN3检测到源极偏置电压。
对于RAM，总有固定数目的RAM单元连至源极偏置电路。相反，对于ROM，编程至“0”的FET的数目将改变，因而对于给定的列，总的漏电流将改变。而RAM漏电流不存在这种可变性。因为情形如此，源极偏置电路在其中电阻是一只偏置的FET(如图3所示)要优于在其中电阻是一只连成二极管的FET(如图4所示)；图3的方法提供了对偏置电压更多的控制，而图4的方案至少将偏置限制为阈值电压。
注意，示于图6的SRAM电路只是例示性的。本发明对于基于FET的RAM的单元是有用的，当该单元不被读取时，它呈现亚阈漏电流。
虽然已经显示和描述了本发明的特殊的实施例，但对于本领域的人员来说，可以出现许多改变和另外的实施例。因此，本发明打算只由所附的权利要求书来限定。

Claims (22)

1.一种源极偏置存储器单元阵列，包括：
多个存储器单元(100)，它们为安排成行与列的一个阵列，每个所述列具有各自的公共节点(102，104，106，108)，每个所述单元包括至少一个FET，一个给定的列中的每个单元的至少一个FET的源极在所述列的公共节点处连接在一起，每个单元的至少一个FET的栅极连至各自的行地址线(ROW 0，...，ROWN)，当所述存储器单元的状态被读取时，该行地址线被允许，当所述单元未被读取时，在至少某些所述单元中的至少一个FET传导亚阈漏电流至所述公共节点，以及
多个源极偏置电路(110，112，114，116)，将每个源极偏置电路连至各自的所述公共节点之一，每个所述源极偏置电路包括：
电阻(118，120，122，124)，它连在所述源极偏置电路公共节点与地之间，以及
开关(126，128，130，132)，它跨接在所述电阻两端，当其闭合时，该电阻在所述源极偏置电路公共节点与地之间提供低电阻导电路径，所述开关响应于“读选择”信号(RS0，...，RSN)而闭合，无论何时读取连至所述源极偏置电路的公共节点的存储器单元之一，该信号都被允许，
安排所述存储器单元阵列，从而当禁止所述“读选择”信号时，所述电阻传导连至所述源极偏置电路的公共节点的FET的亚阈漏极-源极漏电流，由此在所述公共节点处产生一个减少所述亚阈漏极-源极漏电流的电压。
2.如权利要求1所述的存储器单元阵列，其特征在于，所述电阻是电阻器。
3.如权利要求1所述的存储器单元阵列，其特征在于，所述电阻是被偏置成工作于其线性区域的FET。
4.如权利要求1所述的存储器单元阵列，其特征在于，所述电阻是连接成二极管的FET。
5.如权利要求1所述的存储器单元阵列，其特征在于，所述开关是FET，该FET的漏极-源极电路跨接于所述电阻两端，而其栅极连至所述“读选择”信号，从而当允许所述“读选择”信号时，接通所述开关并且由此提供所述低电阻导电路径。
6.如权利要求1所述的存储器单元阵列，其特征在于，所述存储器单元阵列还包括接口电路(138)，它把所述各“读选择”信号指定给所述各源极偏置电路。
7.如权利要求6所述的存储器单元阵列，其特征在于，所述接口电路，当任何存储器单元正在被读取时，安排允许所有指定给所述源极偏置电路的“读选择”信号。
8.如权利要求6所述的存储器单元阵列，其特征在于，所述接口电路，安排只允许指定给这样的源极偏置电路的“读选择”信号，这些源极偏置电路连至包含这样的存储器单元的列，这些存储器单元正有效地读取。
9.如权利要求8所述的存储器单元阵列，其特征在于，每个存储器单元具有各自的地址，所述接口电路还包括接受要被读取的地址的一个输入电路以及一个译码器(140)，该译码器对所述地址进行译码，并由此识别所述被寻址的单元在哪些所述列中，所述接口电路，还安排只允许指定给连接至由所述译码器识别的列的源极偏置电路的“读选择”信号。
10.如权利要求1所述的存储器单元阵列，其特征在于，所述存储器单元阵列的每个列划分为多个子列，每个所述子列具有各自的所述公共节点之一，给定子列中的每个单元的至少一个FET的源极在所述子列的公共节点处连接在一起，每个所述公共节点连至各自的所述源极偏置电路(110，112，114，116，140，142，144，146)之一。
11.如权利要求10所述的存储器单元阵列，其特征在于，所述存储器单元阵列还包括接口电路(150)，该接口电路指定所述“读选择”信号给所述源极偏置电路，所述控制器，安排只允许指定给连接至包含有正在被读取的行中的存储器单元的子列的源极偏置电路的“读选择”信号。
12.如权利要求1所述的存储器单元阵列，其特征在于，所述存储器单元阵列构成只读存储器。
13.如权利要求12所述的存储器单元阵列，其特征在于，每个存储器单元包括一个FET，所述单元中的各FETs的栅极都连至各自的行线，在所述各单元中的各FET构成FET的列，其漏极连至各自的位线(BITLINE 0，...，BITLINEN)，每个FET的状态由对其行线进行允许和对其位线上的电压进行检测来读取。
14.如权利要求1所述的存储器单元阵列，其特征在于，所述存储器单元阵列构成RAM。
15.如权利要求14所述的存储器单元阵列，其特征在于，每个所述存储器单元包括安排成锁存器结构(200)，并且连接在供电电压VDD与所述一个公共节点之间的多个FETs。
16.如权利要求14所述的存储器单元阵列，其特征在于，所述RAM是静态RAM。
17.一种源极偏置存储器单元阵列，包括：
多个存储器单元，它们为安排成行与列的一个阵列，所述存储器单元阵列的每一列划分为多个子列，每个所述子列具有各自的公共节点，每个所述单元包括至少一个FET，一个给定的子列中的每个单元的至少一个FET的源极在所述子列的公共节点处连接在一起，每个单元的至少一个FET的栅极连至各自的行地址线(ROW 0，...，ROW N)，当读取所述存储器单元的状态时，该行地址线被允许，以及
多个源极偏置电路(110，112，114，116，140，142，144，146)，每个源极偏置电路连至各自的所述公共节点之一，每个所述源极偏置电路包括：
电阻(118，120，122，124)，它连在所述源极偏置电路公共节点与地之间，以及
开关(126，128，130，132)，它跨接在所述电阻两端，当其闭合时，该电阻在所述源极偏置电路公共节点与地之间提供低电阻导电路径，所述开关响应于“读选择”信号而闭合，无论何时读取连至所述源极偏置电路的公共节点的存储器单元之一，该信号被允许，
从而当禁止所述“读选择”信号时，所述电阻传导连至所述源极偏置电路的公共节点的FET的亚阈漏极-源极漏电流，并由此在所述公共节点处产生一个正向偏置所述FET的源极的电压，从而减少所述亚阈漏极-源极漏电流。
18.如权利要求17的存储器单元阵列，其特征在于，该阵列还包括接口电路(150)，该接口电路指定所述“读选择”信号提供给所述源极偏置电路，所述控制器安排只允许这样的提供给源极偏置电路的“读选择”信号，这些源极偏置电路连至包含有正在被读取的行中的存储器单元的子列。
19.一种源极偏置的只读存储器，包括：
多个FETs，它们为安排成行与列的一个阵列而构成一个存储器单元阵列(100)，每个所述列具有各自的公共节点(102，104，106，108)，在每一列中的FET的源极在所述列的公共节点处连接在一起，每个FET的栅极连至各自的行地址线(ROW 0，...，ROW N)，当所述FET的状态被读取时，该行地址线被允许，以及
多个源极偏置电路(110，112，114，116)，每个源极偏置电路连至各自的所述公共节点之一，每个所述源极偏置电路包括：
电阻(118，120，122，124)，它连在所述源极偏置电路公共节点与地之间，以及
开关(126，128，130，132)，它跨接在所述电阻两端，当其闭合时，该电阻在所述源极偏置电路公共节点与地之间提供低电阻导电路径，所述开关响应于“读选择”信号而闭合，无论何时读取连至所述源极偏置电路的公共节点的FET之一，该信号都被允许，
从而当禁止所述“读选择”信号时，所述电阻传导连至所述源极偏置电路的公共节点的FET的亚阈漏极-源极漏电流，并由此在所述公共节点处产生正向偏置所述FET的源极的电压，由此减少这些FET的亚阈漏极-源极漏电流。
20.如权利要求19所述的源极偏置的只读存储器，其特征在于，所述ROM是掩模程序ROM。
21.一种源极偏置随机存取存储器，包括：
多个RAM单元(100)，它们为安排成行与列的一个阵列，每个所述列具有各自的公共节点(102，104，106，108)，每个所述RAM单元包括至少一个FET，一个给定的列中的每个单元的至少一个FET的源极在所述列的公共节点处连接在一起，每个单元的至少一个FET的栅极连至各自的行地址线(ROW 0，...，ROW N)，当所述存储器单元的状态被读取时，该行地址线被允许，当所述单元未被读取时，在每个单元中的至少一个FET传导亚阈漏电流至所述公共节点，以及
多个源极偏置电路(110，112，114，116)，每个源极偏置电路连至各自的所述公共节点之一，每个所述源极偏置电路包括：
电阻(118，120，122，124)，它连在所述源极偏置电路公共节点与地之间，以及
开关(126，128，130，132)，它跨接在所述电阻两端，当其闭合时，该电阻在所述源极偏置电路公共节点与地之间提供低电阻导电路径，所述开关响应于“读选择”信号而闭合，无论何时读取连至所述源极偏置电路的公共节点的RAM单元之一，该信号都被允许，
安排所述RAM，从而当禁止所述“读选择”信号时，所述电阻传导连至所述源极偏置电路的公共节点的FET的亚阈漏极-源极漏电流，由此在所述公共节点处产生一个减少所述亚阈漏极-源极漏电流的电压。
22.如权利要求21所述的源极偏置随机存取存储器，其特征在于，所述RAM是静态RAM。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103778953A (zh) * 2012-10-18 2014-05-07 中芯国际集成电路制造(上海)有限公司 Sram的存储单元
CN106169303B (zh) * 2012-01-09 2019-04-05 联发科技股份有限公司 动态随机存取存储器及其存取方法

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4388274B2 (ja) * 2002-12-24 2009-12-24 株式会社ルネサステクノロジ 半導体記憶装置
US6934181B2 (en) * 2003-02-06 2005-08-23 International Business Machines Corporation Reducing sub-threshold leakage in a memory array
EP1511042B1 (en) * 2003-08-27 2012-12-05 STMicroelectronics Srl Phase-change memory device with biasing of deselected bit lines
KR100604876B1 (ko) * 2004-07-02 2006-07-31 삼성전자주식회사 다양한 ｐｖｔ 변화에 대해서도 안정적인 버츄얼 레일스킴을 적용한 ｓｒａｍ 장치
WO2006014558A2 (en) * 2004-07-06 2006-02-09 Kenet, Inc. Voltage random access memory (vram)
JP4553185B2 (ja) * 2004-09-15 2010-09-29 ルネサスエレクトロニクス株式会社 半導体集積回路装置
JP4912016B2 (ja) 2005-05-23 2012-04-04 ルネサスエレクトロニクス株式会社 半導体記憶装置
JP2007035115A (ja) * 2005-07-25 2007-02-08 Matsushita Electric Ind Co Ltd 半導体記憶装置
KR100662215B1 (ko) 2005-07-28 2006-12-28 민경식 에스램 회로 및 그 구동방법
US7400532B2 (en) * 2006-02-16 2008-07-15 Micron Technology, Inc. Programming method to reduce gate coupling interference for non-volatile memory
US7916556B2 (en) * 2007-01-09 2011-03-29 Sony Corporation Semiconductor memory device, sense amplifier circuit and memory cell reading method using a threshold correction circuitry
US8164969B2 (en) * 2008-07-01 2012-04-24 Jeng-Jye Shau Ultra-low power hybrid circuits
US7782655B2 (en) * 2008-07-01 2010-08-24 Jeng-Jye Shau Ultra-low power hybrid sub-threshold circuits
US20100149884A1 (en) * 2008-11-11 2010-06-17 Stmicroelectronics Pvt. Ltd. Reduction of power consumption in a memory device during sleep mode of operation
US9806019B2 (en) 2015-09-22 2017-10-31 Nxp Usa, Inc. Integrated circuit with power saving feature
US10446225B1 (en) 2018-04-30 2019-10-15 Nxp Usa, Inc. Memory system having a source bias circuit

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4543500A (en) * 1978-09-22 1985-09-24 Texas Instruments Incorporated High performance dynamic sense amplifier voltage boost for row address lines
US4754167A (en) 1985-04-04 1988-06-28 Cecil Conkle Programmable reference voltage generator for a read only memory
JPH07111824B2 (ja) * 1986-12-15 1995-11-29 株式会社東芝 半導体メモリ
US5159571A (en) * 1987-12-29 1992-10-27 Hitachi, Ltd. Semiconductor memory with a circuit for testing characteristics of flip-flops including selectively applied power supply voltages
CN1223441A (zh) * 1998-01-09 1999-07-21 日本电气株式会社 能够减少流过衬底的漏电流的半导体存储器件
KR100294447B1 (ko) 1998-06-29 2001-09-17 윤종용 불휘발성반도체메모리장치
US6172901B1 (en) * 1999-12-30 2001-01-09 Stmicroelectronics, S.R.L. Low power static random access memory and method for writing to same
US6560139B2 (en) * 2001-03-05 2003-05-06 Intel Corporation Low leakage current SRAM array
US6618295B2 (en) * 2001-03-21 2003-09-09 Matrix Semiconductor, Inc. Method and apparatus for biasing selected and unselected array lines when writing a memory array

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106169303B (zh) * 2012-01-09 2019-04-05 联发科技股份有限公司 动态随机存取存储器及其存取方法
CN103778953A (zh) * 2012-10-18 2014-05-07 中芯国际集成电路制造(上海)有限公司 Sram的存储单元
CN103778953B (zh) * 2012-10-18 2017-03-15 中芯国际集成电路制造(上海)有限公司 Sram的存储单元

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