JP5204291B1 - ホスト装置、装置、システム - Google Patents
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Abstract
【解決手段】実施形態によれば、外部からアクセス可能な通常領域と、外部からのアクセス要求が制限される秘匿領域と、前記秘匿領域のアクセス条件を定める識別情報を記録する識別情報記録領域とを少なくとも有するセルアレイ11と、外部との認証を行う認証回路15と、前記識別情報記録領域に記録される情報を認識する検知回路とを具備し、前記検知回路91は、外部によるアクセス要求が前記秘匿領域を選択する場合に、前記識別情報記録領域に記録される情報を判定し、前記識別情報が記録されると判定する場合に、前記外部から前記秘匿領域へのアクセスを有効とし、前記識別情報が記録されていないと判定する場合に、前記外部から前記秘匿領域へのアクセスを無効とする。
【選択図】図28
Description
第1の実施形態に係る認証装置、被認証装置、及びその認証方法について説明する。
図1を用いて、第1の実施形態に係るメモリシステムの構成例について説明する。
本実施形態において、NAND型フラッシュメモリ10は、被認証装置である。
本実施形態において、ホスト装置20は、認証装置である。
次に、図2に沿って、第1の実施形態に係るメモリシステムの認証フローについて説明する。
認証を開始(Start)すると、ホスト装置20は、NAND型フラッシュメモリ10から鍵管理情報である暗号化FKey束(FKB: Family Key Block)及び暗号化秘密識別情報SecretID(E-SecretID)を読み出す。
続いて、ホスト装置20は、読み出した鍵管理情報FKBからデータ選択部(Select1)22−1によりデータ選択処理を行い、ホスト装置20が復号可能な暗号化された秘匿情報FKeyを読み出すと共に、秘匿している秘密情報IDKeykを用いて上記復号部22−2により復号することにより、秘匿情報FKeyを得る。更に、ホスト装置20は、得られた秘匿情報FKeyを用いて、NAND型フラッシュメモリ10から読み出した暗号化秘密識別情報E-SecretIDを復号することにより、秘密識別情報SecretIDを得る。
続いて、ホスト装置20は、NAND型フラッシュメモリ10に対して、インデックス情報iの読み出し要求を行う。
続いて、NAND型フラッシュメモリ10は、ホスト装置20の要求を受けて、インデックス情報iをセルアレイ11からロードし、ホスト装置20に出力する。
続いて、ホスト装置20は、認証要求時に必要となる乱数RNhを生成する。認証処理に乱数RNhを用いることにより、以下の処理でNAND型フラッシュメモリ10との間で毎回異なる共有鍵を利用することができる。
続いて、ホスト装置20は、認証要求(Request authentication)と共に、予め保持している定数HCj及び乱数RNhをNAND型フラッシュメモリ10に送出する。
続いて、NAND型フラッシュメモリ10は、秘密情報NKeyi (i=1,…,m)及び秘密識別情報SecretIDを秘匿領域11−2からロードし、データキャッシュ12に保存する。
続いて、NAND型フラッシュメモリ10は、秘匿している秘密情報NKeyiとホスト装置20から受信した定数HCjとを用いて、データ生成回路13におけるデータ生成処理により秘密情報HKeyi,jを生成する。
続いて、NAND型フラッシュメモリ10は、受信した乱数RNhを用いて、データ生成回路14におけるデータ生成処理により、セッション鍵SKeyi,j (= Generate(HKeyi,j, RNh))を生成する。
続いて、NAND型フラッシュメモリ10は、生成したセッション鍵SKeyi,jを用いて、秘密識別情報SecretIDに一方向性変換器15における一方向性変換処理を行い、一方向性変換識別情報Oneway-ID (=Oneway(SKeyi,j, SecretID))を生成する。生成された一方向性変換識別情報Oneway-IDは、ホスト装置20に送出される。
上記StepS18と並行して、ホスト装置20は、受信したインデックス情報iを用いて、予め秘匿していた秘密情報セットHKeyi,j (i=1,…,m)から当該NAND型フラッシュメモリ10との認証処理に必要な秘密情報HKeyi,jを選択する。
続いて、ホスト装置20は、選択した秘密情報HKeyi,jと生成した乱数RNhとを用いて、データ生成部26におけるデータ生成処理により、セッション鍵SKeyi,j (= Generate(HKeyi,j, RNh))を生成する。
続いて、ホスト装置20は、生成したセッション鍵SKeyi,jを用いて、秘密識別情報SecretIDに一方向性変換器27における一方向性変換処理を行い、一方向性変換データOneway-IDを生成する。
続いて、ホスト装置20は、NAND型フラッシュメモリ10より受信した一方向性変換識別情報Oneway-IDと、自身が生成した一方向性変換識別情報Oneway-IDとが一致するか否かを判定する。上記一方向性変換識別情報Oneway-IDの両方の値が一致した場合(OK)には、復号部21で得られた秘密識別情報SecretIDが正規のIDであると判定して、以降の処理に秘密識別情報SecretIDを引き渡す。一方、不一致の場合(NG)には、秘密識別情報SecretIDが不正なIDであると判定し、その旨を以降の処理に出力する。
次に、図3を用い、第1の実施形態に係る鍵管理情報FKB(Family Key Block)についてより詳しく説明する。
次に、NAND型フラッシュメモリ10への秘密情報や鍵管理情報FKBの書き込みについて説明する。
まず、図5、図6を用い、例えば、NAND型フラッシュメモリ10の製造時等に秘密情報や鍵管理情報FKBを書き込む場合について説明する。ここでは、図6のフローに即して説明する。
上記構成により、まず、メモリ製造者30は、生成部(SecretID Generator)34において、秘密識別情報SecretIDを生成する。
続いて、データ31を受け取ったメモリ製造者30は、vの中から一つの値を選択部32により選択する。更に、選択部32は、前記選択したvに対応するFKeyvを選択する。メモリ製造者30は、選択したFKeyvを用いて、生成したSecretIDを暗号化し、暗号化された秘密識別情報E-SecretIDを生成する。
続いて、メモリ製造者30は、当該vの値をNAND型フラッシュメモリ10のロム領域11−3へインデックス情報v(index of FKey)として書き込む。
次に、図7、図8を用い、FKBをカード製造者50が書き込む場合について説明する。ここでも、図8のフローに即して説明する。
まず、カード製造者50は、鍵管理情報FKBvをライセンス管理者40からデータ51として受け取る。この際、データ51の受け渡しには、上述した安全な手段を用いる。
続いて、カード製造者50は、読み出したインデックス情報vの値に対応する鍵管理情報FKBvを選択部52により選択する。
続いて、カード製造者50は、コントローラ19を介して、NAND型フラッシュメモリ10の読み書き可能領域11−1に選択した鍵管理情報FKBvを書き込む。
上記のように、第1の実施形態に係る認証装置、被認証装置、及びその認証方法によれば、少なくとも下記(1)乃至(3)の効果が得られる。
ここで、上述した通り、認証装置であるホスト装置20は、民生機器のような専用ハードウェア装置だけでなく、例えば、PC等で実行可能なプログラムとして提供され、当該ソフトウェアが実質的なホスト装置となる場合がある。一方、被認証装置であるNAND型フラッシュメモリ10は、記録メディアであり、ファームウェアと呼ばれるプログラムが介在する場合であっても、重要な処理や情報はセルアレイ11中のハードウェア内に秘匿された状態で記憶される。
上述した通り、本実施形態のような構成では、比較的大きな回路規模を要求される公開鍵暗号処理やMKB処理のハードウェア実装が困難である等の回路規模上の制約が同時に課せられる環境下である。
本実施形態に係るNAND型フラッシュメモリ10は、読み書き可能領域11−1に、その用途に応じてNAND型フラッシュメモリ10毎に固有(ユニーク)、或いは製造ロット(lot)単位等複数のNAND型フラッシュメモリ10に共通に付される鍵管理情報(FKBv)を備える。更に、ロム領域11−3に、NAND型フラッシュメモリ10毎に固有に(ユニークに)付される暗号化された秘密識別情報(E-SecretID)を備える。
次に、変形例1に係る認証装置、被認証装置、及びその認証方法について説明する。この説明において、上記第1の実施形態と重複する部分の説明については、省略する。
暗号化FKey束(FKB)の書き込みについて、説明する。
本変形例1における処理は、暗号化FKey束(FKB)が、NAND型フラッシュメモリ10の製造時に書き込まれる場合等には、特に必要のない処理である。しかし、NAND型フラッシュメモリ10とコントローラ19等が結合されて、例えば、SDカード等のストレージメディア製品として一般ユーザ入手し、カード利用時に市場において後から書き込まれる場合等には、必要となるFKBの書き込み処理に関するものである。
図示するように、NAND型フラッシュメモリ10は、秘密情報NKeyiと秘密識別情報SecretIDとが秘匿領域11−2に記録される。前記秘密情報NKeyiを特定するために必要なインデックス情報i、鍵管理情報FKBを特定するために必要となるインデックス情報v、及びインデックス情報vで指定されたFKeyvによって暗号化されたSecretID(E-SecretID)がロム領域11−3に記録される。
次に、図11に沿って、暗号化FKeyID束(FKB)をサーバ60からダウンロードしてNAND型フラッシュメモリ10に書き込むフローについて説明する。
図示するように、まず、ホスト装置20が、FKBダウンロードが必要と判定したことにより、FKB書き込みが開始(Start)され、ホスト装置20はサーバ60に対してFKB要求を出す。
続いて、サーバ70は、NAND型フラッシュメモリ10に対して、FKeyvを特定するために必要となるインデックス情報vを要求する。
続いて、NAND型フラッシュメモリ10は、ロム領域11−3からvを読み出し、vをサーバに送出される。
続いて、サーバ70は、受信したvに対応するFKBvをFKBデータベース71の中から選択する。
続いて、サーバ70は、選択したFKBvをNAND型フラッシュメモリ10に送出する。
続いて、NAND型フラッシュメモリ10は、受信したFKBvを読み書き可能領域11−1に書き込み、記録する。
変形例1に係る認証装置、被認証装置及び認証方法によれば、少なくとも第1の実施形態と同様の作用効果(1)乃至(3)を得ることができる。
次に、第2の実施形態について説明する。この説明において、上記第1の実施形態と重複する部分の説明については、省略する。
第2の実施形態に係るメモリシステムは、図12のように示される。
第2の実施形態に係る認証装置、被認証装置及び認証方法によれば、少なくとも第1の実施形態と同様の作用効果(1)乃至(3)を得ることができる。
次に、第3の実施形態について説明する。第3の実施形態は、NAND型フラッシュメモリ10が、ホスト装置20を認証する一例に関するものである。本実施形態では、NAND型フラッシュメモリ10に記録されている秘密識別情報SecretIDを第三者から秘匿した状態で読み出すと共に、NAND型フラッシュメモリ10から読み出されたデータであることを確実に判定する方法、また読みだされたデータに基づいてNAND型フラッシュメモリ10がホスト装置20を検査する方法を示すものである。
図13を用い、第3の実施形態に係るメモリシステムについて説明する。
図示するように、本実施形態では、NAND型フラッシュメモリ10が、機能コントロール部18、乱数生成器24n、及びデータ検証部28nを更に備える。また、ホスト装置20が、機能呼び出し部30を更に備える点で、上記第1の実施形態と相違する。
次に、図14に沿って、第3の実施形態に係るメモリシステムの認証フローについて説明する。
図示するように、まず認証開始(Start)から上記ステップS11−S14は、第1の実施形態と同様の処理を行う。
続いて、ホスト装置20は、インデック情報iを受け取ると、乱数発生要求(Request RNn)をNAND型フラッシュメモリ10に対して送出する。
続いて、NAND型フラッシュメモリ10は、上記要求を受け、乱数生成部24nにより乱数RNnを生成する。生成された乱数RNnは、ホスト装置20に送出される。
続いて、ホスト装置20は、第1の実施形態と同様のステップS21−S23を行う。
続いて、ホスト装置20は、NAND型フラッシュメモリ10に対して、認証要求(Request authentication)を行い、定数HCj、及び一方向性変換識別情報Oneway-IDを送出する。
上記同様のステップS17−S19に続いて、S20の際に、NAND型フラッシュメモリ10は、生成したセッション鍵SKeyi,jを用いて、秘密識別情報SecretIDに上記一方向性変換器15における一方向性変換処理を行い、一方向性変換識別情報Oneway-ID (=Oneway(SKeyi,j, SecretID))を生成する。
続いて、NAND型フラッシュメモリ10は、受信した一方向性変換識別情報Oneway-IDと、自身が生成した一方向性変換識別情報が一致することを確認する。一致した場合(OK)には前記SecretIDが正規のIDであると判定し、不一致の場合(NG)には前記SecretIDが不正なIDであると判定し、判定結果をホスト装置20に返送するとともに、所定機能の呼び出し受付を許可(Permission)する。
続いて、NAND型フラッシュメモリ10は、上記S54の際の判定結果が一致した場合(OK)に、機能コントロール部18において、NAND型フラッシュメモリ10の所定機能をホスト装置20に対して利用可能とするように、所定機能のイネーブル(有効化)を行う。
続いて、ホスト装置20は、機能呼び出し部30において、ホスト装置20が生成した一方向性変換識別情報Oneway-IDの正当性をNANDフラッシュメモリ10が確認したことを示すアクセス許可情報(Access Permission)をホスト装置20が受領すると、NAND型フラッシュメモリ10の所定機能を呼びだすための命令を返信する。
続いて、NAND型フラッシュメモリ10は、機能の呼び出しを受け、機能コントロール部18において、ホスト装置20から受領した機能呼び出し命令に従った処理を行い、処理結果のステータス(Status)を返送する。
第3の実施形態に係る認証装置、被認証装置及び認証方法によれば、少なくとも第1の実施形態と同様の作用効果(1)乃至(3)を得ることができる。更に、少なくとも下記の作用効果(4)及び(5)を得ることが可能である。
次に、第4の実施形態について説明する。第4の実施形態は、NAND型フラッシュメモリ10と、ホスト装置20とがそれぞれ相互に認証し合う一例に関するものである。
図15を用い、第4の実施形態に係るメモリシステムについて説明する。
図示するように、本実施形態では、上記第1の実施形態に係るメモリシステムと第3の実施形態に係るメモリシステムとを実質的に組み合わせた構成を備える。
次に、図16に沿って、第4の実施形態に係るメモリシステムの認証フローについて説明する。本実施形態に係る認証フローは、原則的には、上記第1の実施形態に係る認証動作(ホスト装置がNAND型フラッシュメモリを認証する)を行った後、上記第3の実施形態に係る認証動作(NAND型フラッシュメモリがホスト装置を認証する)を行うものである。
図示するように、まず認証開始(Start)すると、上記第1の実施形態と同様のステップS11−S24を行い、ホスト装置20がNAND型フラッシュメモリ10の認証を行う。
続いて、上記ステップS24の際の検証結果が一致した場合(OK)、NAND型フラッシュメモリ10の認証が完了したと判断する。
次に、図17を用い、機能制御の構成例について説明する。
第4の実施形態に係る認証装置、被認証装置及び認証方法によれば、少なくとも上記と同様の作用効果(1)乃至(5)を得ることができる。
次に、第5の実施形態について説明する。第5の実施形態は、上記第1至第4の実施形態に係る認証機能を適用したNAND型フラッシュメモリ10の構成例に関するものである。
図18を用い、第5の実施形態に係るNAND型フラッシュメモリ10の全体構成例について説明する。
図示するように、NAND型フラッシュメモリ10は、メモリセルアレイ11及びその周辺回路を備える。
次に、図19を用い、メモリセルアレイ11を構成するブロック(BLOCK)の構成例について説明する。ここでは、図18中のBLOCK1を一例に挙げて説明する。ここで、上記のように、ブロックBLOCK1中のメモリセルは、一括してデータ消去されるため、ブロックはデータ消去単位である。
次に、図20を用い、メモリセルアレイ11の構造を示す。
(a)に示すように、メモリセルアレイ11内部は、ノーマルブロック11−1、秘匿ブロック11−2、ロムブロック11−3、ロムヒューズブロック11−4、保護ブロック11−5等の上記複数のブロック(BLOCK)から構成される。各ブロックは、上記のように、複数のページから構成される。通常、データの読み出しや書き込みはページ単位で行い、消去はブロック単位で行われる。
次に、図21を用い、ロムブロック11−3内の読み出し専用データについて説明する。
(a)に示すように、ロムブロック11−3のメモリ空間のあるページには、読み出し専用データが記録されている。ここで、読み出し専用データAからZの系列とした場合、本図ではデータのエラー訂正を目的にした(b−1)−(b−3)の3つの例を示す。
次に、誤り訂正符号化(ECC:Error Correcting Code)の構成例について説明する。
次に、図26を用い、秘匿ブロック11−2内の秘匿データの保持状態の例を説明する。
まず、アクセス制御パターンは、エラーによる損失を防ぐため、少なくとも複数のビットから構成されている必要がある。
次に、アクセス制御パターンの検知方法及び検知結果の利用方法を説明する。
次に、図29に沿って、上記アクセス制御パターン(例えば、B1−B3)を用いたNAND型フラッシュメモリ10の製造工程の検査フローを説明する。
製造工程において、まず、アクセス制御パターンに該当しないデータを、秘匿領域11−2に記録し、テストを行う。この段階では、秘匿領域11−2のアクセスは許可されている。
続いて、S72の際の所定のテストが完了した後、秘匿領域11−2に秘匿データ及びアクセス制御パターン(B1−B3等)が各々書き込まれる。
続いて、上記のデータが書き込まれた状態で、NAND型フラッシュメモリ10が出荷される。
次に、図30に沿って、NAND型フラッシュメモリ10の内部のデータ消去動作を説明する。
まず、ホスト装置20より消去動作の動作命令が発効されると、NAND型フラッシュメモリ10は、当該命令における選択ブロックアドレスが特定ブロックであるか否かを判定する。
続いて、選択ブロックアドレスが特定ブロックでない場合(No)、通常通りの消去シーケンスを行う。
一方、選択ブロックアドレスが特定ブロックの場合(Yes)、秘匿領域11−2からアクセス制御情報(B1−B3等)の読み出しを行う。
続いて、アクセス制御情報(B1−B3等)のパターン検知を行い、パターン一致率が所定値以上であるか否かを判定する。
続いて、パターン一致率が所定値以下であった場合(Yes)、通常通りの消去シーケンスを行う。
続いて、パターン一致率が所定値以上であった場合(No)、消去シーケンスを抜け、データ消去フローを終了する(End)。
第5の実施形態に係る認証装置、被認証装置及び認証方法によれば、少なくとも上記と同様の作用効果(1)乃至(5)を得ることができる。
第6の実施形態は、データキャッシュの認証処理への利用の一例に関するものである。この説明において、上記実施形態と重複する部分の説明については、省略する。
図31を用い、第6の実施形態に係るデータキャッシュ、センスアンプ等の構成例について説明する。
図示するように、上記実施形態に係る認証処理のデータキャッシュ12が1コンポーネントとして示される。NAND型フラッシュメモリ10は、メモリセルアレイ11から読み出したページデータを一時的に記憶する、また外部から記録用データとして受領した書き込みページデータを一時的に記憶する、等を目的とした揮発性データキャッシュ12を有する。本実施形態のデータキャッシュ12は、ページバッファ、データバッファ等とも呼ばれ、通常ページサイズ以上の領域を有する。更に、ページデータの読出しや書込み処理の高速化、ランダムページアクセスをするために、データキャッシュはページサイズの複数倍の領域を持つことが多い。
次に、図32に沿って、認証処理の過程において、ホスト装置20に対して秘匿ブロック11−2の情報を直接的・間接的にも出力しないためのフローを示す。
まず、認証処理において、ホスト装置20等のNAND型フラッシュメモリ10の外部からデータが入力されるとする。この入力データは、例えば、上記乱数RNやホスト定数HCj等であり、同データは、データキャッシュDC_Aにロードされる。
続いて、ホスト装置20から秘匿ブロック11−2等の特別ブロックへアクセスする間接的読み出し要求が行われる。これは、すなわち認証における認証情報の計算要求に該当する。
続いて、リードされた機密ページのデータは、データキャッシュDC_Bに格納される。
続いて、データキャッシュDC_AとデータキャッシュDC_Bのそれぞれに記憶されているデータ間で、上記実施形態で説明した認証処理における演算を演算器(認証回路17)を用いて行う。
続いて、演算の結果は、データキャッシュDC_Cに格納される。
ここで、一連のシーケンスを抜けてチップレディとなったときに機密データがデータキャッシュに残っていると、これを外部から読み出されるおそれがある。これを防ぐためにシーケンスを抜ける前に、全てのデータキャッシュDC_A〜DC_Cの情報をリセットしておかなければならない。一方、ホスト装置20は、上記演算の結果をデータキャッシュDC_A〜DC_Cがリセットされた後に得なければならない。
続いて、全てのデータキャッシュDC_A〜DC_Cのデータをリセットする。
続いて、内部レジスタ92に退避しておいたデータを、データキャッシュDC_Aに戻す。ここまでの動作が終了すると、NAND型フラッシュメモリ10はこのシーケンスを抜け、レディ状態となる。この際、データキャッシュDC_Aには演算の結果が格納されている。
続いて、ホスト装置20は、レジスタリードコマンドにより、データキャッシュDC_Aに格納されたデータを得ることが出来る。
次に、図33に沿って、NAND型フラッシュメモリ10内部に乱数生成器(24n)を備えた実施形態のNAND内部演算フローについて説明する。上記図32の場合と異なるのは、NAND型フラッシュメモリ10内部の乱数発生器(24n)で発生した乱数(RNn)を使用する点である。
まず、認証処理において、ホスト装置20からNAND型フラッシュメモリ10に対して乱数読出し要求が行われると、NAND型フラッシュメモリ10は乱数を生成させ、生成された乱数はデータキャッシュDC_Aにロードされる。
続いて、ホスト装置20は、レジスタリードコマンドによって、データキャッシュDC_Aの乱数を読み出す。
続いて、認証処理において、ホスト装置20から例えばホスト定数(HCj)等のデータが、NAND型フラッシュメモリ10に対して入力される。上記データは、データキャッシュDC_Aにロードされる。
続いて、ホスト装置20から秘匿ブロック11−2にアクセスして、間接的読み出し要求が行われる。これはすなわち認証における認証情報の計算要求に該当する。
続いて、リード結果は、データキャッシュDC_Bに格納される。
続いて、データキャッシュDC_AとデータキャッシュDC_Bとのそれぞれに記憶されているデータ間で、上記実施形態で説明した認証処理における演算を演算器(認証回路17)を用いて行う。
続いて、上記演算の結果は、データキャッシュDC_Bに格納される。
続いて、データキャッシュDC_Aに保持されているホストの演算結果とデータキャッシュDC_Bに保持されているNANDの演算結果とを照合する。
続いて、上記ステップS98の際の照合において、照合結果の一致が確認された場合、制御パラメータ(890)を更新する。
続いて、NAND型フラッシュメモリ10は、全てのデータキャッシュDC_A〜DC_Cの情報をリセットする。ここまでの動作が終了すると、NAND型フラッシュメモリ10は、このシーケンスを抜け、レディ状態となる。
続いて、ホスト装置20は、照合結果を確認するコマンドにより、NANDチップ10の外部にリードアウトされた照合結果を得る。
次に、秘匿情報の検査方法について説明する。
図34に沿って、工場でシリコンが出来上がってから、NAND型フラッシュメモリ10を出荷するまでの過程で、本認証方法に関係する工程を示す。
まず、製造工程が終了すると、所定の検査テストを行って、良品チップ10をウェハから選別する。
続いて、上記ステップS72の際の通常のテスト工程が終了した後、秘匿データを書き込む工程が行われ、正しく秘匿データが書かれたか否かをテストしなければならない。
続いて、正しく秘匿データが書かれたNAND型フラッシュメモリ10について、出荷を行う。
上記ステップS73の際、秘匿ブロック11−2から秘匿データを直接読み出すことは、セキュリティーホールとなる恐れがある観点から、行うことができない。
まず、メモリセルアレイ11の秘匿ブロック11−2から、秘匿情報(Nkey等)の情報を読み出す。
続いて、読み出した秘匿情報(Nkey等)のリード結果を、データキャッシュDC_Bに格納する。
続いて、NAND型フラッシュメモリ10の外部から、同一の秘匿情報(Nkey等)を、データキャッシュDC_Aに記憶させる。
続いて、演算器(認証回路17)を用いて、データキャッシュDC_AのデータとデータキャッシュDC_Bのデータとの排他的論理和をとる。
続いて、排他的論理和の結果を、データキャッシュDC_Cに格納する。
続いて、データキャッシュDC_Cのデータを検知する。
この際、データキャッシュDC_Aのデータと、データキャッシュDC_Bのデータとが一致している場合(Yes)にはテストはパス(OK)である。一方、一致していない場合(No)テストはフェイルである。
続いて、すべてのビットが“0”でない場合(No)、“1”の数を数える。この際、“1”の数が規定の数以下である場合(Yes)、多数決誤り訂正や訂正符号による誤り訂正が可能であると判断されるのでテストはパスとなる(OK)。一方、“1”の数が規定数以上であった場合(Mo)、テストはフェイルとなる(NG)。
第6の実施形態に係る認証装置、被認証装置及び認証方法によれば、少なくとも上記と同様の作用効果(1)乃至(5)を得ることができる。
第7の実施形態は、コマンドマッピングの一例に関するものである。この説明において、上記実施形態と重複する部分の説明については、省略する。
ここで、NAND型フラッシュメモリ10は、読出し用のコマンドとして、例えば、00h−Address−30hにより読出し対象のブロック及びページアドレスを指定する。Address部分はブロックアドレス、ページアドレス、更にページ内のバイト位置を示すカラムアドレスから構成されることが多い。カラムアドレス部分の入力データは無視されることもあれば、ページ読出し後のバイトポインタの設定に用いられて当該バイト位置からの読出しに用いられることもある。コマンド30hの入力後にNAND型フラッシュメモリ10は読出しのためのBusy状態となり、読出し完了後にReady状態へと遷移する。Ready状態へ遷移後、データ出力(Dout)が可能となり、REやDQS等を供給することでデータを読み出すことが可能となる。また、読み出したページ内で読み出すバイト位置を変更する場合は、05h−Address−E0hにて読み出したいバイト位置に相当するカラムアドレスを設定する。
続いて、コマンド(30h)の入力後にNAND型フラッシュメモリ10は、読出しのためのBusy状態となり、読出し完了後にReady状態へと遷移する。Ready状態へ遷移後、データ出力(Dout)が可能となり、REやDQS等を供給することで、インデックス情報i,v、固有の暗号化秘密識別情報(E-SecretID)、共通に付される鍵管理情報(FKB)等のデータを読み出すことが可能となる。
(b)で示すように、データ書き込みコマンドシーケンスと同ように、IO端子に、順次、コマンド(Security Prefix)−コマンド(80h)−アドレス(ADD)−データ(Din 32B)−コマンド(10h)を入力することにより、対象データの入力を行う。ここで、Addressに設定された値を更に利用者管理用に特別な値とすることも可能であり、若しくは内部にて無視される値とすることも可能である。ここで、本シーケンスは書き込みシーケンスと共通箇所が多いものの、実際にはセルアレイへのデータ書き込みは必要としなく、NAND型フラッシュメモリ10が認証処理の計算に必要とするデータ入力のために使用される。認証処理の計算に必要とするデータの例としては、ホスト装置20の固有情報HCiや乱数等がある。
続いて、認証処理の計算が終了するまでの期間Busy状態となり、計算が終了し、かつ上記のように、データキャッシュDC_A〜DC_C中のセキュリティーデータが全てクリアされた後に、Ready状態へと遷移する。
次に、図37に沿って、本認証機能を適用したNAND型フラッシュメモリ10のコマンド構成の別の例を示す。
NAND型フラッシュメモリ10には、当該メモリ10の機能を有効化するためのSet Featureと呼ばれるコマンド、及び、当該メモリ10の機能の有効化・無効化状況を読み出すためのGet Featureと呼ばれるコマンドがある。これらのコマンドは、例えば、高速データ転送用の相補信号である/RE、/WE、/DQS等の入力を有効化するため等に用いられる。
第7の実施形態に係る認証装置、被認証装置及び認証方法によれば、少なくとも上記と同様の作用効果(1)乃至(5)を得ることができる。
第8の実施形態は、メモリカード、コンテンツ保護、HDDへの一応用例の関するものである。この説明において、上記実施形態と重複する部分の説明については、省略する。
図38を用い、本認証機能を適用したNAND型フラッシュメモリ10を搭載したメモリカードの構成例を示す。
図39を用い、上記認証機能を適用したNAND型フラッシュメモリ10を搭載したメモリカード55のコンテンツ保護への応用例1を示す。簡略化のため、本発明明細書内で既に説明した内容については説明を割愛する。
図40を用い、本認証機能を適用したNAND型フラッシュメモリ10を利用したハードディスクドライブ(HDD)の構成例1を示す。
図41を用い、本認証機能を適用したNAND型フラッシュメモリ10を利用したハードディスクドライブ(HDD)の別の構成例を示す。
図42にて、本認証機能を適用したNAND型フラッシュメモリ10を利用したハードディスクドライブ(HDD)のコンテンツ保護への応用例を示す。本実施形態は、図41にて示したHDD構成を例に取っているが、図40にて示したHDD構成にも適用可能である。
図43を用い、本認証機能を適用したNAND型フラッシュメモリ10を利用したハードディスクドライブ(HDD)のコンテンツ保護への応用例3を説明する。本実施形態は、ホスト装置20が、メモリカードソケット550を有し、外付けHDD210を利用する例である。
図44を用い、本認証機能を適用したNAND型フラッシュメモリ10を利用したハードディスクドライブ(HDD)のコンテンツ保護への応用例4を説明する。本実施形態は、ホスト装置20がメモリカードソケット550を有し、更に内蔵HDD210を利用した例である。
変形例2は、上記第6の実施形態で説明したデータキャッシュの認証処理への利用のその他の構成例に関するものである。この説明において、上記実施形態と重複する部分の説明については、省略する。
上記センスアンプおよび周辺回路の構成例については、図45のように示される。
図示するように、変形例2では、DC_A、DC_B,DC_C、DC_Sがデータキャッシュ12であり、DC_Aのみが、カラム制御回路を介してデータ線と接続されており、チップ外部とのデータの授受に使用される。またDC_Sは、データに応じてセンスアンプの動作を制御する用途で使われるラッチである。DC_B、DC_C、DC_SはDC_Aとセンスアンプの間のバス(LBUS)に並列に接続されてデータキャッシュとして使用され、外部とデータの授受を行う場合にはDC_Aを介する必要がある。カラム制御回路は、カラムアドレスに応じたアドレスのDC_Aをデータ線と接続する。NANDフラッシュメモリが通常の動作で使用される場合には、アドレス制御回路から供給されたカラムアドレスを用いるが、本提案の認証シーケンスを行う場合には演算器が指定するアドレスを用いる。通常のアドレスを使用するか、演算器のアドレスを使用するかはモード切替信号によって切り替えられるようになっている。
図46は、図45中のセンスアンプ77、およびデータキャッシュ12の等価回路例について示すものである。
Claims (10)
- リードが制限される第1エリアと、リーダブルな第2エリア及び第3エリアとが設けられたメモリ装置との間で認証処理を実行可能なホスト装置であって、
前記ホスト装置は、
セットとして記録された第1キーデータを有し、
前記第2エリアに格納された暗号化シークレットデータをリードし、
前記第3エリアからリードされたファミリーキーブロックデータを基に得られたファミリーキーデータを用いて、前記暗号化シークレットデータを復号し、
前記第2エリアに格納されたキーインデックスデータをリードし、前記セットの中から、該キーインデックスデータに対応する前記第1キーデータを選び、
数データと前記選ばれた第1キーデータとを用いてAES(Advanced Encryption Standard)暗号化処理を行うことによりセッションキーデータを生成し、
前記セッションキーデータと、前記暗号化シークレットデータが復号されて生成されたシークレットデータとを入力値とした一方向関数を用いた変換処理を行い、検証データを生成し、
前記シークレットデータを入力値とした一方向関数を用いた変換処理を行い、EMIDを生成することが可能に構成されたホスト装置。 - 請求項1の記載において、
前記EMIDは、識別情報であり、前記シークレットデータと、自装置で保持する情報とに基づき生成することが可能に構成されたホスト装置。 - 請求項1または請求項2の記載において、
自装置にアサインされている数データを、認証要求とともに、前記メモリ装置に送信することが可能に構成されたホスト装置。 - 請求項1または請求項3の記載において、
前記メモリ装置から受けた認証情報に対して、前記検証データを用いて検証を実施する手段を有するホスト装置。 - シークレット情報がリード不可能に格納され、暗号化シークレット情報とファミリーキーブロック情報とインデックス情報とがリード可能に格納された外部装置との間で認証処理を実行可能な装置であって、
セットとして記録された第1キー情報を有し、
前記外部装置から前記暗号化シークレット情報と前記ファミリーキーブロック情報と前記インデックス情報とをリードし、
前記ファミリーキーブロック情報を基に得られたファミリーキー情報を用いて、前記暗号化シークレット情報を復号し、
前記セットの中から、前記インデックス情報に対応する前記第1キー情報を選び、
数情報と前記選ばれた第1キー情報とを用いて、セッションキー情報を生成し、
前記セッションキー情報と、前記暗号化シークレット情報が復号されて生成された新たなシークレット情報とを入力値とした一方向関数を用いた変換処理を行い、検証情報を生成し、
前記新たなシークレット情報を入力値とした一方向関数を用いた変換処理を行い、識別情報を生成するように構成された装置。 - 請求項5の記載において、
前記外部装置との認証処理において毎回異なる乱数情報を生成するとともに、該乱数情報を用いて前記セッションキー情報を生成し、
前記乱数情報を前記外部装置に送信するように構成された装置。 - 請求項5または請求項6の記載において、
前記検証情報を用いて、前記外部装置から受けた認証情報を検証し、
前記検証後に、前記識別情報を生成するように構成された装置。 - 請求項5または請求項7の記載において、
前記認証処理を進める過程で、スロットの番号情報を前記外部装置に対して送るように構成された装置。 - メモリ装置と、該メモリ装置との間で認証処理を行うことが可能なホスト装置とを備えたシステムであって、
前記メモリ装置は、
第1キー情報とシークレット情報とがリード不可能に第1領域に格納され、暗号化シークレット情報とファミリーキーブロック情報とインデックス情報とがリード可能に格納され、
前記第1領域からリードされた前記第1キー情報を用いて暗号化処理を行うことにより、第2キー情報を生成し、
前記第2キー情報を用いて、第3キー情報を生成し、
前記第3キー情報と、前記第1領域からリードされた前記シークレット情報とを用いて、前記ホスト装置との認証に用いられる認証情報を生成し、
前記ホスト装置は、
セットとして記録された第4キー情報を有し、
前記メモリ装置から前記暗号化シークレット情報と前記ファミリーキーブロック情報と前記インデックス情報とをリードし、
前記ファミリーキーブロック情報を基に得られたファミリーキー情報を用いて、前記暗号化シークレット情報を復号し、
前記セットの中から、前記インデックス情報に対応する前記第4キー情報を選び、
数情報と前記選ばれた第4キー情報とを用いて、第5キー情報を生成し、
前記第5キー情報と、前記暗号化シークレット情報が復号されて生成された新たなシークレット情報とを入力値とした一方向関数を用いた変換処理を行い、検証情報を生成し、
前記新たなシークレット情報を入力値とした一方向関数を用いた変換処理を行い、識別情報を生成するように構成された
ことを特徴とするシステム。 - メモリ装置と、該メモリ装置をコントロールするコントローラとを備えたメモリカードと、該メモリカードとの間で認証処理を行うことが可能なホスト装置とを備えたシステムであって、
前記メモリカードは、
第1キー情報とシークレット情報とがリード不可能に第1領域に格納され、暗号化シークレット情報とファミリーキーブロック情報とインデックス情報とがリード可能に格納され、
前記第1キー情報を用いて暗号化処理を行うことにより、第2キー情報を生成し、
前記第2キー情報を用いて暗号化処理を行うことにより、第3キー情報を生成し、
前記第3キー情報と、前記第1領域からリードされた前記シークレット情報とを用いて、前記ホスト装置との認証に用いられる認証情報を生成し、
前記ホスト装置は、
セットとして記録された第4キー情報を有し、
前記メモリ装置から前記暗号化シークレット情報と前記ファミリーキーブロック情報と前記インデックス情報とをリードし、
前記ファミリーキーブロック情報を基に得られたファミリーキー情報を用いて、前記暗号化シークレット情報を復号し、
前記セットの中から、前記インデックス情報に対応する前記第4キー情報を選び、
数情報と前記選ばれた第4キー情報とを用いて、第5キー情報を生成し、
前記第5キー情報と、前記暗号化シークレット情報が復号されて生成された新たなシークレット情報とを入力値とした一方向関数を用いた変換処理を行い、検証情報を生成し、
前記新たなシークレット情報を入力値とした一方向関数を用いた変換処理を行い、識別情報を生成するように構成された
ことを特徴とするシステム。
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