CN108241807A - 半导体存储器装置，芯片标识符产生方法与制造方法 - Google Patents

半导体存储器装置，芯片标识符产生方法与制造方法 Download PDF

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Abstract

本发明公开了一种半导体存储器装置、芯片标识符产生方法与制造方法。其中，半导体存储器装置包括：多个可编程电阻式存储器单元；以及一控制器。该控制器：施加一形成脉冲到这些可编程电阻式存储器单元的一第一群组与一第二群组，该第一群组从一初始电阻范围变成一中间电阻范围，以及，该第二群组落在该中间电阻范围之外；当一形成比例低于一第一形成临界比例时，调整该形成脉冲，直到该形成比例高于该第一形成临界比例；当该形成比例高于该第一形成临界比例但低于一第二形成临界比例时，调整该形成脉冲，直到该形成比例高于该第二形成临界比例；施加一编程脉冲到该第一群组和该第二群组；以及产生该半导体存储器装置的该芯片标识符。

Description

半导体存储器装置，芯片标识符产生方法与制造方法
技术领域
本发明是关于半导体存储器装置，芯片标识符产生方法与制造方法。
背景技术
物理不可复制函数(physical unclonable function，PUF)可对物理实体(如集成电路，半导体存储器装置等)产生独特且随机密钥。PUF亦可用于对物理实体(如集成电路，半导体存储器装置等)产生芯片标识符(ID)(每个芯片都有自己的ID)，以当成硬件固有安全(hardware intrinsic security，HIS)技术的解决方案。PUF可对高安全性要求应用(如便携设备和嵌入式装置)产生密钥，以期达成低位错误率(low bit error rate)与高独特性(high uniqueness)。
大部份PUF乃是利用不同晶体管之间的临界电压差异来产生芯片ID，例如SRAMPUF或浮接栅存储器PUF。近来已发展出可变电阻式存储器(Resistive random-accessmemory，ReRAM)PUF，其利用电阻差异来产生芯片ID。然而，当处在高温下时，大部份的PUF的位错误率仍高。
期望的是，提供一种半导体存储器装置、芯片ID产生方法与其制造方法，其能提高物理不可复制函数的随机性(randomness)，且即便在高温下，位错误率仍可被有效降低。
发明内容
本案一实施例公开一种半导体存储器装置，包括：多个可编程电阻式存储器单元；以及一控制器，耦接至这些可编程电阻式存储器单元。该控制器：施加一形成脉冲到这些可编程电阻式存储器单元的一第一群组与一第二群组，这些可编程电阻式存储器单元的该第一群组从一初始电阻范围变成一中间电阻范围，以及，这些可编程电阻式存储器单元的该第二群组落在该中间电阻范围之外；根据这些可编程电阻式存储器单元的该第一群组决定一形成比例；当该形成比例低于一第一形成临界比例时，调整该形成脉冲，直到该形成比例高于该第一形成临界比例；当该形成比例高于该第一形成临界比例但低于一第二形成临界比例时，调整该形成脉冲，直到该形成比例高于该第二形成临界比例；施加一编程脉冲到这些可编程电阻式存储器单元的该第一群组和该第二群组，引发该第一群组从该中间电阻范围变化到一第一最终电阻范围，以及，引发这些可编程电阻式存储器单元的该第二群组落在一第二最终电阻范围中，该第二最终电阻范围与该第一最终电阻范围不重叠；以及根据这些可编程电阻式存储器单元的该第一群组和该第二群组，产生该半导体存储器装置的一芯片标识符。
本案另一实施例公开一种半导体存储器装置的芯片标识符产生方法，该半导体存储器装置包括多个可编程电阻式存储器单元，该芯片标识符产生方法包括：施加一形成脉冲到这些可编程电阻式存储器单元的一第一群组与一第二群组，这些可编程电阻式存储器单元的该第一群组从一初始电阻范围变成一中间电阻范围，以及，这些可编程电阻式存储器单元的该第二群组的电阻落在该中间电阻范围之外；根据这些可编程电阻式存储器单元的该第一群组决定一形成比例；当该形成比例低于一第一形成临界比例时，调整该形成脉冲，直到该形成比例高于该第一形成临界比例；当该形成比例高于该第一形成临界比例但低于一第二形成临界比例时，调整该形成脉冲，直到该形成比例高于该第二形成临界比例；施加一编程脉冲到这些可编程电阻式存储器单元的该第一群组和该第二群组，引发该第一群组从该中间电阻范围变化到一第一最终电阻范围，以及，引发这些可编程电阻式存储器单元的该第二群组的电阻落在一第二最终电阻范围中，该第二最终电阻范围与该第一最终电阻范围不重叠；以及根据这些可编程电阻式存储器单元的该第一群组和该第二群组，产生该半导体存储器装置的该芯片标识符。
本案又一实施例公开一种半导体存储器装置的制造方法，包括：形成多个可编程电阻式存储器单元在该半导体存储器装置上；连接该半导体存储器装置至一系统，该系统是配置成用以施加一物理不可复制函数到该半导体存储器装置的这些可编程电阻式存储器单元；以及使用该系统，以从这些可编程电阻式存储器单元产生一芯片标识符。该系统：施加一形成脉冲到这些可编程电阻式存储器单元的一第一群组与一第二群组，这些可编程电阻式存储器单元的该第一群组从一初始电阻范围变成一中间电阻范围，以及，这些可编程电阻式存储器单元的该第二群组落在该中间电阻范围之外；根据这些可编程电阻式存储器单元的该第一群组决定一形成比例；当该形成比例低于一第一形成临界比例时，调整该形成脉冲，直到该形成比例高于该第一形成临界比例；当该形成比例高于该第一形成临界比例但低于一第二形成临界比例时，调整该形成脉冲，直到该形成比例高于该第二形成临界比例；施加一编程脉冲到这些可编程电阻式存储器单元的该第一群组和该第二群组，引发该第一群组从该中间电阻范围变化到一第一最终电阻范围，以及，引发这些可编程电阻式存储器单元的该第二群组落在一第二最终电阻范围中，该第二最终电阻范围与该第一最终电阻范围不重叠；以及根据这些可编程电阻式存储器单元的该第一群组和该第二群组，产生该半导体存储器装置的该芯片标识符。
为了对本发明的上述及其他方面有更好的了解，下文特举实施例，并配合所附附图详细说明如下：
附图说明
图1是根据本案实施例的半导体存储器装置的简化方块图。
图2绘示对半导体存储器装置执行一物理不可复制函数(PUF)的系统的一例。
图3显示根据本案实施例的产生芯片ID的示例流程图。
图4显示根据本案一实施例的形成成功率、形成脉冲电平与形成脉冲脉冲数量之间的关系图。
图5A和图5B绘示在本案实施例中，施加形成脉冲与编程脉冲所得到的多个电阻范围。
图6A、6B、和6C绘示存储器单元在PUF处理程序的不同阶段的电阻机率图。
图7A、7B、和7C绘示本案实施例中，施加形成脉冲与编程脉冲的示例结果。
【符号说明】
100：半导体存储器装置
110：任务函数电路
111、116、122、131、141：总线
115：访问控制
120：输入/输出接口
125：安全逻辑
130：存储器阵列
140：控制器
210：PUF执行系统
220：PUF逻辑和驱动器
230：装置处置器/针测器
310-370：步骤
510A-540B：范围
610、620、630、640、650：范围
625、645：读取限度
605：电阻临界值
具体实施方式
本案实施例的详细叙述参照所附附图。应理解的是，其并非将技术限制在所公开的结构性实施例和方法，而且，可以使用其他特征、元件、方法和实施例来实行本案所公开的技术。本案实施例用于描述本技术，而非限制权利要求书。本领域技术人员将可从本案说明书中认识到本案尚包括其他可能实施例。不同实施例中的相似元件可以以类似的元件符号标示。
图1是根据本案实施例的半导体存储器装置100的简化方块图。半导体存储器装置100具有使用可编程电阻式存储器单元所形成的存储器阵列，本案实施例使用PUF编程以创造和存储独特数据集(data set)，该独特数据集能够例如作为独特的芯片ID、用于认证或加密协议的密钥、或其他类型的秘密或独特数据值。
半导体存储器装置100包括多个可编程可变电阻式存储器单元和一控制器，控制器可执行PUF，以在这些可编程可变电阻式存储器单元中存储数据集。
半导体存储器装置100包含任务函数电路(mission function circuit)110，访问控制115、输入/输出接口120、安全逻辑125、PUF编程存储器阵列130与PUF编程控制器140。半导体存储器装置100更包括总线111、116、122、131与141。
任务函数电路110例如包括特殊用途逻辑(或称为特定应用集成电路逻辑)、数据处理器资源(例如用在微处理器和数字信号处理器)、大型存储器(例如闪存、动态随机存取存储器(DRAM)、可编程电阻式存储器)、以及其他已知不同类型电路的组合。
输入/输出接口120包括无线端口及/或有线端口，以当成其他装置与半导体存储器装置100之间的输入/输出接口。
访问控制115设置在输入/输出接口120与任务函数电路110之间。访问控制115通过总线116耦接到输入/输出接口120，并通过总线111耦接到任务函数电路110。访问控制115可允许或禁止任务函数电路110和输入/输出接口120之间的通讯。
在访问控制115的支持下，安全逻辑125设置在半导体存储器装置100之中。安全逻辑125耦接到PUF编程存储器阵列130。当PUF执行之后，安全逻辑125可存储独特数据集至PUF编程存储器阵列130。当需要时，安全逻辑125可通过PUF编程控制器140与总线131而从PUF编程存储器阵列130存取该独特数据集，并由通过总线122而送至访问控制115。
PUF编程存储器阵列130包括可编程电阻式存储器单元，可编程电阻式存储器单元包括一可编程元件，可编程元件的电阻是可编程的。可编程元件包括一金属氧化物，例如钨氧化物(WOx)、铪氧化物(HfOx)、钛氧化物(TiOx)、钽氧化物(TaOx)、钛氮氧化物(TiNO)、镍氧化物(NiOx)、镱氧化物(YbOx)、铝氧化物(AlOx)、铌氧化物(NbOx)、锌氧化物(ZnOx)、铜氧化物(CuOx)、钒氧化物(VOx)、钼氧化物(MoOx)、钌氧化物(RuOx)、铜硅氧化物(CuSiOx)、银锆氧化物(AgZrO)、铝镍氧化物(AlNiO)、铝钛氧化物(AlTiO)、钆氧化物(GdOx)、镓氧化物(GaOx)、锆氧化物(ZrOx)、铬掺杂SrZrO3、铬掺杂SrTiO3、PCMO、或LaCaMnO等等。在其他可能实施例中，存储器单元的可编程元件可以半导体氧化物，例如硅氧化物(SiOx)。以一实施例中，可编程电阻式存储器单元例如由可编程可变电阻式存储器(Resistive random-access memory，ReRAM)单元所实施，但本案并不受限于此。
在本案实施例，PUF编程控制器140例如但不受限于，可由状态机(state machine)所实施。PUF编程控制器140可控制所施加的偏压电压，以进行PUF程序，或者从PUF编程存储器阵列130中存取PUF，或者从PUF编程存储器阵列130存取所存储的数据。PUF编程控制器140可使用本发明所属技术领域所知的特殊用途逻辑电路来实施。在本案其他可能实施例中，PUF编程控制器140包括一般用途处理器，可执行计算机程序以控制半导体存储器装置100的操作。或者是，在本案其他可能实施例中，特殊用途逻辑电路和一般用途处理器的组合可用于实施PUF编程控制器140。
PUF编程控制器140可施加形成脉冲到PUF编程存储器阵列130中的一部份或所有的可编程电阻式存储器单元。形成脉冲具有一形成脉冲电平。在本案实施例中，在施加形成脉冲后，PUF编程存储器阵列130中的这些可编程电阻式存储器单元的第一群组的电阻从初始电阻范围变化到中间电阻范围，而可编程电阻式存储器单元的第二群组的电阻落在该中间电阻范围之外。
PUF编程控制器140是配置成用以施加编程脉冲到可编程电阻式存储器单元的第一群组和第二群组。编程脉冲具有编程脉冲电平，该编程脉冲电平的特色在于，在施加该编程脉冲之后，第一群组的电阻从该中间电阻范围变化到第一最终电阻范围，而且，可编程电阻式存储器单元的第二群组的电阻可维持在接近初始电阻范围，或者是，第二群组的电阻可落在第二最终电阻范围内，该第二最终电阻范围与该第一最终电阻范围不重叠。通过施加编程脉冲，可使得第一群组中的存储器单元与第二群组中的存储器单元之间的感测限度增加。
PUF编程控制器140可调整所施加的形成脉冲，以提高这些可编程电阻式存储器单元所对应的PUF的随机性与提高芯片ID的安全性。
PUF编程控制器140可经由安全逻辑(例如图1中的125)施加一读取电压来感测PUF编程存储器阵列130中的全部或部分的存储器单元。第一最终电阻范围与第二最终电阻范围之间相差了读取限度，该读取限度大于初始电阻范围与中间电阻范围之间的限度。
在本案一实施例中，如图2所示，PUF执行系统210耦接至半导体存储器装置100。PUF执行系统210用于控制半导体存储器装置100上的PUF的执行。举例来说，PUF执行系统210可运作半导体存储器装置100的PUF编程控制器(例如图1中的140)，以进行形成脉冲(forming pulse)施加操作、编程脉冲(programming pulse)施加操作、和找出形成脉冲电平(forming pulse level)的操作。PUF执行系统210可将形成脉冲电平传送到半导体存储器装置100，该形成脉冲电平可用在施加形成脉冲。在另一实施例中，半导体存储器装置100的PUF编程控制器140包含：形成脉冲施加逻辑(电路)、编程脉冲施加逻辑(电路)、以及形成脉冲电平决定逻辑(电路)。
用于在半导体存储器装置100上执行PUF的PUF执行系统可包含多个装置测试器、多个装置针测器(prober)、多个装置处置器(device handles)、和多个接口测试配接器(interface test adapter)。装置测试器可与装置针测器(device prober)交互作用，以测试集成电路芯片。装置测试器也可与装置处置器交互作用，以测试封装后的集成电路。如图2所示，PUF执行系统包含：PUF逻辑和驱动器220与装置处置器/针测器230。受到PUF逻辑和驱动器220测试/驱动的装置(例如，图1的半导体存储器装置100)可耦接到装置处置器/针测器230。
可编程电阻式存储器单元包括可编程电阻式存储元件。在一实施例中，可编程电阻式存储元件的特色在于，可编程电阻式存储元件的初始电阻落于高电阻范围中，中间电阻范围低于该高电阻范围，第一最终电阻范围低于中间电阻范围，第二最终电阻范围高于第一最终电阻范围。
在另一实施例中，可编程电阻式存储元件的特色在于，可编程电阻式存储元件初始电阻落于低电阻范围中，其中所述中间电阻范围高于该低电阻范围，第一最终电阻范围高于中间电阻范围，第二最终电阻范围低于第一最终电阻范围。
在本案实施例中，在施加形成脉冲到半导体存储器装置100的PUF编程存储器阵列130的这些可编程电阻式存储器单元的一部份或全部后，可使得这些可编程电阻式存储器单元的第一群组的电阻从初始电阻范围变化到中间电阻范围，这些可编程电阻式存储器单元的第二群组的电阻则落在该中间范围之外。举例来说，对于基于WOx(钨氧化物)的可编程电阻式存储器单元而言，其初始电阻范围介于约2700kΩ(千欧姆)与3000kΩ之间，属于高电阻范围，其中间电阻范围例如介于约100kΩ与400kΩ之间。
之后，施加编程脉冲到这些可编程电阻式存储器单元的第一群组和第二群组，以增加第一群组中的存储器单元与第二群组中的存储器单元之间的读取限度(readmargin)。编程脉冲具有一编程脉冲电平，该编程脉冲电平的特色在于，可使得第一群组的电阻从中间电阻范围变化到第一最终电阻范围；以及，可使得可编程电阻式存储器单元的第二群组中的存储器单元的电阻可维持在于远大于第一最终电阻范围的一电阻范围中，例如，可使得这些可编程电阻式存储器单元的第二群组中的存储器单元的电阻接近于初始电阻范围(该初始电阻范围远大于第一最终电阻范围)。或者是，在施加编程脉冲后，可使得这些可编程电阻式存储器单元的第二群组中的存储器单元的电阻落于第二最终电阻范围内，该第二最终电阻范围与该第一最终电阻范围不重叠，且该第二最终电阻范围远高于该第一最终电阻范围。通过施加编程脉冲，可使得第一群组中的存储器单元与第二群组中的存储器单元之间的感测限度增加。
图3显示根据本案实施例的产生芯片ID的示例流程图。在步骤310，施加形成脉冲到这些可编程电阻式存储器单元的一部份或全部，以及对于被施加形成脉冲的这些可编程电阻式存储器单元，决定这些可编程电阻式存储器单元的形成比例。形成比例定义为：「形成成功的可编程电阻式存储器单元的数量(亦即第一群组的数量)」占「被施加形成脉冲的这些可编程电阻式存储器单元的数量(第一群组与第二群组的数量总和)」的比例。例如但不受限于，「形成成功的可编程电阻式存储器单元」代表，当施加形成脉冲后，可编程电阻式存储器单元的电阻从初始电阻范围变成落于中间电阻范围中。也就是说，举例来说，如果有64颗可编程电阻式存储器单元被施加形成脉冲，其中的16颗可编程电阻式存储器单元的电阻从初始电阻范围变成落于中间电阻范围(亦即16颗可编程电阻式存储器单元属于第一群组)且有64-16＝48颗的可编程电阻式存储器单元的电阻落在该中间电阻范围之外(亦即有48颗可编程电阻式存储器单元属于第二群组)，则形成比例为16/64＝25％。换句话说，形成比例有关于第一群组的一数量，以及第一群组与第二群组的数量总和的一比例。
在步骤320，决定该形成比例是否大于第一形成临界比例(例如但不受限于，35％到45％)。如果步骤320为否，则流程接至步骤330，调整形成脉冲。在本案实施例中，步骤330的调整形成脉冲的方式细节将在底下说明。步骤330可以被重复，直到该形成比例大于第一形成临界比例为止。
当该形成比例大于第一形成临界比例时，流程接至步骤340，决定该形成比例是否大于第二形成临界比例(例如但不受限于，48％到52％)。
如果步骤340为否，则流程接至步骤350，调整形成脉冲。在本案实施例中，步骤350的调整形成脉冲的细节将在底下说明。步骤350可以被重复，直到该形成比例大于第二形成临界比例为止。
步骤310、320、330、340、和350能够由图1的半导体存储器装置100的PUF编程控制器140所执行。
当该形成比例大于第二形成临界比例时，执行步骤360，对该半导体存储器装置100的PUF编程存储器阵列130的全部这些可编程电阻式存储器单元进行编程操作。当在进行编程操作时，被形成成功的这些可编程电阻式存储器单元的电阻可能从中间电阻范围变成第一最终电阻范围，而未被形成成功的这些可编程电阻式存储器单元的电阻可能从初始电阻范围变成第二最终电阻范围，或者是未被形成成功的这些可编程电阻式存储器单元的电阻可能保持在接近于初始电阻范围。
在步骤370中，产生芯片ID，其细节将在底下描述。
现将说明步骤330与350的细节。在步骤330中，当该形成比例小于第一形成临界比例时，增加形成脉冲的电平，及/或，增宽形成脉冲的脉冲宽度。亦即，步骤330可称为粗调整步骤。
在步骤350中，当该形成比例大于第一形成临界比例但该形成比例小于第二形成临界比例时，小幅增加形成脉冲的电平(步骤350的电平增加幅度小于步骤330的电平增加幅度)，及/或，小幅增宽形成脉冲的脉冲宽度(步骤350的形成脉冲脉冲宽度增加幅度小于步骤330的形成脉冲脉冲宽度增加幅度)，及/或，维持形成脉冲的电平不变，及/或，维持形成脉冲的脉冲宽度不变。亦即，步骤350可称为细调整步骤。
图4显示根据本案一实施例的形成成功率、形成脉冲电平与形成脉冲脉冲数量之间的关系图，其中，字线电压例如为4V，而形成脉冲脉冲宽度例如为3μs，其并非用于限制本案。如图4所示，当形成成功率尚未到达第一形成临界比例(在此以38％为例做说明，但本案不受限于此)时，逐渐增加形成脉冲电平(但形成脉冲脉冲数量则维持在1)至3.9V。接着，当形成脉冲电平被增加到4.0V使得形成成功率超过第一形成临界比例时，形成脉冲电平被维持但增加形成脉冲脉冲数量，直到该形成比例大于或趋近于第二形成临界比例为止。
在本案实施例中，当形成成功率尚未到达第一形成临界比例时，较大幅地增加形成脉冲的电平，及/或，增宽形成脉冲的脉冲宽度，可以使得该形成比例较快地增加至大于第一形成临界比例，如此可以缩短操作时间。
而当该形成比例已大于第一形成临界比例但仍小于第二形成临界比例时，则小幅增加形成脉冲的电平，及/或，小幅增宽形成脉冲的脉冲宽度，及/或，维持形成脉冲的电平不变，及/或，维持形成脉冲的脉冲宽度不变，如此可以使得该形成比例能更精准地趋近于第二形成临界比例。亦即，形成比例趋近于50％，以使得PUF具有高随机性或最大随机性。
图5A和图5B绘示在本案实施例中，施加形成脉冲与编程脉冲所得到的多个电阻范围。在施加形成脉冲之前，这些可编程电阻式存储器单元落于一初始电阻范围(例如范围510A与510B)。在形成脉冲施加到这些可编程电阻式存储器单元之后，这些可编程电阻式存储器单元的第一群组的电阻变化到中间电阻范围(例如范围520A与520B)，而这些可编程电阻式存储器单元的第二群组的电阻落在中间范围之外(例如范围530A与530B)。在施加编程脉冲后，第一群组的电阻从中间范围变化到第一最终电阻范围(例如范围540A与540B)，而第二群组的电阻则落于第二最终电阻范围(例如范围550A与550B)的电阻，第二最终电阻范围与第一最终电阻范围不重叠。
在如图5A所示的一实施例中，初始电阻范围(例如510A)是高电阻范围，中间电阻范围(例如520A)低于初始电阻范围，第一最终电阻范围(例如540A)低于中间电阻范围，第二最终电阻范围(例如550A)高于第一最终电阻范围。在此例中的编程脉冲称为设定脉冲(set pulse)。图5A的例子适合用于存储器单元具有高初始电阻，并在施加形成脉冲后，电阻降低到较低的中间电阻范围。
在如图5B所示的另一实施例中，初始电阻范围(例如510B)是低电阻范围，中间电阻范围(例如520B)高于初始电阻范围，第一最终电阻范围(例如540B)高于中间电阻范围，第二最终电阻范围(例如550B)低于第一最终电阻范围。图5B的编程脉冲称为重设脉冲(reset pulse)。图5B的例子适合用于存储器单元具有在一低电阻范围中的初始电阻，且在施加形成脉冲后，其电阻提高到较高的中间电阻范围。
图6A、6B、和6C绘示存储器单元在PUF处理程序的不同阶段的电阻机率图。图6A绘示施加形成脉冲之前，这些可编程电阻式存储器单元落在一初始电阻范围610，例如介于约2700kΩ与3000kΩ之间，其高于电阻临界值605。
图6B绘示施加形成脉冲后的结果。这些可编程电阻式存储器单元的第一群组的电阻从初始电阻范围610变成中间电阻范围620，中间电阻范围例如介于约100kΩ与400kΩ之间。而在施加该形成脉冲之后，这些可编程电阻式存储器单元的第二群组具有落在该中间电阻范围之外的电阻(例如范围630)。初始电阻范围与中间电阻范围由读取限度625所隔开。
图6C绘示施加编程脉冲之后的结果。在施加编程脉冲后，这些可编程电阻式存储器单元的第一群组的电阻从中间范围变化到第一最终电阻范围640，第一最终电阻范围例如介于约0kΩ与100kΩ之间。编程脉冲能够使得第一群组中的存储器单元与第二群组中的存储器单元之间的感测限度增加。在该编程脉冲之后，这些可编程电阻式存储器单元的第二群组可维持在接近初始电阻范围的电阻范围，或者是，这些可编程电阻式存储器单元的第二群组的电阻落于第二最终电阻范围650，第二最终电阻范围650与第一最终电阻范围640不重叠。第一最终电阻范围640与第二最终电阻范围650由读取限度645分离，其大于图6B所示的读取限度625。较大的读取限度645可以增加这些可编程电阻式存储器单元的第一群组和第二群组的可靠性。
图7A、7B、和7C绘示本案实施例中，施加形成脉冲与编程脉冲的示例结果。在图7A的例子中，存储器单元的电阻在大于3MΩ(百万欧姆)的一初始电阻范围。在图7B的例子中，在施加形成脉冲之后，第一群组变化到中间电阻范围，或者处在形成状态。在图7C的例子中，在施加编程/设定脉冲之后，第一群组从中间电阻范围变化到低于50kΩ的第一最终电阻范围。
以图7C为例，当64颗可编程电阻式存储器单元被编程后，本案实施例可以得到芯片ID。当芯片ID以二进制表示时，此二进制芯片ID例如为64位Cxy＝[C11，C12...，C18，C21，...C28，...C31，...C38，...C88]＝[11110011...01100011]，x与y代表此单元Cxy在图7A-7C中的X与Y坐标(x＝1-8，y＝1-8)，当然，本案并不受限于此。在本案其他可能实施例中，可将二进制芯片ID更编码成16进位芯片ID。例如，图7C的例子，可将二进制芯片ID编码成16进位芯片ID：“F345CE1C6B49029C”。当然，本案并不受限于此，本案其他可能实施例也可利用其他不同编码方式，来得到芯片ID。
本技术能够实施在半导体存储器装置中，其中，这些存储器单元具有高初始电阻并在施加形成脉冲后，电阻变成较低的中间电阻范围，包含过渡金属氧化物装置(基于WOx的可编程电阻式存储器、基于五氧化二钽(Ta2O5)的可编程电阻式存储器、基于二氧化铪(HfO2)的可编程电阻式存储器、基于钛氧氮化物(TiON)的可编程电阻式存储器、基于TiOx的可编程电阻式存储器)等。
另外，本技术能够实施在半导体存储器装置中，其中，这些存储器单元具有低初始电阻并在施加形成脉冲后，电阻变成较高的中间电阻范围，例如WOx可编程电阻式存储器等。
另外，本案一实施例公开一种半导体存储器装置的制造方法，包括：形成多个可编程电阻式存储器单元在该半导体存储器装置(如图1的半导体存储器装置100)上；连接该半导体存储器装置至一系统(如图2的PUF执行系统200)，该系统是配置成用以施加一物理不可复制函数到该半导体存储器装置的这些可编程电阻式存储器单元；以及使用该系统，以从这些可编程电阻式存储器单元产生一芯片标识符。该系统：施加一形成脉冲到这些可编程电阻式存储器单元的一第一群组与一第二群组，这些可编程电阻式存储器单元的该第一群组从一初始电阻范围变成一中间电阻范围，以及，这些可编程电阻式存储器单元的该第二群组落在该中间电阻范围之外；根据这些可编程电阻式存储器单元的该第一群组决定一形成比例；当该形成比例低于一第一形成临界比例时，调整该形成脉冲，直到该形成比例高于该第一形成临界比例；当该形成比例高于该第一形成临界比例但低于一第二形成临界比例时，调整该形成脉冲，直到该形成比例高于该第二形成临界比例；施加一编程脉冲到这些可编程电阻式存储器单元的该第一群组和该第二群组，引发该第一群组从该中间电阻范围变化到一第一最终电阻范围，以及，引发这些可编程电阻式存储器单元的该第二群组落在一第二最终电阻范围中，该第二最终电阻范围与该第一最终电阻范围不重叠；以及根据这些可编程电阻式存储器单元的该第一群组和该第二群组，产生该半导体存储器装置的该芯片标识符。
本案上述实施例的优点在于，由于可以较为精准地控制PUF达到高随机性或最大随机性，半导体存储器装置的芯片ID的安全性更为提高。
虽然本技术通过上述实施例和详细例子来公开，但可以理解这些例子是用于描述而非限制目的。可以预期的是，本领域技术人员在不脱离本技术的精神和权利要求书范围内，合理地进行调整和组合。

Claims (10)

1.一种半导体存储器装置，其特征在于，包括：
多个可编程电阻式存储器单元；以及
一控制器，耦接至这些可编程电阻式存储器单元，该控制器：
施加一形成脉冲到这些可编程电阻式存储器单元的一第一群组与一第二群组，这些可编程电阻式存储器单元的该第一群组从一初始电阻范围变成一中间电阻范围，以及，这些可编程电阻式存储器单元的该第二群组落在该中间电阻范围之外；
根据这些可编程电阻式存储器单元的该第一群组决定一形成比例；
当该形成比例低于一第一形成临界比例时，调整该形成脉冲，直到该形成比例高于该第一形成临界比例；
当该形成比例高于该第一形成临界比例但低于一第二形成临界比例时，调整该形成脉冲，直到该形成比例高于该第二形成临界比例；
施加一编程脉冲到这些可编程电阻式存储器单元的该第一群组和该第二群组，引发该第一群组从该中间电阻范围变化到一第一最终电阻范围，以及，引发这些可编程电阻式存储器单元的该第二群组落在一第二最终电阻范围中，该第二最终电阻范围与该第一最终电阻范围不重叠；以及
根据这些可编程电阻式存储器单元的该第一群组和该第二群组，产生该半导体存储器装置的一芯片标识符。
2.根据权利要求1所述的半导体存储器装置，其特征在于，
该第一最终电阻范围和该第二最终电阻范围由一读取限度所隔开，该读取限度大于该初始电阻范围与该中间电阻范围之间的一限度；以及
该形成比例有关于该第一群组的一数量，以及该第一群组与该第二群组的一数量总和的一比例。
3.根据权利要求1所述的半导体存储器装置，其特征在于，这些可编程电阻式存储器单元包括多个可编程电阻式存储元件，这些可编程电阻式存储元件的一初始电阻高于该中间电阻范围，该第一最终电阻范围低于该中间电阻范围，该第二最终电阻范围高于该第一最终电阻范围。
4.根据权利要求1所述的半导体存储器装置，其特征在于，这些可编程电阻式存储器单元包括多个可编程电阻式存储元件，这些可编程电阻式存储元件的一初始电阻低于该中间电阻范围，该第一最终电阻范围高于该中间电阻范围，该第二最终电阻范围低于该第一最终电阻范围。
5.根据权利要求1所述的半导体存储器装置，其特征在于，
当该形成比例低于该第一形成临界比例时，该控制器增加该形成脉冲的一电平，及/或，增宽该形成脉冲的一脉冲宽度；以及
当该形成比例高于该第一形成临界比例但低于该第二形成临界比例时，该控制器增加该形成脉冲的该电平，或，增宽该形成脉冲的该脉冲宽度，或，维持该形成脉冲的该电平，或，维持该形成脉冲的该脉冲宽度。
6.一种半导体存储器装置的芯片标识符产生方法，其特征在于，该半导体存储器装置包括多个可编程电阻式存储器单元，该芯片标识符产生方法包括：
施加一形成脉冲到这些可编程电阻式存储器单元的一第一群组与一第二群组，这些可编程电阻式存储器单元的该第一群组从一初始电阻范围变成一中间电阻范围，以及，这些可编程电阻式存储器单元的该第二群组的电阻落在该中间电阻范围之外；
根据这些可编程电阻式存储器单元的该第一群组决定一形成比例；
当该形成比例低于一第一形成临界比例时，调整该形成脉冲，直到该形成比例高于该第一形成临界比例；
当该形成比例高于该第一形成临界比例但低于一第二形成临界比例时，调整该形成脉冲，直到该形成比例高于该第二形成临界比例；
施加一编程脉冲到这些可编程电阻式存储器单元的该第一群组和该第二群组，引发该第一群组从该中间电阻范围变化到一第一最终电阻范围，以及，引发这些可编程电阻式存储器单元的该第二群组的电阻落在一第二最终电阻范围中，该第二最终电阻范围与该第一最终电阻范围不重叠；以及
根据这些可编程电阻式存储器单元的该第一群组和该第二群组，产生该半导体存储器装置的该芯片标识符。
7.根据权利要求6所述的芯片标识符产生方法，其特征在于，
该第一最终电阻范围和该第二最终电阻范围由一读取限度所隔开，该读取限度大于该初始电阻范围与该中间电阻范围之间的一限度；
该形成比例有关于该第一群组的一数量，以及该第一群组与该第二群组的一数量总和的一比例；
当该形成比例低于该第一形成临界比例时，该控制器增加该形成脉冲的一电平，及/或，增宽该形成脉冲的一脉冲宽度；以及
当该形成比例高于该第一形成临界比例但低于该第二形成临界比例时，该控制器增加该形成脉冲的该电平，或，增宽该形成脉冲的该脉冲宽度，或，维持该形成脉冲的该电平，或，维持该形成脉冲的该脉冲宽度。
8.根据权利要求6所述的芯片标识符产生方法，其特征在于，这些可编程电阻式存储器单元包括多个可编程电阻式存储元件，这些可编程电阻式存储元件的一初始电阻高于该中间电阻范围，该第一最终电阻范围低于该中间电阻范围，该第二最终电阻范围高于该第一最终电阻范围。
9.根据权利要求6所述的芯片标识符产生方法，其特征在于，这些可编程电阻式存储器单元包括多个可编程电阻式存储元件，这些可编程电阻式存储元件的一初始电阻低于该中间电阻范围，该第一最终电阻范围高于该中间电阻范围，该第二最终电阻范围低于该第一最终电阻范围。
10.一种半导体存储器装置的制造方法，其特征在于，包括：
形成多个可编程电阻式存储器单元在该半导体存储器装置上；
连接该半导体存储器装置至一系统，该系统是配置成用以施加一物理不可复制函数到该半导体存储器装置的这些可编程电阻式存储器单元；以及
使用该系统，以从这些可编程电阻式存储器单元产生一芯片标识符，该系统：
施加一形成脉冲到这些可编程电阻式存储器单元的一第一群组与一第二群组，这些可编程电阻式存储器单元的该第一群组从一初始电阻范围变成一中间电阻范围，以及，这些可编程电阻式存储器单元的该第二群组落在该中间电阻范围之外；
根据这些可编程电阻式存储器单元的该第一群组决定一形成比例；
当该形成比例低于一第一形成临界比例时，调整该形成脉冲，直到该形成比例高于该第一形成临界比例；
当该形成比例高于该第一形成临界比例但低于一第二形成临界比例时，调整该形成脉冲，直到该形成比例高于该第二形成临界比例；
施加一编程脉冲到这些可编程电阻式存储器单元的该第一群组和该第二群组，引发该第一群组从该中间电阻范围变化到一第一最终电阻范围，以及，引发这些可编程电阻式存储器单元的该第二群组落在一第二最终电阻范围中，该第二最终电阻范围与该第一最终电阻范围不重叠；以及
根据这些可编程电阻式存储器单元的该第一群组和该第二群组，产生该半导体存储器装置的该芯片标识符。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112165384B (zh) * 2020-10-15 2022-04-01 清华大学 数据加密方法和解密方法及数据加密装置和解密装置
US20220385485A1 (en) * 2021-06-01 2022-12-01 Micron Technology, Inc. Identity theft protection with no password access

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103299576A (zh) * 2011-01-13 2013-09-11 三菱电机株式会社 比特生成装置以及比特生成方法
CN103312504A (zh) * 2012-03-16 2013-09-18 英飞凌科技股份有限公司 用于在进行预校正的前提下重构比特串的装置和方法
KR101566949B1 (ko) * 2014-06-30 2015-11-13 한국전자통신연구원 가변구조형 ｐｕｆ 장치 및 그의 동작 방법
CN105632543A (zh) * 2014-11-21 2016-06-01 松下知识产权经营株式会社 具有防篡改性的非易失性存储装置及集成电路卡

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7812404B2 (en) * 2005-05-09 2010-10-12 Sandisk 3D Llc Nonvolatile memory cell comprising a diode and a resistance-switching material
US8610454B2 (en) * 2010-01-12 2013-12-17 Stc.Unm System and methods for generating unclonable security keys in integrated circuits
US9001554B2 (en) * 2013-01-10 2015-04-07 Intermolecular, Inc. Resistive random access memory cell having three or more resistive states
US9336876B1 (en) * 2013-03-15 2016-05-10 Crossbar, Inc. Soak time programming for two-terminal memory
US8995169B1 (en) * 2013-09-12 2015-03-31 Sandisk 3D Llc Method of operating FET low current 3D Re-RAM
CN103558495B (zh) * 2013-11-11 2016-03-23 成都曙创科技有限公司 一种多通道线路通断检测装置
DE102014206943A1 (de) * 2014-04-10 2015-10-15 Siemens Aktiengesellschaft Schlüsselerzeugungsvorrichtung und Verfahren zum Erzeugen eines Schlüssels
KR102140786B1 (ko) * 2014-06-27 2020-08-03 삼성전자주식회사 저항성 메모리 장치 및 상기 저항성 메모리 장치의 동작 방법
CN104699656B (zh) * 2015-03-19 2017-10-03 东南大学 一种基于fpga的微处理器puf实现系统及其方法
CN105932996B (zh) * 2016-04-18 2018-09-18 宁波大学 一种电阻分压型dac-puf电路

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103299576A (zh) * 2011-01-13 2013-09-11 三菱电机株式会社 比特生成装置以及比特生成方法
CN103312504A (zh) * 2012-03-16 2013-09-18 英飞凌科技股份有限公司 用于在进行预校正的前提下重构比特串的装置和方法
KR101566949B1 (ko) * 2014-06-30 2015-11-13 한국전자통신연구원 가변구조형 ｐｕｆ 장치 및 그의 동작 방법
CN105632543A (zh) * 2014-11-21 2016-06-01 松下知识产权经营株式会社 具有防篡改性的非易失性存储装置及集成电路卡

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