CN110612572A - 针对相关电子开关元件的位线感测 - Google Patents

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Abstract

本技术总体涉及相关电子开关元件，并且更具体地，可以涉及感测相关电子开关元件的阻抗状态。

Description

针对相关电子开关元件的位线感测
技术领域
本技术总体涉及相关电子开关元件，并且更具体地，可以涉及感测相关电子开关元件的阻抗状态。
背景技术
可以在各种电子设备中的各种电子电路类型中找到诸如电子开关器件之类的集成电路器件。例如，存储器、逻辑、模拟和/或其他电子电路类型可以包含可在计算机、数码相机、蜂窝电话、平板设备、个人数字助理等中使用的电子开关。在考虑针对任何特定应用的适用性时，设计者可能感兴趣的与(可包含在存储器、逻辑、模拟和/或其他电子电路类型中的)电子开关器件有关的因素可包括例如物理尺寸、存储密度、工作电压、阻抗范围和/或功耗。设计者可能感兴趣的其他示例因素可包括例如制造成本、易于制造、可扩展性和/或可靠性。此外，似乎越来越需要呈现出较低功率、较低成本和/或较高性能的存储器、逻辑、模拟和/或其他电子电路类型。
附图说明
在说明书的结尾部分特别指出并明确要求保护了所要求保护的主题。然而，关于操作的组织和/或方法，连同其目的、特征和/或优势，通过参考下面的详细描述，如果与附图一起阅读，则可以最好地进行理解，在附图中：
图1a示出了根据实施例的包括相关电子材料的相关电子开关器件的示例实施例的框图；
图1b描绘了根据实施例的用于相关电子开关器件的示例符号的图示；
图2示出了根据实施例的相关电子开关器件的电流密度相对电压的示例曲线图；
图3是根据实施例的相关电子开关的等效电路的示意图；
图4描绘了根据实施例的用于感测一个或多个相关电子开关元件的阻抗状态的示例电路的示意性框图；
图5描绘了根据实施例的用于感测一个或多个相关电子开关元件的阻抗状态的示例电路的示意性框图；
图6是描绘根据实施例的用于感测一个或多个相关电子开关元件的阻抗状态的示例电路的示意图；
图7是描绘根据实施例的示例相关电子开关元件阻抗状态感测操作的简化时序图；
图8是描绘根据实施例的用于感测一个或多个相关电子开关元件的阻抗状态的示例电路的示意图；
图9描绘了根据实施例的描绘示例相关电子开关元件阻抗状态感测操作的简化时序图；以及
图10描绘了根据实施例的用于感测一个或多个相关电子开关元件的阻抗状态的示例过程的简化流程图。
具体实施方式
在下面的详细描述中参考形成其一部分的附图，其中，相同的标号可以始终指定相应和/或类似的相同部分。将理解，附图不一定是按比例绘制的，例如，为了说明的简单性和/或清楚性。例如，一些实施例的尺寸可能相对于其他实施例被夸大。此外，将理解，可以使用其他实施例。此外，可以做出结构和/或其他改变而不脱离所要求保护的主题。本说明书通篇对“所要求保护的主题”的引用是指旨在由一个或多个权利要求或其任何部分涵盖的主题，并且不一定旨在表示完整的权利要求集、权利要求集的特定组合(例如，方法权利要求、装置权利要求等)、或特定权利要求。还应注意，例如，诸如上、下、顶部、底部等之类的方向和/或参考可以用于促进对附图的讨论并且不旨在限制所要求保护的主题的应用。因此，下面的详细描述不被理解为限制所要求保护的主题和/或等同物。
本说明书通篇对一个实现方式、实现方式、一个实施例、实施例和/或类似项的引用意味着结合特定实现方式和/或实施例所描述的特定特征、结构、特性和/或类似项被包括在要求保护的主题的至少一个实现方式和/或实施例中。因此，这类短语例如在整个说明书中的各个地方的出现不一定旨在指代同一实现方式和/或实施例、或者任何一个特定实现方式和/或实施例。此外，应理解，所描述的特定特征、结构、特性和/或类似项能够以各种方式被组合在一个或多个实现方式和/或实施例中，并且因此在预期的权利要求范围内。通常，当然，如同专利申请的说明书的情况一样，这些问题和其他问题可能在特定使用上下文中发生变化。换句话说，在整个公开内容中，描述和/或使用的特定上下文提供了关于将被绘制的合理推论的有用指导；然而，同样地，“在该上下文中”通常没有进一步限定，指的是本公开的上下文。
本公开的特定实施例描述了在相关电子开关(CES)器件中采用相关电子材料(CEM)的示例实施例，例如，CEM可以用于形成相关电子随机存取存储器(CERAM)以在存储器和/或逻辑器件中可包括一个或多个CES元件，和/或例如可以用于任何数量的其他电路和/或器件类型中。例如，可用于构造CERAM器件和CES器件的相关电子材料还可以用于各种其他电子电路类型，例如，存储器控制器、存储器阵列、处理器、微控制器、滤波器电路、数据转换器、光学仪器、锁相环电路、微波和毫米波收发器等，但所要求保护的主题在这些方面的范围不受限制。在该上下文中，CES器件可以呈现基本上快速的导体到绝缘体转换，这可以通过电子相关而不是固态结构相变来实现，例如，响应于例如相变存储器件中的从晶态到非晶态的变化，或者在另一示例中，响应于在导电和电阻RAM器件中形成细丝(filament)。CES器件中的基本上快速的导体到绝缘体转换可以响应于量子力学现象，与熔化/凝固或细丝形成相反，例如，在相变和电阻RAM器件中。可以在若干实施例中的任何一个中理解例如CEM中的相对导电状态和相对绝缘状态之间、和/或在第一和第二阻抗状态之间的这种量子力学转换。如本文所使用的，术语“相对导电状态”、“相对较低阻抗状态”和/或“金属状态”可以是可互换的，和/或有时可以称为“相对导电/较低阻抗状态”。类似地，术语“相对绝缘状态”和“相对较高阻抗状态”在本文中可以互换使用，和/或有时可以称为“相对绝缘/较高阻抗状态”。
CEM在相对绝缘/较高阻抗状态和相对导电/较低阻抗状态之间的量子力学转换可以根据莫特(Mott)转换来理解，其中，相对导电/较低阻抗状态实质上不同于绝缘/较高阻抗状态。根据莫特转换，如果发生莫特转换条件，则材料可以从相对绝缘/较高阻抗状态切换到相对导电/较低阻抗状态。莫特标准可以由(nc)1/3a≈0.26定义，其中，nc表示电子的浓度，并且其中，“a”表示玻尔(Bohr)半径。如果达到临界载流子浓度从而使得满足莫特标准，则将发生莫特转换。响应于莫特转换发生，CES器件的状态从相对较高电阻/较高电容状态(例如，绝缘/较高阻抗状态)变为与较高电阻/较高电容状态实质上不同的相对较低电阻/较低电容状态(例如，导电/较低阻抗状态)。
莫特转换可以由电子的局部化来控制。若载流子(例如，电子)例如被局部化，则认为载流子之间的强库仑相互作用将CEM的能带分离以实现相对绝缘(相对较高阻抗)状态。若电子不再被局部化，则弱库仑相互作用可以占主导地位，这可能导致带分离的移除，进而可以实现与相对较高阻抗状态实质上不同的金属(导电)带(相对较低阻抗状态)。
此外，在实施例中，除了电阻变化之外，从相对绝缘/较高阻抗状态切换到实质上不同的相对导电/较低阻抗状态可能引起电容变化。例如，CEM可能呈现可变电阻以及可变电容的属性。换句话说，CEM的阻抗特性可能包括电阻和电容分量二者。例如，在金属状态下，CEM可以包括可能接近零的相对低电场，并因此可能呈现可同样接近零的实质低电容。
类似地，在相对绝缘/较高阻抗状态下(其可以由较高密度的束缚或相关电子实现)，外部电场能够穿透CEM，并因此CEM可能呈现至少部分地基于存储在CEM内的额外电荷的较高电容。因此，例如，至少在特定实施例中，CEM器件中从相对绝缘/较高阻抗状态到实质上不同的相对导电/较低阻抗状态的转换可能导致电阻和电容两者的变化。这种转换可能带来额外的可测量现象，并且要求保护的主题在这方面不受限制。
在实施例中，由CEM形成的器件可以呈现响应于包括器件的CEM的大部分体积中的莫特转换的阻抗状态的切换。在实施例中，CEM可以形成“块(bulk)切换”。如本文所使用的，术语“块切换”是指CEM的至少大部分体积例如响应于莫特转换而切换器件的阻抗状态。例如，在实施例中，器件的基本上全部的CEM可以响应于莫特转换而从相对绝缘/较高阻抗状态切换到相对导电/较阻抗状态、或从相对导电/较低阻抗状态切换到相对绝缘/较高阻抗状态。在实施例中，CEM可以包括一种或多种过渡金属、一种或多种过渡金属化合物、一种或多种过渡金属氧化物(TMO)、一种或多种包括稀土元素的氧化物、一种或多种周期表中的一种或多种f-块元素的氧化物、一种或多种稀土过渡金属氧化物(例如，钙钛矿、钇和/或镱)，但所要求保护的主题在这方面的范围不被限制。在实施例中CEM可以包括从包括下列项的组中选择的一种或多种材料：铝、镉、铬、钴、铜、金、铁、锰、汞、钼、镍、钯、铼、钌、银、锡、钛、钒、钇和锌(其可以与诸如氧之类的阳离子或其他类型的配体链接)或其组合，但所要求保护的主题在这方面的范围不受限制。
图1a示出了CES器件的示例实施例100，其包括夹在导电端子(例如，导电端子101和103)之间的诸如一种或多种材料102之类的CEM。在实施例中，诸如CES器件100之类的CES器件可以包括可变阻抗器器件。如本文所用的，术语“相关电子开关”和“可变阻抗器”可以互换。至少部分地通过在端子之间(例如，在导电端子101和103之间)施加临界电压和临界电流，CEM(例如，材料102)可以在上述相对导电/较低阻抗状态和相对绝缘/较高阻抗状态之间转换。如所提及的，作为所施加的临界电压和所施加的临界电流的结果，可变阻抗器器件(例如，CES器件100)中的CEM(例如，一种或多种材料102)可由于相关电子开关材料的量子机械转换而在第一阻抗状态和第二阻抗状态之间转换，如下面更详细描述的。此外，如上所述，可变阻抗器器件(例如，可变阻抗器器件100)可以表现出可变电阻和可变电容二者的特性。
图1b描绘了示例符号110，其可以例如在电路示意图中用于表示CES/可变阻抗器器件。示例符号110旨在提醒查看者CES/可变阻抗器器件(例如，CES器件100)的可变电阻和可变电容特性。示例符号110并不意图代表实际电路图，而仅是作为电路图符号。当然，要求保护的主题在这些方面的范围不受限制。
图2是示出根据实施例200的由CEM形成的器件的示例电压相对于电流密度分布的图示。至少部分地基于施加到CEM器件的端子的电压，例如，在“写入操作”期间，CEM器件可以被置于相对低阻抗状态或相对高阻抗状态。例如，施加电压Vset和电流密度Jset可以将CEM器件置于相对较低阻抗状态。相反，施加电压Vreset和电流密度Jreset可以将CEM器件置于相对较高阻抗状态。如图2所示，参考标号210示出了可以将Vset与Vreset分开的电压范围。在将CEM器件置于相对较高阻抗状态或相对较低阻抗状态之后，可以通过施加电压Vread(例如，在读取操作期间)并在CEM器件的终端处检测电流或电流密度来检测CEM器件的特定状态。
根据实施例，图2的CEM器件可以包括任何过渡金属氧化物(TMO)，例如，钙钛矿、莫特绝缘体、电荷交换绝缘体和安德森(Anderson)无序绝缘体。在特定实现方式中，CEM器件可以由开关材料形成，例如，氧化镍、氧化钴、氧化铁、氧化钇以及钙钛矿，例如，铬掺杂钛酸锶、钛酸镧，以及包括镨钙锰酸盐(praesydium calcium manganite)和镨镧锰酸盐(praesydium lanthanum manganite)的锰酸盐(manganite)系列，仅提供一些示例。具体地，包含具有不完全“d”和“f”轨道壳(orbital shell)的元素的氧化物可以表现出足够的阻抗切换属性以用于CEM器件。其他实现方式可以采用其他过渡金属化合物而不脱离所要求保护的主题。
图2的CES器件可以包括一般形式为AB:LX的材料(例如NiO:CO)，其中，AB表示过渡金属、过渡金属化合物、或过渡金属氧化物可变阻抗材料，并且Lx表示掺杂剂配体；但应理解，这些仅是示例性的，并且不旨在限制所要求保护的主题。特定实现方式也可以采用其他可变阻抗材料。氧化镍(NiO)被公开为一种特定TMO。本文讨论的NiO材料可以掺杂有外部配体Lx，其可以建立和/或稳定可变阻抗属性。在另一特定示例中，掺杂有外部配体的NiO可以被表示为NiO:Lx，其中，Lx是配体元素或化合物，并且x指示用于一个单位NiO的配体的单位数目。本领域技术人员可以简单地通过平衡化合价来确定任何特定配体以及配体与NiO或任何其他过渡金属化合物的任何特定组合的x值。具体地，本文公开的NiO可变阻抗材料可以包括形式为CaHbNdOf(其中，a≥1并且b、d和f≥0)的含碳分子，例如：羰基(CO)、氰基(CN-)、乙二胺(C2H8N2)、苯(1，10-菲咯啉)(C12H8N2)、联吡啶(C10H8N2)、乙二胺((C2H4(NH2)2)、吡啶(C5H5N)、乙腈(CH3CN)、以及氰基硫酸盐，例如，硫氰酸盐(NCS-)。
根据图2，如果施加足够的偏压(例如，超过能带分离电势)并且满足上述莫特条件(例如，注入的电子空穴具有与切换区域中的电子的群体相当的群体)，则CEM器件可以例如响应于莫特转换而从相对低阻抗状态切换到实质不同的阻抗状态，例如，相对高阻抗状态。这可对应于图2的电压相对电流密度分布的点208。在该点处或适当地在该点附近，电子不再被屏蔽并且变得局部化。该相关性可产生强电子到电子相互作用电势，其可操作来分离能带以形成相对高阻抗材料。如果CEM器件包括相对高阻抗状态，则可以通过电子空穴的传输生成电流。因此，如果跨CEM器件的端子施加阈值电压，则可以在金属-绝缘体-金属(MIM)器件的势垒上方将电子注入到MIM二极管中。如果注入了阈值电子电流并且跨端子施加阈值电势以将CEM器件置于“设置”状态，则电子的增加可屏蔽电子并移除电子的局部化，这可操作来使得能带分离电势崩溃，从而产生相对低阻抗状态。
根据实施例，CEM器件中的电流可以通过可至少部分地基于可在写入操作期间限制的所施加的外部电流而确定的外部施加的“符合性(compliance)”条件来控制，以将CEM器件置于相对低阻抗状态。在一些实施例中，该外部施加的符合性电流还设置了针对后续重置操作以将CEM器件置于相对高阻抗状态的电流密度的条件。如图2的特定实现方式所示，可以在点216处在写入操作期间施加的用于将CEM器件置于相对低阻抗状态的电流密度Jcomp可以确定用于在后续写入操作中将CEM器件置于高阻抗状态的符合性条件。如图2所示，CEM器件随后可以通过在点208处在电压Vreset下施加电流密度Jreset≥Jcomp而被置于高阻抗状态，其中Jcomp被外部地施加。
在实施例中，符合性可以在CEM器件中设置多个电子，这些电子可以被空穴“捕获”以用于莫特转换。换句话说，在写入操作中施加的用于将CEM器件置于相对低阻抗状态的电流可以确定要注入到CEM器件以用于随后将CEM器件转换为相对高阻抗状态的空穴的数目。
如上所述，在点208处，可以响应于莫特转换而发生重置条件。如上所述，这种莫特转换在CEM器件中可以实现其中电子浓度n约等于(或至少变得与之相当)电子空穴浓度p的条件。该条件可以根据表达式(1)建模如下：
在表达式(1)中，λTF对应于托马斯费米(Thomas Fermi)屏蔽长度，并且C是常数。
根据实施例，响应于来自跨CEM器件的端子施加的电压信号的空穴注入，可以存在图2所示的电压相对电流密度分布的区域204中的电流或电流密度。这里，当跨CEM器件的端子施加阈值电压VMI时，在电流IMI处，空穴注入可以满足低阻抗状态到高阻抗状态转换的莫特转换标准。这可以根据表达式(2)建模如下：
其中，Q(VMI)对应于所注入的电荷(空穴或电子)并且是所施加电压的函数。用于实现莫特转换的电子和/或空穴的注入可以在能带之间发生并且响应于阈值电压VMI和阈值电流IMI。通过由根据表达式(1)在表达式(2)中由IMI注入的空穴使得电子浓度n等于实现莫特转换的电荷浓度，这种阈值电压VMI对托马斯费米屏蔽长度λTF的依赖性可以根据表达式(3)建模如下：
其中，ACEM是CEM器件的横截面积；并且Jreset(VMI)可以表示在阈值电压VMI处施加于CEM器件的通过CEM器件的电流密度，其将CEM器件置于相对高阻抗状态。
图3描绘了根据实施例300的示例CEM开关器件的等效电路的示意图。如前所述，CEM器件，例如，相关电子开关(CES)、CES元件、CERAM阵列、和/或采用一种或多种相关电子材料的其他类型的器件，可以包括可变或复阻抗器件，其可以呈现可变电阻和可变电容两者的特性。换句话说，例如，CEM可变阻抗器件(例如，根据实施例300的器件)的阻抗特性可以至少部分地取决于器件的电阻和电容特性(若跨器件端子301和302测量)。在实施例中，用于可变阻抗器件的等效电路可以包括与可变电容器(例如，可变电容器320)并联的可变电阻器(例如，可变电阻器310)。当然，尽管可变电阻器310和可变电容器320在图3中被描绘为包括分立组件，但可变阻抗器件(例如，实施例300的器件)可以包括基本上同质的CEM，并且所要求保护的主题在这方面不受限制。
下面的表1描绘了示例可变阻抗器件(例如，实施例300的器件)的示例真值表。
电阻 电容 阻抗
R<sub>高</sub>(V<sub>施加</sub>) C<sub>高</sub>(V<sub>施加</sub>) Z<sub>高</sub>(V<sub>施加</sub>)
R<sub>低</sub>(V<sub>施加</sub>) C<sub>低</sub>(V<sub>施加</sub>)～0 Z<sub>低</sub>(V<sub>施加</sub>)
表1-相关电子开关真值表
在实施例中，表1示出了可变阻抗器件(例如，实施例300的器件)的电阻可以至少部分地根据跨CEM器件施加的电压而在低阻抗状态和实质上不同的高阻抗状态之间转换。在实施例中，在低阻抗状态呈现的阻抗可以比在高阻抗状态呈现的实质上不同的阻抗低约10至100000倍的范围。在其他实施例中，例如，在低阻抗状态呈现的阻抗可以比在高阻抗状态呈现的阻抗低约5至10倍的范围。然而，应注意，所要求保护的主题不限于高阻抗状态和低阻抗状态之间的任何特定阻抗比。真值表1示出了可变阻抗器件(例如，实施例300的器件)的电容可以在相对较低电容状态(在示例实施例中，其可以包括近似零(或非常小)的电容)和相对较高电容状态(其至少部分地根据跨CEM器件施加的电压)之间转换。
根据实施例，可以用于形成CES、CES元件、CERAM存储器设备、和/或包括一种或多种相关电子材料的各种其他电子设备的CEM器件可以被置于相对较低阻抗存储器状态，例如，通过例如经由注入足够量的电子以满足莫特转换标准而从相对较高阻抗状态进行转换。在将CEM器件转换到相对较低阻抗状态时，如果注入了足够的电子并且跨CEM器件的端子的电势克服了阈值开关电势(例如，Vset)，则注入的电子可开始屏蔽。如前所述，屏蔽可操作来非局部化双重占据电子以使得能带分离电势崩溃，从而产生相对较低阻抗状态。
如所提及的，可以在各种电子设备中的各种电子电路类型中找到诸如电子开关器件之类的集成电路器件。例如，存储器、逻辑、模拟和/或其他电子电路类型可以包含可在计算机、数码相机、蜂窝电话、平板设备、个人数字助理等中使用的电子开关。在考虑针对任何特定应用的适用性时，设计者可能感兴趣的与(例如，可包含在存储器、逻辑、模拟和/或其他电子电路类型中的)电子开关器件有关的因素可包括例如物理尺寸、存储密度、工作电压、阻抗范围和/或功耗。设计者可能感兴趣的其他示例因素可包括例如制造成本、易于制造、可扩展性和/或可靠性。此外，似乎越来越需要呈现出较低功率、较低成本和/或较高性能的存储器、逻辑、模拟和/或其他电子电路类型。
在实施例中，可能期望和/或有利的是将相关电子开关(CES)器件并入CES元件中，例如，在存储器阵列内。在实施例中，可以在可在CES元件内使用的CES器件内实现不同的阻抗状态以表示不同的逻辑值和/或参数。例如，在实施例中，被编程为相对较低阻抗状态的CES元件可以表示二进制“1”值，和/或被编程为相对较高阻抗状态的CES元件可以表示二进制“0”值，但所要求保护的主题在这方面的范围的不受限制。此外，在实施例中，例如，为了感测CES元件的阻抗状态，感测电路可以至少部分地通过检测经由一个或多个CES元件对预充电位线的进行放电的速率来生成指示CES元件的特定阻抗状态的输出信号，如下面更全面地解释的。
如上所述，在实施例中，可以在可为约0.6V的电压水平Vreset处至少部分地实现针对CEM器件的重置条件。为了避免在涉及CES元件的感测操作期间出现虚假的重置条件，可以将位线预充电到小于Vreset的电压水平。例如，在实施例中，位线可以被预充电至大约0.4V，而提供在位线预充电电压水平和Vreset之间的一定范围的电压。然而，0.4V的相对低位线预充电电压可能会给设计和/或实现相对更可靠和/或性能相对更好的执行感测电路带来挑战。在实施例中，可以在一个或多个CES元件和感测电路之间提供缓冲器，以允许感测电路在大于Vreset的电压下操作，并且允许CES器件元件被预充电至小于Vreset的电压水平，如下面更全面地解释的。
图4描绘了用于感测一个或多个CES元件(例如，一个或多个CES元件410)的阻抗状态的示例电路的实施例400的示意性框图。如本文所使用的，“元件”、“CES元件”等是指能够将值、符号或参数表示为状态的电路和/或电路的一部分。例如，CES元件可以包括一个或多个能够将值、符号或参数表示为一个或多个CES器件的阻抗状态的CES器件。在特定实施例中，CES元件可以将值、符号或参数表示为单个位或多个位。
在实施例中，一个或多个CES元件(例如，一个或多个CES元件410)可包括一个或多个CES器件，例如，一个或多个CES器件425。在实施例中，感测放大器电路(例如，430)可以经由诸如位线403之类的位线和/或经由诸如电子开关420之类的缓冲器设备电耦合至诸如CES元件410之类的CES元件。此外，在实施例中，可以通过断言(assert)(例如，逻辑高电压水平)电压信号(例如，缓冲器使能信号405)来使能和/或控制诸如电子开关420之类的缓冲器。
如本文所使用的，“位线”是指这样的导体，该导体可连接至CES元件的至少一个端子，以在写入操作期间传送改变CES元件的状态的信号，或在读取操作期间传送指示CES元件的状态的信号。此外，如本文所使用的，“电子开关”可以指能够响应于条件而导电的电路或电路的一部分。例如，电子开关可以包括三端子器件，其中，可以至少部分地响应于两个端子之一与第三端子之间的电压和/或电流水平超过阈值电压和/或电流水平而在电子开关的两个端子之间发生导通，如下面结合示例电子开关420更全面地解释的。
在实施例中，诸如位线403之类的位线可以被预充电到至少部分地由下列项确定的电压水平：施加到诸如电子开关420之类的缓冲器的电压水平，以及耦合在诸如电子开关405之类的缓冲器与诸如感测放大器电路430之类的感测放大器电路之间的感测放大器输入信号和/或节点(例如，BL_SA 411)的预充电电压。例如，对于其中缓冲器使能信号405可以具有大约0.5V的电压水平并且其中BL_SA 411可以被预充电到1.2V的实施例，位线403上的预充电电压水平可以是0.4V。当然，本文描述的电压水平是近似的并且仅是示例，并且所要求保护的主题在这些方面的范围不受限制。
在实施例中，诸如感测放大器电路430之类的感测放大器电路可以检测一个或多个CES元件的阻抗状态，例如，一个或多个CES元件425。在实施例中，可以至少部分地通过断言(例如，逻辑高电压水平)一个或多个字线(例如，一个或多个字线401)来确定将感测的一个或多个CES元件。在实施例中，在预充电时段之后，可以通过CES元件(例如，一个或多个CES元件425)来对诸如位线403之类的位线进行放电。此外，在实施例中，感测放大器输入信号和/或节点(例如，BL_SA 411)可以通过缓冲器(例如，电子开关420)来放电，而位线(例如，位线403)通过CES元件(例如，一个或多个CES元件425)来放电。当位线正在放电和/或在位线放电之后，诸如感测放大器电路430之类的感测放大器电路可以检测感测放大器输入信号和/或节点(例如，BL_SA 411)的状态。在实施例中，在其中CES元件(例如，一个或多个CES元件425)被编程为相对较低阻抗状态的情况下，感测放大器输入信号和/或节点(例如，BL_SA411)可以以相对较快速率进行放电。此外，在实施例中，在其中CES元件(例如，一个或多个CES元件425)被编程为相对较高阻抗状态的情况下，感测放大器输入信号和/或节点(例如，BL_SA 411)可以以相对较慢速率进行放电。在实施例中，感测放大器电路(例如，感测放大器电路430)可以至少部分地通过检测感测放大器输入信号(例如，BL_SA 411)是以相对较快速率还是相对较慢速率进行放电，来辨别一个或多个CES元件(例如，一个或多个CES元件425)的相对较高阻抗状态和相对较低阻抗状态。
在实施例中，通过将位线(例如，位线403)上的电压限制为相对较低电压水平(例如，0.4V)，可以避免CES元件(例如，CES元件425)的虚假的重置条件。此外，通过为感测放大器输入信号和/或节点(例如，BL_SA 411)提供相对较高电压，感测放大器电路(例如，430)可以以可提供比如果以较低电压水平操作的情况更高的性能和/或更高的可靠性的方式来操作。因此，在实施例中，可以至少部分地经由CES元件和感测放大器电路周围的不同电压水平来满足CES元件(例如，CES元件425)的特定设计标准和/或感测放大器电路(例如，感测放大器电路430)的特定设计标准。在实施例中，例如，可以至少部分地由缓冲器(例如，电子开关420)和/或由缓冲器使能信号(例如，缓冲器使能405)来确定BL 403和BL_SA 411的不同电压水平。
尽管本文描述了包括器件和/或组件的各种配置和/或包括各种信号的各种电压水平的各种实施例，但是所要求保护的主题的范围不限于本文提供的特定示例。此外，本文描述的示例可以包括简化示例，并且所要求保护的主题的范围可以包括具有不同类型、数量、和/或配置的装置和/或组件的其他实施例。此外，尽管本文描述的实施例可以包括用于特定功能的单个器件和/或组件，但是根据所要求保护的主题的实施例可以包括用于特定功能的多个器件和/或组件。例如，在实施例中，可以用单个NMOS晶体管来实现诸如电子开关420之类的电子开关。然而，其他实施例可以例如使用多个电子开关(例如，多个晶体管)来实现电子开关(例如，420)。类似地，尽管本文描述了示例感测放大器电路，但是其他实施例可以使用其他类型、数量和/或配置的器件和/或组件来实现感测电路。本文讨论的实施例仅是示例，并且所要求保护的主题在这些方面的范围不受限制。
图5描绘了根据实施例的用于感测一个或多个CES元件(例如，CES元件540和/或550)的阻抗状态的示例电路的实施例500的示意性框图。尽管示例实施例500描绘和/或描述了两个CES元件，但是所要求保护的主题在这方面的范围不受限制。例如，根据所要求保护的主题的实施例可以包括更大数量的CES元件。在实施例中，感测放大器电路(例如，感测放大器电路520)可以包括放大器(例如，反相器524)和/或可以包括锁存器(例如，锁存器526)。此外，在实施例中，感测放大器输入信号(例如，BL_SA 511)可以将诸如感测放大器电路520之类的感测放大器电路电耦合至诸如电子开关510之类的缓冲器。在实施例中，诸如BL_SA511之类的感测放大器输入信号可至少部分由于电路设计和制造特性而具有如由图5中描绘的电容器符号514指示的电容。类似地，例如，诸如BL 501之类的位线可至少部分地由于电路设计和制造特性而具有如由电容器符号504指示的电容。
在实施例中，诸如BL_SA 511之类的感测放大器输入节点可以将诸如电子开关510之类的缓冲器与诸如反相器524之类的放大器电耦合。尽管本文描述的实施例描述了将反相器用作诸如感测放大器524之类的感测放大器，但是根据所要求保护的主题的其他实施例可以利用其他电路。在实施例中，例如，示例实施例500，诸如感测放大器电路520之类的感测放大器电路的特定描绘和/或描述可以包括相对简化的示意图，并且所要求保护的主题在这些方面的范围不受限制。在实施例中，“感测放大器”和/或“感测放大器电路”等表示可以至少部分响应于信号(例如，感测放大器输入信号)上的变化的电压和/或电流水平而断言诸如感测放大器输出信号之类的信号的电子电路。例如，在实施例500中，诸如反相器524之类的感测放大器可以包括诸如感测放大器电路520之类的感测放大器电路的组件和/或器件。如下面更充分地讨论的，诸如反相器524之类的感测放大器可以至少部分地响应于信号和/或节点(例如，BL_SA 511)上的下降的电压和/或电流水平来断言诸如感测放大器输出(SAO)信号525之类的信号。此外，在实施例中，诸如SAO 525之类的信号可以由感测放大器电路(例如，感测放大器电路520的锁存器526)和/或由其他电路锁存和/或采样。例如，可以至少部分地响应于诸如感测放大器使能输出使能信号(SAEN)527之类的信号来采样和/或锁存SAO 525，并且可以生成诸如输出(Out)529之类的输出信号，如也在下面更全面地讨论的。在实施例中，例如，可以至少部分响应于诸如SAEN 527之类的信号来采样和/或锁存诸如SAO525之类的感测放大器输出信号，从逻辑高电压状态转为逻辑低电压状态。当然，要求保护的主题在这些方面的范围不受限制。
如本文所使用的，高使能信号(例如，SAO 525)的上下文中的术语“断言”和/或“被断言”等是指逻辑高电压水平(例如，二进制“1”)，并且“未断言”和/或“去断言”等是指逻辑低电压水平(例如，二进制“0”)。类似地，低使能信号(例如，PCH#521)的上下文中的“断言”和/或“被断言”等是指逻辑低电压水平，并且“未断言”和/或“去断言”等是指逻辑高电压水平。如本文所使用的，低使能信号可以通过与信号名称结合的字符“#”来标识。此外，根据所要求保护的主题的信号可以是高使能和/或低使能的。尽管本文描述的各种示例信号可以被标识为低使能的或高使能的，但是所要求保护的主题在这些方面的范围不受限制。例如，尽管本文描述的一个或多个示例信号可以被标识为低使能信号，但是其他实施例可以将一个或多个示例信号标识为高使能信号。类似地，尽管本文描述的一个或多个示例信号可以被标识为高使能信号，但是其他实施例可以将一个或多个示例信号标识为低使能信号。
在实施例中，感测放大器输入信号和/或节点(例如，BL_SA 511)可以在预充电时段期间通过诸如PMOS晶体管522之类的电子开关来预充电。例如，当在预充电时段期间被断言时，诸如PCH#521之类的预充电信号可以使能诸如PMOS晶体管522之类的电子开关。至少部分地响应于诸如PCH#521之类的预充电信号的断言，诸如VDD 523之类的电源电压可以被施加到感测放大器输入信号和/或节点，例如，BL_SA 511。在实施例中，诸如VDD 523之类的电源电压可以包括大约1.2V的电压水平。因此，在预充电时段期间，大约1.2V的电压水平可被施加到感测放大器输入信号和/或节点，例如，BL_SA 511。
如上所述，在预充电时段期间，例如，当预充电信号PCH#521被断言时，可以将相对较高电压水平(例如，1.2V)施加到感测放大器输入信号和/或节点，例如，BL_SA 511。至少部分响应于诸如PCH#521之类的预充电信号的断言，并且至少部分响应于缓冲器(例如，电子开关510)经由诸如缓冲器使能(Buffer_Enable)503之类的信号被使能，第一相对中间电压水平可以被施加到位线，例如，BL 501。在实施例中，第一相对中间电压水平可以包括例如大约0.4V的电压水平。在实施例中，诸如电子开关510之类的缓冲器可以包括NMOS晶体管。此外，在实施例中，NMOS晶体管510的栅极-源极电压阈值电平可以包括约100mV的电压水平。在实施例中，可以以使得NMOS晶体管510的源极端子可耦合到诸如BL 501之类的位线的方式来定向NMOS晶体管510。在实施例中，缓冲器使能信号(例如，缓冲器使能503)可以包括第二相对中间电压水平，例如，大约0.5V。在实施例中，例如，第二相对中间电压水平可以包括大于第一相对中间电压水平的电压水平。
在实施例中，利用施加到感测放大器输入信号和/或节点(例如，BL_SA 511)的相对较高电压水平(例如，约1.2V)、利用约100mV的栅极-源极电压阈值水平、和/或利用约0.5V的栅极电压水平(例如，可以由缓冲器使能503施加)，位线(例如，BL 501)可能已被施加约0.4V电压水平。例如，如果BL 501的电压水平降到400mV以下，则NMOS晶体管510的栅极-源极电压可超过100mV，并且NMOS晶体管510可以被“导通”(即漏极和源极之间的相对较高电流电平)。此外，例如，如果BL 501的电压水平上升到400mV以上，则NMOS晶体管510的栅极-源极电压可下降到100mV以下，并且NMOS晶体管510可被“关闭”(即漏极和源极之间的相对较低电流水平)。以这种方式，在实施例中，在预充电时段期间，可以在位线(例如，BL501)上保持大约0.4V的第一中间电压水平，并且可以在感测放大器输入信号和/或节点(例如，BL_SA 511)上保持相对较高电压水平(例如，大约1.2V)。
在实施例中，诸如CES元件540之类的CES元件可以包括诸如CES器件544之类的CES器件，并且还可以包括诸如电子开关542之类的电子开关。此外，在实施例中，例如，诸如CES元件550之类的CES元件可以包括诸如CES器件554之类的CES器件，并且还可以包括诸如电子开关552之类的电子开关。此外，在实施例中，可以经由诸如WL 541和/或WL 551之类的字线来选择诸如CES元件540和/或550之类的CES元件。例如，在实施例中，由于字线(例如，WL541)的断言，可以使能电子开关，例如，电子开关542，从而将诸如CES元件544之类的CES元件电耦合至接地电压水平。此外，例如，如果未断言字线(例如，WL 551)，则可能未使能电子开关(例如，552)，并且诸如CES元件544之类的CES元件可能未耦合到接地电压水平。因此，在实施例中，例如，断言WL541和未断言WL 551可使得选择CES元件540，例如，用于读取/感测操作。
为了感测诸如CES元件540之类的CES元件，例如，诸如PCH#521之类的预充电信号可被去断言。通过去断言预充电信号(例如，PCH#521)，可以将电源电压(例如，VDD 523)与感测放大器输入信号和/或节点(例如，BL_SA 511)断开。至少部分地响应于电源电压(例如，VDD 523)与感测放大器输入信号和/或节点(例如，BL_SA 511)断开，感测放大器输入信号和/或节点可以开始通过诸如NMOS晶体管510之类的缓冲器和/或通过诸如CES元件540之类的CES元件放电至接地电压水平。此外，至少部分地响应于电源电压(例如，VDD 523)与感测放大器输入信号和/或节点(例如，BL_SA 511)断开，位线(例如，BL 501)可以开始通过诸如CES元件540之类的CES元件放电。
在实施例中，诸如BL 501之类的位线和诸如BL_SA 511之类的感测放大器输入信号和/或节点可以放电的速率可至少部分取决于CES元件(CES元件540)的阻抗状态。例如，如果CES元件540被编程为相对较低阻抗状态，则BL 501和/或BL_SA 511可以以相对较快速率从它们各自的预充电电压水平下降到接地电压水平。此外，例如，如果CES元件540被编程为相对较高阻抗状态，则BL 501和/或BL_SA 511可以以相对较慢速率从它们各自的预充电电压水平下降到接地电压水平。例如，感测放大器输入信号和/或节点(例如，BL_SA 511)针对CES元件(例如，CES元件540)的不同阻抗状态的不同放电速率可使得诸如反相器524之类的放大器断言指示预充电时段结束之后的不同时间点的放电感测放大器输入信号的信号，如下面结合图7更全面地解释的。还如下面结合图7更全面地解释的，例如，至少部分地响应于诸如SAEN 527之类的感测放大器输出使能信号的断言，放大器输出信号(例如，SAO 525)可以由锁存器(例如，锁存器526)和/或其他电路来采样和/或锁存以生成输出信号(例如，输出529)。如下面结合图7另外全面地解释的，例如，可以指定和/或设计诸如SAEN 527之类的感测放大器输出使能信号的时序，以例如允许诸如520之类的感测放大器电路区分与CES元件(例如，CES元件540和/或550)的不同阻抗状态相关联的感测放大器输入信号和/或节点(例如，BL_SA 511)的不同放电速率。
图6是描绘根据实施例的用于感测一个或多个CES元件(例如，CES元件540和/或550)的阻抗状态的示例电路的实施例600的示意图。示例实施例600可以包括与上述示例实施例500相似的许多特征。在实施例中，诸如Icomp 611之类的补偿电流可以被注入到诸如BL501之类的位线上，以至少部分地补偿通过CES元件(例如，CES元件540和/或550)的泄漏电流。例如，通过提供诸如Icomp 611之类的补偿电流，对于其中正在感测被编程为相对较高阻抗状态的CES元件的情况，诸如BL 501之类位线可能不那么快地放电和/或可能根本不放电。在较高阻抗状态CES元件的情况下，通过降低或消除位线(例如，BL 501)的放电速率，放大器(例如，反相器524)可以延迟或消除对指示感测放大器输入信号和/或节点(例如，BL_SA 511)的放电的信号(例如，SAO 525)的断言。如下面结合图7更全面地解释的，例如，至少部分地由于诸如SAEN 527之类的感测放大器输出使能信号的相对更宽松的时序参数，补偿电流可以允许相对更强健的感测放大器电路。
在实施例中，可以至少部分地通过在电源电压(例如，VDD 523)和位线(例如，BL501)之间电耦合CES器件(例如，CES器件610)来将补偿电流(例如，Icomp 611)注入到位线(例如，BL 501)上。在实施例中，诸如CES器件610之类的CES器件可以被设计为类似于被实现为CES元件540和/或550的一部分的诸如544和/或554之类的CES器件。以这种方式，补偿电流(例如，Icomp 611)可以大致匹配流过被编程为相对较高阻抗状态的CES元件(例如，CES元件540和/或550)的电流。在实施例中，可以通过闭合诸如开关612之类的开关，从而将CES器件610接地并还从而例如跨CES器件(例如，CES器件610)施加电源电压水平(例如，1.2V的VDD 523)，来将CES器件(例如，CES器件610)初始地编程为相对较高阻抗状态。在实施例中，诸如开关612之类的开关可以至少部分地响应于将诸如CES器件610之类的CES器件编程为相对较高阻抗状态而被断开。因此，对于正常操作，诸如CES器件610之类的CES器件可以在其相对较高阻抗状态下电耦合在诸如VDD 523之类的电源电压与诸如BL 501之类的位线之间。
尽管示例实施例600被描述为利用诸如CES器件610之类的CES器件来提供补偿电流，但所要求保护的主题在这些方面的范围不受限制。例如，其他实施例可以结合一个或多个晶体管(例如，一个或多个PMOS和/或NMOS晶体管)来产生和/或向位线(例如，BL 501)注入补偿电流。
图7是根据实施例的描绘示例CES元件阻抗状态感测操作的简化时序图700。在实施例中，简化时序图700可以描绘与上述示例实施例500和/或600有关的各种信号的示例相对和/或近似时序。当然，在时序图700中描绘的信号之间的相对和/或近似时序和/或关系仅是示例，并且所要求保护的主题在这些方面的范围不受限制。
在实施例中，例如，大约在示例时间点710处，字线信号(例如，WL 541)可以包括断言状态。此外，大约在示例时间点710处，可以去去断言诸如SAEN 527之类的感测放大器输出使能信号，可以去断言诸如SAO 525之类的感测放大器输出信号，并且还可以去断言诸如529输出之类的输出信号。此外，大约在示例时间点710处，预充电信号(例如，PCH#521)可变为被断言。此外，在实施例中，大约在示例时间点710处，诸如BL 501之类的位线信号可以被预充电至第一相对中间电压水平，例如，大约0.4V，并且感测放大器输入信号和/或节点(例如，BL_SA 511)可以被预充电至相对较高电压水平，例如，大约1.2V。
在大约示例时间点720处，诸如PCH#521之类的预充电信号可能变为去断言。至少部分地响应于诸如PCH#521之类的预充电信号的去断言，施加至诸如BL 501之类的位线和/或诸如BL_SA 511之类的感测放大器输入信号和/或节点的电压可以被断开，并且诸如BL501之类的位线和/或诸如BL_SA 511之类的感测放大器输入信号和/或节点可以开始放电。例如，BL 501可至少部分由于WL 541的断言而开始通过CES器件544和电子开关542放电至接地电压水平。类似地，在实施例中，BL_SA 511可开始通过电子开关510、CES器件544和电子开关542放电至接地电压水平。在诸如540之类的CES元件被编程为相对较低阻抗状态(LIS)的情况下，BL_SA 511和/或BL 501可以以相对较快速率放电。在诸如540之类的CES元件被编程为相对较高阻抗状态(HIS)的情况下，BL_SA 511和/或BL 501可以以相对较慢速率放电。
对于其中BL_SA 511和/或BL 501以相对较快速率放电的情况，诸如反相器524之类的感测放大器可以例如大约在示例时间点730处检测到诸如BL_SA 511之类的感测放大器输入信号已经降至或低于阈值电压和/或电流水平。在实施例中，至少部分地响应于检测到感测放大器输入信号和/或节点(例如，BL_SA 511)已经降至和/或低于阈值电压和/或电流水平，诸如反相器524之类的感测放大器可以断言感测放大器输出信号，例如，SAO 525。
此外，例如，在大约示例时间点740处，可以断言诸如SAEN 527之类的感测放大器输出使能信号。在实施例中，至少部分响应于诸如SAEN527之类的感测放大器输出使能信号的断言，诸如SAO 525之类的感测放大器输出信号的断言状态可以反映在输出信号中，例如，输出529。对于其中BL_SA 511和/或BL 501以相对较快速率放电的情况(例如，至少部分地由于CES元件540的相对较低阻抗状态)，例如，感测放大器输出信号(例如，SAO 525)可以大约在示例时间点740处被断言。例如，至少部分响应于诸如SAEN 527之类的感测放大器输出使能信号的断言，并且至少部分响应于诸如SAO 525之类的感测放大器输出信号的断言状态，诸如输出529之类的输出信号可变得被断言。此外，对于其中BL_SA 511和/或BL 501以相对较慢速率放电的情况，例如，至少部分地由于CES元件540的相对较高阻抗状态，例如，感测放大器输出信号(例如，SAO 525)可能不会大约在示例时间点740处被断言。例如，至少部分地响应于诸如SAO 525之类的感测放大器输出信号的去断言状态，诸如输出529之类的输出信号可保持去断言。此外，在实施例中，例如，大约在示例时间点750处，诸如SAEN527之类的感测放大器输出使能信号可以被去断言。在实施例中，例如，至少部分地响应于诸如SAEN 527之类的感测放大器输出使能信号的去断言，诸如锁存器526之类的锁存器和/或其他电路可以对输出信号(例如，输出529)进行采样和/或锁存以维持输出信号的逻辑状态，至少直到在另一CES元件感测操作期间感测放大器输出使能信号(例如，SAEN 527)的另一断言为止。
此外，对于其中BL_SA 511和/或BL 501以相对较慢速率放电的情况，例如，至少部分地由于CES元件540的相对较高阻抗状态，例如，感测放大器(例如，反相器524)可以例如大约在示例时间点760处检测到诸如BL_SA 511之类的感测放大器输入信号已经降至和/或低于阈值电压和/或电流水平。至少部分地响应于检测到诸如BL_SA 511之类的感测放大器输入信号已经降至和/或低于阈值电压和/或电流水平，检测放大器输出信号(例如，SAO525)可以变为被断言。然而，至少部分由于感测放大器输出使能信号(例如，SAEN 527)大约在示例时间点750处变为去断言，输出信号(例如，输出529)可能未大约在示例时间点760处改变状态。可注意到，在实施例中，感测放大器电路输出信号(例如，输出529)在较快放电感测放大器电路输出信号的情况下可以在输出信号可已经变为断言的时间点处被采样和/或锁存，并且在相对较慢放电感测放大器输入信号的情况下可未变为断言。以此方式，可以检测一个或多个CES元件的阻抗状态。对于时序图700中描绘的示例，感测放大器电路输出信号输出529可以大约在时间点750处被采样和/或锁存，并且时间点750可以包括时间点730之间(在CES元件540的相对较低阻抗状态的情况下可以检测到BL_SA 511放电)和时间点760(在CES元件540的相对较高阻抗状态的情况下可以检测到BL_SA 511放电)之间的时间点。
因此，在实施例中，对于其中诸如CES元件540之类的CES元件可以被编程为相对较低阻抗状态的情况，诸如输出529之类的输出信号可以被锁存在断言状态中。此外，在实施例中，对于其中诸如CES元件540之类的CES元件可以被编程为相对较高阻抗状态的情况，诸如输出529之类的输出信号可以保持在去断言状态。以此方式，例如，可以感测和/或检测一个或多个CES元件的阻抗状态。
如上所述，诸如Icomp 611之类的补偿电流可以注入到诸如BL 501之类的位线上，以至少部分地补偿通过诸如CES元件540和/或550之类的CES元件的泄漏电流。例如，通过提供诸如Icomp 611之类的补偿电流，对于其中正在感测被编程为相对较高阻抗状态的CES元件的情况，位线(例如BL 501)可能不那么快地放电和/或根本不放电。因此，对于其中诸如CES元件540之类的CES元件被编程为相对较高阻抗状态的情况，诸如反相器524之类的感测放大器可能未检测到诸如BL_SA 511之类的输入信号的放电。此外，对于这种情况，诸如反相器524之类的感测放大器可能未断言诸如SAO 525之类的输出信号。因此，在实施例中，诸如Icomp 611之类的补偿电流可以至少部分由于与锁存和/或采样感测放大器输出信号(例如，SAO 525)有关的相对更宽松的时序参数而允许相对更强健的感测放大器电路。换句话说，例如，可以通过使用诸如Icomp 611之类的补偿电流来扩展在其期间可以有效采样和/或锁存输出信号(例如，SAO 525)的时间窗口。当然，所要求保护的主题在这些方面的范围不受限制。
图8是描绘根据实施例的用于感测一个或多个CES元件(例如，CES元件840和/或850)的阻抗状态的示例电路的实施例800的示意图。示例实施例800可以包括与上述示例实施例500和/或600相似的若干特征。然而，示例实施例800与示例实施例500和/或600的区别可以至少在于流经CES器件(例如，CES器件844和/或854)、位线(例如，BL 801)和/或缓冲器(例如，电子开关810)的电流与流过BL 501和/或CES器件544和/或554的电流相比可以在相反的方向，例如，如下面更全面地解释的。在实施例中，例如，通过周期性地和/或不定期地反转流过电路、CES元件和/或感测放大器电路的电流，可以减少器件和/或组件退化和/或可以增加这种电路的使用寿命。
尽管示例实施例800描绘和/或描述了两个CES元件，但根据所要求保护的主题的实施例可以包括不同和/或更大数量的CES元件。在实施例中，例如，一个或多个CES元件(例如，CES元件840和/或850)可包括一个或多个CES器件，例如，CES器件844和/或CES器件854。此外，在实施例中，一个或多个CES元件(例如，CES元件840和/或850)可包括一个或多个电子开关，例如，NMOS晶体管842和/或852。此外，在实施例中，电容器符号814可以代表至少部分地由于电路设计和/或制造特性而存在于BL_SA 811上的电容。类似地，例如，电容器符号804可以表示至少部分地由于电路设计和/或制造特性而存在于BL 801上的电容。
在实施例中，诸如感测放大器电路820之类的感测放大器电路可以包括诸如反相器824之类的放大器，和/或可以包括诸如锁存器826之类的锁存器。此外，在实施例中，诸如BL_SA 811之类的感测放大器输入信号和/或节点可以将诸如感测放大器电路820之类的感测放大器电路电耦合至诸如电子开关810之类的缓冲器。在实施例中，诸如BL_SA 811之类的感测放大器输入信号和/或节点可以将诸如电子开关810之类的缓冲器和诸如反相器824之类的感测放大器电耦合。尽管本文描述的实施例描述了将反相器用作诸如感测放大器824之类的感测放大器，但是根据所要求保护的主题的其他实施例可以利用其他电路。在实施例中，例如，示例实施例800，对诸如感测放大器电路820之类的感测放大器电路的特定描绘和/或描述可以包括相对简化的示意图，并且所要求保护的主题在这些方面的范围不受限制。
图9描绘了根据实施例的描绘示例性CES元件阻抗状态感测操作的简化时序图900。在实施例中，感测放大器输入信号和/或节点(例如，BL_SA 811)可以被初始地放电到接地电压水平和/或位线(例如，BL 801)可以被初始地预充电到相对较高电压水平，例如，大约1.2V。在实施例中，例如，可以大约在示例时间点910处断言字线，例如，WL 841。在实施例中，在断言诸如WL 841之类的字线的情况下，至少部分地由于电源电压(例如，VDD 823)并且位线(例如，BL 801)被充电到相对较高电压水平(例如，大约1.2V)，跨诸如CES器件844之类的CES器件可能存在大约0V的电压降。
此外，在实施例中，可以大约在示例时间点920处断言诸如PCH 821之类的预充电信号。此外，在实施例中，可以经由诸如缓冲器使能#803之类的缓冲器使能信号来启用诸如PMOS 810之类的电子开关。在大约示例时间点920处，诸如BL 801之类的位线可能例如至少部分由于由CES器件(例如，CES器件844)和电子开关(例如，PMOS晶体管810)形成的电阻分压器而将电压水平降低至大约0.8V。
此外，在实施例中，诸如PCH 821之类的预充电信号可以大约在示例时间点930处被去断言。在实施例中，至少部分地响应于诸如PCH 821之类的预充电信号的去断言，电子开关(例如，NMOS晶体管822)可以变为禁用和/或感测放大器输入信号和/或节点(例如，BL_SA 811)可以不再电接地。此外，在实施例中，至少部分地响应于不再电耦合到地，感测放大器输入信号和/或节点(例如，BL_SA 811)可以开始升高电压和/或电流水平。在实施例中，对于其中诸如CES元件840之类的CES元件被编程为相对较低阻抗状态(LIS)的情况，感测放大器输入信号和/或节点(例如，BL_SA 811)可以至少部分地响应于诸如PCH 821之类的预充电信号的去断言而相对快速地上升。此外，在实施例中，对于其中诸如CES元件840之类的CES元件被编程为相对较高阻抗状态(HIS)的情况，感测放大器输入信号和/或节点(例如，BL_SA 811)可以至少部分地响应于诸如PCH 821之类的预充电信号的去断言而相对缓慢地上升。
在实施例中，对于其中诸如BL_SA 811之类的感测放大器输入信号和/或节点相对快速上升的情况，诸如反相器824之类的感测放大器可以大约在示例时间点940处检测到电压和/或电流上升，并且可以断言输出信号，例如，SAO#825。此外，对于其中诸如BL_SA 811之类的感测放大器输入信号和/或节点相对缓慢上升的情况，诸如反相器824之类的感测放大器可以大约在示例时间点970处检测到电压和/或电流上升，并且可以断言输出信号，例如，SAO#825。
此外，在实施例中，可以大约在示例时间点950处断言诸如SAEN827之类的感测放大器输出使能信号。至少部分地响应于诸如SAEN 827之类的感测放大器输出使能信号的断言，存在于诸如SAO#825之类的感测放大器输出信号上的逻辑电压水平可以反映在感测放大器电路输出信号上，例如，输出829。例如，对于其中感测放大器输入信号和/或节点(例如，BL_SA 811)相对较快上升的情况(即CES元件LIS)，感测放大器输出信号(例如，SAO#825)在示例性时间点950处可处于断言状态，并且输出信号(例如，输出#829)可转换到断言状态。此外，例如，对于其中感测放大器输入信号和/或节点(例如，BL_SA 811)相对较慢上升的情况(即CES元件HIS)，感测放大器输出信号(例如，SAO#825)在示例性时间点950处可处于去断言状态，并且输出信号(例如，输出#829)可保持在去断言状态。
在实施例中，诸如SAEN 827之类的感测放大器输出使能信号可以大约在示例性时间点960处转换为去断言状态。在实施例中，从断言状态到去断言状态的转换(例如，信号的下降沿)可以指示诸如锁存器826之类的输出电路对例如诸如输出#829之类的输出信号进行采样和/或锁存，使得输出信号可以保持其当前状态，至少直到感测放大器输出使能信号(例如，SAEN 827)的另一断言为止。在实施例中，诸如输出#829之类的感测放大器电路输出信号可以在如下时间点(例如，示例时间点960)处进行采样和/或锁存：在至少部分地由于CES元件相对较低阻抗状态的较快上升感测放大器输入信号和/或节点的情况下当输出信号可能已经变为断言时的时间点，以及在至少部分地由于CES元件相对较高阻抗状态的相对较慢上升感测放大器输入信号和/或节点的情况下当输出信号可能尚未变为断言的时间点。以这种方式，可以检测一个或多个CES元件(例如，CES元件840和/或CES元件850)的阻抗状态。对于时序图900中描绘的示例，感测放大器电路输出信号输出#829可以大约在示例时间点950处被采样和/或锁存，并且示例时间点950可以包括时间点940(在CES元件540相对较低阻抗状态的情况下可以检测到BL_SA 811上升)与时间点970(在CES元件840相对较高阻抗状态的情况下可以检测到BL_SA 811上升)之间的时间点。
因此，在实施例中，对于其中诸如CES元件840之类的CES元件可以被编程为相对较低阻抗状态的情况，诸如输出#829之类的输出信号可以被锁存在断言状态中。此外，在实施例中，对于其中诸如CES元件840之类的CES元件可以被编程为相对较高阻抗状态的情况，诸如输出#529之类的输出信号可以保持在去断言状态。以此方式，例如，可以感测和/或检测一个或多个CES元件的阻抗状态。
图10描绘了根据实施例的用于感测一个或多个CES元件的阻抗状态的示例过程1000的简化流程图。根据所要求保护的主题的实施例可以包括所有框1010-1020、可以包括少于框1010-1020、或者可以包括多于框1010-1020。此外，框1010-1020的顺序仅是示例顺序，并且要求保护的主题在这方面的范围不受限制。
在框1010处，在实施例中，可以将位线预充电到第一中间电压水平。此外，在实施例中，感测放大器的输入信号和/或节点可以被预充电到相对较高电压水平。在框1020处，可以至少部分地通过经由一个或多个CES元件对位线进行放电来感测一个或多个CES元件的阻抗状态，其中，该位线经由电子开关器件从感测放大器缓冲。
在实施例中，第一相对中间电压水平可以包括大约0.4V的幅度，并且相对较高电压水平可以包括大约1.2V的幅度。此外，在实施例中，可以经由第二相对中间电压水平来启用电子开关器件。例如，第二相对中间电压水平可以包括大约0.5V的幅度。
在实施例中，至少部分地响应于预充电信号的去断言，可以至少部分地响应于一个或多个CES元件的阻抗状态包括相对较低阻抗状态而在第一时间点处将感测放大器的输出信号转换为断言状态。此外，在实施例中，至少部分地响应于预充电信号的去断言，可以至少部分地响应于一个或多个CES元件的阻抗状态包括相对较高阻抗状态而在第二时间点处将感测放大器的输出信号转换为断言状态。在实施例中，感测一个或多个CES元件的阻抗状态可以进一步包括在第一时间点和第二时间点之间的时间段期间锁存感测放大器的输出信号。
在另一实施例中，可以将电耦合到一个或多个CES元件的第一位线分段预充电到第一相对中间电压水平，并且将电耦合到感测放大器电路的第二位线分段预充电到相对较高电压水平，其中，第一位线分段可以经由电子开关器件从第二位线分段缓冲。此外，在实施例中，可以经由第二相对中间电压水平来启用电子开关器件，其中，第二相对中间电压水平大于第一相对中间电压水平并且小于相对较高电压水平。
此外，在实施例中，至少部分地响应于预充电信号的去断言，可以至少部分地响应于一个或多个CES元件中的特定CES元件的阻抗状态包括相对较低阻抗而在第一时间点处将感测放大器电路的输出信号转换为断言状态。此外，在一个实施例中，可以至少部分地响应于一个或多个CES元件中的特定CES元件的阻抗状态包括相对较高阻抗而将感测放大器电路的输出信号在第二时间点处转换为断言状态。在实施例中，可以在第一时间点和第二时间点之间的时间段期间锁存感测放大器电路的输出信号。
在本公开的上下文中，术语“连接”、术语“组件”和/或类似术语旨在是物理的，但不一定总是有形的。因此，这些术语是否指代有形主题可以在具体使用环境中变化。作为示例，有形连接和/或有形连接路径可以例如由有形电连接形成，例如，包括金属或其他电导体的导电路径，其能够在两个有形组件之间传导电流。同样地，有形连接路径可以被至少部分地影响和/或控制，使得通常有形连接路径可以打开或闭合，这有时是由一个或多个外部导出的信号(例如，如电子开关的外部电流和/或电压)的影响导致的。电子开关的非限制性示例包括晶体管、二极管等。然而，在特定使用上下文中，同样地，尽管“连接”和/或“组件”是物理的，但也可以是非有形的，例如，通过网络的客户端和服务器之间的连接，这通常是指客户端和服务器发送、接收、和/或交换通信的能力。
因此，在特定使用上下文中，例如，正在讨论有形组件的特定上下文中，术语“耦合”和“连接”以使得这些术语不是同义的方式来使用。也可以以其中表现出类似意图的方式来使用类似术语。因此，“连接”用于指示两个或更多个有形组件和/或类似项例如有形地直接物理接触。因此，使用前面的示例，被电连接的两个有形组件经由如前所述的有形电连接被物理地连接。然而，“耦合”用于表示潜在地两个或更多个有形组件有形地直接物理接触。然而，还用于表示两个或更多个有形组件和/或类似项不一定有形地直接物理接触，但能够共同操作、联络和/或交互，例如，通过“光学耦合”。同样地，在适当的上下文中，术语“耦合”可以理解为表示间接连接。还注意，在本公开的上下文中，如果术语物理与存储器相关地使用(例如，存储器组件或存储器状态)，则必然意味着存储器(继续该示例，这种存储器组件和/或存储器状态)是有形的。
除非另有说明，否则在本公开的上下文中，术语“或”如果用于关联列表，例如，A、B或C，则旨在表示A、B和C(这里用于包括意义)以及A、B或C(这里用于排他含义)。根据这种理解，“和”用于包括意义并且意图表示A、B和C；而“和/或”可以被充分谨慎地使用以表明所有上述含义都是预期的，但不要求这样的用法。另外，术语“一个或多个”和/或类似术语用于以单数形式描述任何特征、结构、特性和/或类似项，“和/或”也用于描述多个特征、结构、特征和/或类似项和/或其一些其他组合。此外，除非另有明确指出，否则术语“第一”、“第二”、“第三”等用于区分不同方面，例如，不同组件，作为示例，而不是提供数字限制或建议特定顺序。同样地，术语“基于”和/或类似术语被理解为不一定意图传达因素的穷举列表，而是允许存在不一定被明确描述的其他因素。
此外，对于涉及所要求保护的主题的实现方式并且受到关于程度的测试、测量和/或规范的情况，旨在以下面的方式进行理解。作为示例，在给定情况下，假设要测量物理属性的值。继续该示例，如果用于至少与属性有关的关于程度的测试、测量和/或规范的替代的合理方法至少针对实现方式目的而对于普通技术人员合理地可能发生，则所要求保护的主题是旨在涵盖那些替代的合理方法，除非另有明确说明。作为示例，如果产生一个区域上的测量的绘图并且所要求保护的主题的实现方式涉及采用该区域上的斜率的测量，但是存在用于估计该区域上的斜率的各种合理和替代的技术，则所要求保护的主题旨在涵盖那些合理的替代技术，即使这些合理的替代技术不提供相同的值、相同的测量或相同的结果，除非另有明确说明。
还应注意，如果例如与特征、结构、特性和/或类似项一起使用术语“类型”和/或“类”，使用“光学”或“电子”作为简单示例，则表示至少部分和/或关于特征、结构、特征和/或类似项存在微小变化，甚至可能不被认为与特征、结构、特征和/或类似项完全一致的变化，如果微小变化足够小以使得特征、结构、特征和/或类似项仍然被认为主要存在并也存在这种变化，则通常不会防止特征、结构、特征和/或类似项成为“类型”和/或“类”(例如，“光学类型”或“光学类”)。因此，继续该示例，术语光学类型和/或光学类属性必然旨在包括光学属性。同样地，作为另一示例，术语电子类型和/或电子类属性必然旨在包括电子属性。应注意，本公开的说明书仅提供一个或多个说明性示例，并且所要求保护的主题不旨在限于一个或多个说明性示例；然而，同样，如同关于专利申请说明书一直如此，描述和/或使用的特定上下文提供了关于要做出的合理推断的有用指导。
算法描述和/或符号表示是信号处理和/或相关技术领域的普通技术人员用来向本领域其他技术人员传达其工作实质的技术的示例。在本公开的上下文中并且通常，将算法视为产生期望结果的操作和/或类似信号处理的自洽序列。在本公开的上下文中，操作和/或处理涉及物理量的物理操纵。通常，但不是必须的，这些量可以采取能够被存储、转换、组合、比较、处理、和/或以其他方式操纵的电和/或磁信号和/或状态的形式，例如，作为组成各种形式的数字内容的组分的电信号和/或状态，例如，信号测量、文本、图像、视频、音频等。
已经证明将这种物理信号和/或物理状态指代为位、值、元素、参数、符号、字符、术语、数字、编号、测量、内容和/或类似项有时是方便的，主要是出于通用的原因。然而，应理解，所有这些术语和/或类似术语都与适当的物理量相关联，并且仅是方便的标签。除非另外特别说明，否则从前面的讨论中明显地，应理解，在整个说明书中，采用诸如“处理”、“计算”、“估算”、“确定”、“建立”、“获取”、“标识”、“选择”、“生成”和/或类似术语之类的术语的说明书讨论可以指特定装置的动作和/或处理，例如，专用计算机和/或类似的专用计算和/或网络设备。因此，在本说明书的上下文中，专用计算机和/或类似的专用计算和/或网络设备能够处理、操纵和/或转换信号和/或状态，通常以专用计算机和/或类似的专用计算和/或网络设备的存储器、寄存器和/或其他存储设备、处理设备、和/或显示设备中的物理电子和/或磁量的形式。在本具体公开的上下文中，如上所述，术语“特定装置”因此包括通用计算和/或网络设备，例如，通用计算机，只要其例如依据程序软件指令被编程为执行特定功能。
在一些情况下，存储设备的操作(例如，从二进制一到二进制零的状态改变或反之亦然)例如可以包括诸如物理转换之类的转换。对于特定类型的存储设备，这种物理转换可以包括将物品物理转换为不同的状态或事物。例如但不限于，对于某些类型的存储设备，状态改变可以涉及电荷的累积和/或存储、或所存储的电荷的释放。同样，在其他存储设备中，状态改变可以包括物理改变，例如，磁取向的转变。同样，物理改变可以包括分子结构的转变，例如，从晶体形式到非晶形式的转变，反之亦然。在其他存储设备中，物理状态的改变可能涉及量子力学现象，例如，叠加、纠缠等，其可能涉及量子位(qubit)。前述内容并非旨在详尽列出所有示例，在这些示例中，存储设备中的从二进制一到二进制零的状态改变可以包括转换，例如，物理的但非暂态的转换。相反，前述内容旨在作为说明性示例。
在前面的描述中，已经描述了所要求保护的主题的各个方面。为了解释的目的，作为示例阐述了细节，例如，量、系统和/或配置。在其他情况下，公知的特征被省略和/或简化以免模糊所要求保护的主题。虽然本文已经说明和/或描述了某些特征，但本领域技术人员将想到许多修改、替换、改变和/或等同物。因此，应理解，所附权利要求旨在覆盖落入所要求保护的主题内的所有修改和/或改变。

Claims (20)

1.一种方法，包括：
至少部分地通过经由一个或多个相关电子开关元件对位线进行放电来感测所述一个或多个相关电子开关元件的阻抗状态，其中，所述位线经由电子开关器件从感测放大器缓冲。
2.根据权利要求1所述的方法，其中，所述位线被预充电到第一相对中间电压水平，并且其中，所述感测放大器的输入被预充电到相对较高电压水平。
3.根据权利要求2所述的方法，其中，所述第一相对中间电压水平包括大约0.4V的幅度，并且其中，所述相对较高电压水平包括大约1.2V的幅度。
4.根据权利要求3所述的方法，其中，所述电子开关器件经由第二相对中间电压水平被启用。
5.根据权利要求4所述的方法，其中，所述第二相对中间电压水平包括大约0.5V的幅度。
6.根据权利要求2至5中任一项所述的方法，其中，至少部分地响应于预充电信号的去断言，至少部分地响应于所述一个或多个相关电子开关元件的所述阻抗状态包括相对较低阻抗状态而在第一时间点处将所述感测放大器的输出信号转换为断言状态。
7.根据权利要求6所述的方法，其中，至少部分地响应于所述预充电信号的所述去断言，至少部分地响应于所述一个或多个相关电子开关元件的所述阻抗状态包括相对较高阻抗状态而在第二时间点处将所述感测放大器的所述输出信号转换为所述断言状态。
8.根据权利要求7所述的方法，其中，感测所述一个或多个相关电子开关元件的所述阻抗状态还包括：在所述第一时间点和所述第二时间点之间的时间段期间锁存所述感测放大器的所述输出信号。
9.根据前述权利要求中任一项所述的方法，还包括：将补偿电流注入到所述位线上以至少部分地补偿通过所述一个或多个相关电子开关元件的泄漏电流。
10.一种装置，包括：
一个或多个相关电子开关元件，所述一个或多个相关电子开关元件经由位线被耦合到电子开关缓冲器，所述电子开关缓冲器进一步被耦合到感测放大器电路，所述位线通过所述一个或多个相关电子开关元件被放电并且由所述感测放大器电路经由所述电子开关缓冲器来感测。
11.根据权利要求10所述的装置，所述位线被预充电到第一相对中间电压水平，并且所述感测放大器的输入被预充电到相对较高电压水平。
12.根据权利要求11所述的装置，所述第一相对中间电压水平包括大约0.4V的幅度，并且所述相对较高电压水平包括大约1.2V的幅度。
13.根据权利要求10至12中任一项所述的装置，所述电子开关器件经由第二相对中间电压水平被启用。
14.根据权利要求13所述的装置，其中，所述第二相对中间电压水平包括大约0.5V的幅度。
15.根据权利要求10至14中任一项所述的装置，其中，至少部分地响应于预充电信号的去断言，至少部分地响应于所述一个或多个相关电子开关元件的所述阻抗状态包括相对较低阻抗状态而在第一时间点处将所述感测放大器的输出信号转换为断言状态。
16.根据权利要求15所述的装置，其中，至少部分地响应于所述预充电信号的所述去断言，至少部分地响应于所述一个或多个相关电子开关元件的所述阻抗状态包括相对较高阻抗状态而在第二时间点处将所述感测放大器的所述输出信号转换为所述断言状态。
17.根据权利要求16所述的装置，其中，所述感测放大器电路在所述第一时间点和所述第二时间点之间的时间段期间锁存所述感测放大器的所述输出信号。
18.根据权利要求10至17中任一项所述的装置，还包括补偿电路以包括一个或多个相关电子开关器件，用于将补偿电流注入到所述位线上以至少部分地补偿通过所述一个或多个相关电子开关元件的泄漏电流。
19.一种方法，包括：
将电耦合到一个或多个相关电子开关元件的第一位线分段预充电到第一相对中间电压水平，并且将电耦合到感测放大器电路的第二位线分段预充电到相对较高电压水平，其中，所述第一位线分段经由电子开关器件从所述第二位线分段缓冲；以及
经由第二相对中间电压水平来启用所述电子开关器件，其中，所述第二相对中间电压水平大于所述第一相对中间电压水平并小于所述相对较高电压水平。
20.根据权利要求19所述的方法，还包括：
至少部分地响应于预充电信号的去断言而执行以下操作：
至少部分地响应于所述一个或多个相关电子开关元件中的特定元件的阻抗状态包括相对较低阻抗而在第一时间点处将所述感测放大器电路的输出信号转换为断言状态；
至少部分地响应于所述一个或多个相关电子开关元件中的所述特定元件的所述阻抗状态包括相对较高阻抗而在第二时间点处将所述感测放大器电路的所述输出信号转换为所述断言状态；以及
在所述第一时间点和所述第二时间点之间的时间段期间锁存所述感测放大器电路的所述输出信号。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11763891B2 (en) 2020-05-28 2023-09-19 Taiwan Semiconductor Manufacturing Company, Ltd. System and method for reliable sensing of memory cells

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060050548A1 (en) * 2004-09-06 2006-03-09 Samsung Electronics Co., Ltd. Semiconductor memory device capable of compensating for leakage current
US20070253237A1 (en) * 2006-05-01 2007-11-01 Kenji Tsuchida Semiconductor memory with resistance change element
US20140104926A1 (en) * 2012-10-15 2014-04-17 Marvell World Trade Ltd. Systems and methods for reading resistive random access memory (rram) cells
CN105632543A (zh) * 2014-11-21 2016-06-01 松下知识产权经营株式会社 具有防篡改性的非易失性存储装置及集成电路卡
CN106415728A (zh) * 2014-06-24 2017-02-15 英特尔公司 交叉点存储器中的参考架构
CN106409334A (zh) * 2008-08-14 2017-02-15 南泰若股份有限公司 用于阻变元件阵列的ddr兼容的存储器电路架构
WO2017025764A1 (en) * 2015-08-13 2017-02-16 Arm Ltd Memory write driver, method and system

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4982363A (en) * 1988-12-05 1991-01-01 Motorola, Inc. Sensing structure for single ended input
JP2004199842A (ja) * 2002-12-20 2004-07-15 Nec Micro Systems Ltd 半導体記憶装置及びその制御方法
US7298640B2 (en) 2004-05-03 2007-11-20 Symetrix Corporation 1T1R resistive memory array with chained structure
KR100872880B1 (ko) * 2006-09-11 2008-12-10 삼성전자주식회사 상변화 메모리 장치의 테스트 방법 및 상변화 메모리 장치
US7778063B2 (en) 2006-11-08 2010-08-17 Symetrix Corporation Non-volatile resistance switching memories and methods of making same
US7639523B2 (en) 2006-11-08 2009-12-29 Symetrix Corporation Stabilized resistive switching memory
US7872900B2 (en) 2006-11-08 2011-01-18 Symetrix Corporation Correlated electron memory
US20080107801A1 (en) 2006-11-08 2008-05-08 Symetrix Corporation Method of making a variable resistance memory
WO2013084385A1 (ja) * 2011-12-08 2013-06-13 パナソニック株式会社 半導体記憶装置
US8779407B2 (en) 2012-02-07 2014-07-15 Intermolecular, Inc. Multifunctional electrode
US8686386B2 (en) 2012-02-17 2014-04-01 Sandisk 3D Llc Nonvolatile memory device using a varistor as a current limiter element
US8816719B2 (en) * 2012-04-26 2014-08-26 Symetrix Corporation Re-programmable antifuse FPGA utilizing resistive CeRAM elements
US8773924B2 (en) * 2012-12-05 2014-07-08 Lsi Corporation Read assist scheme for reducing read access time in a memory
US9735766B2 (en) 2015-07-31 2017-08-15 Arm Ltd. Correlated electron switch
US9851738B2 (en) 2015-08-13 2017-12-26 Arm Ltd. Programmable voltage reference
US10096361B2 (en) 2015-08-13 2018-10-09 Arm Ltd. Method, system and device for non-volatile memory device operation
US9748943B2 (en) 2015-08-13 2017-08-29 Arm Ltd. Programmable current for correlated electron switch
US9558819B1 (en) 2015-08-13 2017-01-31 Arm Ltd. Method, system and device for non-volatile memory device operation
US9584118B1 (en) 2015-08-26 2017-02-28 Nxp Usa, Inc. Substrate bias circuit and method for biasing a substrate
US10056143B2 (en) 2015-09-08 2018-08-21 Arm Ltd. Correlated electron switch programmable fabric
US9589636B1 (en) 2015-09-22 2017-03-07 Arm Ltd. Method, system and device for complementary non-volatile memory device operation
US9979385B2 (en) * 2015-10-05 2018-05-22 Arm Ltd. Circuit and method for monitoring correlated electron switches
US9627615B1 (en) 2016-01-26 2017-04-18 Arm Ltd. Fabrication of correlated electron material devices

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060050548A1 (en) * 2004-09-06 2006-03-09 Samsung Electronics Co., Ltd. Semiconductor memory device capable of compensating for leakage current
US20070253237A1 (en) * 2006-05-01 2007-11-01 Kenji Tsuchida Semiconductor memory with resistance change element
CN106409334A (zh) * 2008-08-14 2017-02-15 南泰若股份有限公司 用于阻变元件阵列的ddr兼容的存储器电路架构
US20140104926A1 (en) * 2012-10-15 2014-04-17 Marvell World Trade Ltd. Systems and methods for reading resistive random access memory (rram) cells
CN106415728A (zh) * 2014-06-24 2017-02-15 英特尔公司 交叉点存储器中的参考架构
CN105632543A (zh) * 2014-11-21 2016-06-01 松下知识产权经营株式会社 具有防篡改性的非易失性存储装置及集成电路卡
WO2017025764A1 (en) * 2015-08-13 2017-02-16 Arm Ltd Memory write driver, method and system

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