CN110598487B - 用于物理不可克隆函数的结构、电路和方法 - Google Patents

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Abstract

本发明涉及使用双单元电荷陷阱晶体管存储器的物理不可克隆函数。本公开涉及一种结构，其包括存储器阵列中的非易失性存储器件的对，该非易失性存储器件被感测以确定初始数据状态并且通过对非易失性存储器件的对的初始数据状态的写入操作而被加强。

Description

用于物理不可克隆函数的结构、电路和方法
技术领域
本公开涉及物理不可克隆函数，更特别地，涉及使用双单元电荷陷阱晶体管存储器的物理不可克隆函数的电路和方法。
背景技术
物理不可克隆函数(PUF)是给出对刺激(即，挑战)的响应的物理实体。PUF具有三个关键属性：函数必须易于根据刺激(即，挑战)而被评估(即，测量)、函数必须难以预测(即，从PUF到PUF随机的或不可克隆的)以及函数必须在任何一个器件上稳定(即，可重复)。
PUF在安全应用中是关键的，并且用于各种半导体产品中。例如，PUF可以是延迟电路、SRAM电路、差分对电路、蝶形电路或非易失性存储器。PUF延迟电路利用(leverage)电路性能的随机性。PUF SRAM电路可以使用优选的单元上电状态来引入变化。PUF差分对电路使用两个半导体电路的自然变化来创建随机值。PUF蝶形电路使用逻辑锁存器来引入变化。PUF非易失性存储器使用具有写入/擦除步骤的各种方法，这使得单元处于可从阵列被读出的随机状态。此外，PUF非易失性存储器利用对相同写入/擦除条件的可变单元响应。
发明内容
在本公开的方面，一种结构，包括存储器阵列中的非易失性存储器件的对，所述非易失性存储器件被感测以确定初始数据状态并且通过对所述非易失性存储器件的对的初始数据状态的写入操作而被加强。
在本公开的另一方面，一种电路包括：双单元电荷陷阱晶体管(CTT)非易失性存储器(NVM)阵列；以及读取和写入控制和数据比较部件，其被配置为读取所述双单元CTT NVM阵列的存储器地址的初始数据状态，并将所述初始数据状态写入所述双单元CTT NVM阵列的所述存储器地址。
在本公开的另一方面，一种方法包括：从非易失性存储器的存储器地址读取初始数据状态；将所述读取的初始数据状态写入到所述非易失性存储器的所述存储器地址；以及执行检查以确定所述读取的初始数据状态是否被正确地写入在所述非易失性存储器的所述存储器地址中。
附图说明
通过本公开的示例性实施例的非限制性实例并参考所述多个附图，在以下详细描述中描述本公开。
图1示出了根据本公开的方面的电荷陷阱晶体管物理不可克隆函数。
图2示出了根据本公开的方面的来自基于电荷陷阱晶体管的双单元的随机位映射(map)。
图3示出了根据本公开的方面的用于安全物理不可克隆函数的方法。
图4示出了根据本公开的方面的用于安全物理不可克隆函数的系统。
图5示出了根据本公开的方面的具有物理不可克隆函数的耦合到写入电路和读取电路的一次可编程存储器单元。
图6示出了根据本公开的方面的读取电路、写入裕度电路和用于具有物理不可克隆函数的一次可编程存储器的图表。
图7示出了根据本公开的方面的用于具有物理不可克隆函数的一次可编程存储器的另一图表。
具体实施方式
本公开涉及物理不可克隆函数，更特别地，涉及使用双单元电荷陷阱晶体管存储器的物理不可克隆函数的电路和方法。更具体地，本公开允许无噪声的物理不可克隆函数电路。有利地，本公开的结构(即，基于双单元CTT的NVM)和方法(加强初始随机但易于出错的状态)使能稳健的且无错误(即，无噪声)的PUF。此外，在本公开中，写回到NVM阵列中的数据在芯片上保持私密，以避免在编程NVM时的第三方信任问题。
在常规电路中，由于对电路或器件的环境和老化影响而发生有噪声的物理不可克隆函数(PUF)。特别地，随时间的温度、电压和电路漂移(例如，偏置温度不稳定性(BTI)、电磁(EM)能量等)可影响常规的PUF电路并影响结果。已经开发了常规电路中的许多技术来围绕PUF噪声工作。例如，这些技术包括投票、裕度分类、错误校正等，以改善或减轻PUF噪声。
相比之下，本公开使能物理不可克隆函数(PUF)，同时通过使用电荷陷阱晶体管(CTT)非易失性存储器(NVM)的方法解决了PUF输出错误(即，噪声)的问题。在本公开中，基于CTT的NVM基于双单元位单元，并且由于随机器件阈值电压(即，Vth)变化而具有随机初始状态。此外，在本公开中，非易失性存储器包括写入功能，该写入功能使得初始随机状态能够利用裕度被加强，以在后续访问中无错误(即，噪声)。在本公开中，PUF可以包括在任何组的地址或位位置处的阵列中的任何数量的位。
图1示出了根据本公开的方面的电荷陷阱晶体管物理不可克隆函数。在图1中，电荷陷阱晶体管物理不可克隆函数10包括真晶体管11和补晶体管12。在图1中，真晶体管11是NMOS晶体管，其源极连接到真位线信号BLt、其漏极连接到源极线SL以及其栅极连接到字线WL。此外，补晶体管12是NMOS晶体管，其源极连接到源极线SL、其漏极连接到补位线信号BLc以及其栅极连接到字线WL。在另一实施例中，真晶体管11和补晶体管12可以是PMOS晶体管。
在图1中，一次可编程存储器(OTPM)中的电荷陷阱晶体管物理不可克隆函数10产生随机初始数据。一次可编程存储器(OTPM)可以是例如非易失性存储器(NVM)的类型。电荷陷阱晶体管物理不可克隆函数10可以是双单元架构，该双单元架构比较两个NMOS器件(即，真晶体管11和补晶体管12)并使用NMOS器件(即，真晶体管11和补晶体管12)的阈值差来确定‘0’或‘1’状态。产生的随机初始数据由固有随机阈值电压Vth变化驱动。
在图1中，通过读取阵列地址或阵列地址的组，容易地访问电荷陷阱晶体管物理不可克隆函数10。此外，访问阵列的不同区域(即，不同的挑战)导致器件的每个副本上的随机数据。换句话说，不能预测电荷陷阱晶体管的物理不可克隆函数10的值。此外，电荷陷阱晶体管物理不可克隆函数10将具有使用电荷陷阱晶体管存储器的稳健且无噪声的物理不可克隆函数方法。相比之下，使用基于差分状态的物理不可克隆函数(例如，SRAM、差分对、蝶形器件等)的常规电路将具有噪声，该噪声来自环境变化和具有非常小的阈值电压差的位。
在图1中，真晶体管11和补晶体管12的自然变化将导致随机单元不匹配并因此导致随机数据21。如图1中的箭头所示，这些随机单元不匹配的结果产生随机数据21(即，阴影区域)，其被示出在两个场效应晶体管(FET)的德尔塔漏极电流的图表20中。随机数据21表示真晶体管11和补晶体管12的阈值电压之间的不匹配。随机数据21(即，阴影区域)示出非常小的差异，该非常小的差异不能被可靠地读取并且可能在物理不可克隆函数(PUF)中产生噪声。
图2示出了根据本公开的方面的来自基于电荷陷阱晶体管的双单元随机位映射。在图2中，随机位映射30来自基于电荷陷阱晶体管的双单元一次可编程存储器(OTPM)。随机位映射30对应于图1中的随机数据21。该随机位映射包括随机图案(即，黑色对应于“1”值而白色对应于“0”值)，其对应于图1中的真晶体管11和补晶体管12的阈值电压之间的不匹配。
本公开通过使用从读取操作(即，挑战)返回的数据或该数据的函数对电荷陷阱晶体管物理不可克隆函数10双单元阵列进行编程来解决噪声问题。特别地，本公开可以包括从电荷陷阱晶体管存储器阵列的选定区域读取随机数据。读取的数据(即，PUF响应)在电压、温度和老化(age)方面可能是不稳定的。然后将来自读取操作的数据写回到电荷陷阱晶体管存储器阵列中以便被具有裕度地存储。在本公开的实施例中，该写入操作由芯片上状态机执行，以便在器件内保持PUF数据安全。如果写入操作不是由芯片上状态机执行的，则可信的第三方将在非易失性存储器中执行写入操作。
在本公开中，写入操作将加强初始随机状态以使函数可重复。此外，将随机数据图案(例如，随机位映射30)写回CTT存储器阵列将使CTT存储器阵列100％稳定。现在，本公开的物理不可克隆函数在寿命内的任何条件或年龄下都是稳定的并且使用非易失性存储器的条件规范。换句话说，CTT存储器阵列将允许完全无噪声的PUF电路。PUF电路的稳定性可以限于非易失性存储器(NVM)的应用条件和易失性规范。因此，本公开不同于仅减轻或减少PUF噪声的常规电路。
图3示出了根据本公开的方面的用于安全物理不可克隆函数的方法。例如，图3的方法可以由图4的系统执行。在步骤41，该方法开始。在步骤42，该方法转到第一存储器地址。然后，在步骤43，从非易失性存储器的第一存储器地址读取本地阵列状态(即，随机初始状态)。在步骤44，将读取数据施加到写入端口，然后对非易失性存储器的第一存储器地址执行写入操作。在步骤45，回读非易失性存储器的第一存储器地址以确保读取数据被正确地写入。
仍然参考图3，在步骤46，执行检查以确保数据是正确的。如果数据不正确，则在步骤47，触发并输出编程失败。如果数据是正确的，则在步骤48，执行另一检查以查看这是否是非易失性存储器的最后地址。如果这是非易失性存储器的最后地址，则该过程在步骤49结束，并且物理不可克隆函数现在处于稳健的无错误状态。如果这不是非易失性存储器的最后地址，则在步骤50将地址递增到下一个存储器地址，并且该过程重复使用步骤43-48，以用于下一个存储器地址。
图4示出了根据本公开的方面的用于安全物理不可克隆函数的系统。在图4中，用于安全物理不可克隆函数的系统60包括具有控制端口63、数据输入端口64和数据输出端口65的一次可编程存储器非易失性存储器(OTPM NVM)61以及具有挑战端口66和响应端口67的读取/写入控制和数据比较62。与常规电路相比，添加读取/写入控制和数据比较62，以允许具有稳健的无错误状态的物理不可克隆函数。
在图4中，系统60将转到一次可编程存储器非易失性存储器61的第一存储器地址。然后，读取/写入控制和数据比较62将读取OTPM NVM 61的第一存储器地址的本地阵列状态(即，随机初始状态)。然后，读取/写入控制和数据比较62将读取数据(即，随机初始状态)施加到写入端口并且通过数据输入端口64写入OTPM NVM 61的第一存储器地址。在写入操作期间，响应端口67被禁止以保持物理不可克隆函数的安全。此外，挑战端口66使能在未被编程(即，不执行写入操作)时访问物理不可克隆函数响应端口67。然后，读取/写入控制和数据比较62将读回OTPM NVM 61的第一存储器地址。
仍然参考图4，读取/写入控制和数据比较62将比较/检查以确保读取数据是正确的。如果读取/写入控制和数据比较62确定读取数据不正确，则将触发并输出编程失败。如果读取/写入控制和数据比较62确定读取数据是正确的，则读取/写入控制和数据比较62进一步确定这是否是OTPM NVM 61的最后地址。如果读取/写入控制和数据比较62确定这是最后地址，则该过程结束并且物理不可克隆函数处于稳健且无错误的状态。如果读取/写入控制和数据比较62确定这不是最后地址，则地址递增到下一个地址。然后，从读取/写入控制和数据读取OTPM NVM 61的下一个存储器地址的本地阵列状态(即，随机初始状态)的步骤开始来重复该过程。
图5示出了根据本公开的方面的具有物理不可克隆函数的耦合到写入电路和读取电路的一次可编程存储器单元。在图5中，具有物理不可克隆函数的耦合到写入电路和读取电路的一次可编程存储器单元70包括真晶体管71、补晶体管72、编程晶体管73、75、数据晶体管74、76和电压调节器。真晶体管71、补晶体管72、编程晶体管73、75和数据晶体管74、76是NMOS晶体管。在另一实施例中，真晶体管71和补晶体管72可以是PMOS晶体管。
真晶体管71的源极连接到真位线BLTx、漏极连接到源极线SL以及栅极连接到字线WL。补晶体管72的源极连接到源极线SL、漏极连接到补位线BLCx以及栅极连接到字线WL。编程晶体管73的漏极连接到真位线BLTx、源极连接到数据晶体管74的漏极以及栅极连接到编程线Program。数据晶体管74的源极连接到地以及栅极连接到数据线Data。编程晶体管75的漏极连接到补位线BLCx、源极连接到数据晶体管76的漏极以及栅极连接到编程线Program。数据晶体管76具有连接到地的源极以及连接到数据线Data的补(即，！Data)的栅极。最后，电压调节器77连接到源极线SL。
在图5中，为了在具有物理不可克隆函数的耦合到写入电路和读取电路的一次可编程存储器单元70中写入单元，源极线为高，一个位线(BLTx或BLCx)接地而另一个位线(BLTx或BLCx中的另一个)是浮置的。此外，在图5中的单元70的写入操作中，写入线WL是高电压并且通过电压调节器77提供被调节的电压，该电压调节器77捕获真晶体管71和补晶体管72中的一个中的电子以在真晶体管71与补晶体管72之间创建差分阈值电压(Vth)，该差分阈值电压(Vth)由读取电路80感测作为差分电流。电压和定时由OTPM控制。
图6示出了根据本公开的方面的读取电路、写入裕度电路和用于具有物理不可克隆函数的一次可编程存储器的图表。更具体地，图6包括读取电路80、写入裕度电路110和用于具有物理不可克隆函数的一次可编程存储器的图表120。此外，读取电路80包括一次可编程存储器双单元102和一次可编程存储器差分电流感测放大器103。一次可编程存储器差分电流感测放大器103用于在一次可编程存储器阵列中读取电荷陷阱晶体管双单元(例如，一次可编程存储器双单元102)的状态。
在图6中，一次可编程存储器双单元102包括真晶体管81和补晶体管82。真晶体管81包括连接到真位线BLTx的源极、连接到源极线SL的漏极以及连接到字线WL的栅极。此外，补晶体管82包括连接到源极线SL的源极、连接到补位线BLCx的漏极以及连接到字线WL的栅极。真晶体管81和补晶体管82是NMOS晶体管。在另一实施例中，真晶体管81和补晶体管82可以是PMOS晶体管。
读取电路80包括第一位开关晶体管83、第二位开关晶体管85、第一保护晶体管84和第二保护晶体管86。第一位开关晶体管83包括连接到真位线的源极BLTx、连接到第一保护晶体管84的源极的漏极以及连接到列线COLN<x>的栅极。第二位开关晶体管85包括连接到补位线BLCx的源极、连接到第二保护晶体管86的源极的漏极以及连接到列线COLN<x>的栅极。第一保护晶体管84包括连接到真数字线DLT的漏极和连接到隔离信号ISOLATEP的栅极。第二保护晶体管86包括连接到补数字线DLC的漏极和连接到隔离信号ISOLATEP的栅极。第一位开关晶体管83、第二位开关晶体管85、第一保护晶体管84和第二保护晶体管86是PMOS晶体管。
在图6中，一次可编程存储器差分电流感测放大器103包括以下部件：第一感测放大器晶体管87；第二感测放大器晶体管88；第三感测放大器晶体管89；第四感测放大器晶体管90；第一设置晶体管91；第五感测放大器晶体管92；第六感测放大器晶体管93；第七感测放大器晶体管94；第八感测放大器晶体管95；第一锁存器96；第二锁存器97；第二设置晶体管98；第九感测放大器晶体管99；第十感测放大器晶体管100；以及第十一感测放大器晶体管101。
第一感测放大器晶体管87包括连接到电压电源VDD的源极、连接到真数字线DLT的漏极以及连接到第二感测放大器晶体管88的栅极的栅极。第二感测放大器晶体管88包括连接到电压电源VDD的源极和连接到补数字线DLC的漏极。第三感测放大器晶体管89包括连接到真数字线DLT的源极、连接到MID线的漏极以及连接到第四感测放大器晶体管90的栅极的栅极。第四感测放大器晶体管90包括连接到补数字线DLC的源极和连接到输出线OUT的漏极。
第一设置晶体管91包括连接到电压电源VDD的源极、连接到第五感测放大器晶体管92的源极的漏极以及连接到设置信号SETP的补(即，！SETP)的栅极。第五感测放大器晶体管92包括连接到节点A的漏极和连接到第七感测放大器晶体管94的栅极的栅极。第六感测放大器晶体管93包括连接到第一设置晶体管91的漏极的源极、连接到第八感测放大器晶体管95的漏极的漏极以及连接到第八感测放大器晶体管95的栅极的栅极。第七感测放大器晶体管94包括连接到节点A的漏极和连接到第二设置晶体管98的漏极的源极。第八感测放大器晶体管95包括连接到节点B的漏极和连接到第二设置晶体管98的漏极的源极。第二设置晶体管98包括连接到地的源极和连接到设置信号SETP的栅极。第二设置晶体管98是设置器件以及由设置信号SETP设置并且在感测操作期间提供到地的连接。此外，第一锁存器96和第二锁存器97用于锁存一次可编程存储器双单元102的差分电压。
第九感测放大器晶体管99包括连接到MID线的漏极、连接到第十一感测放大器晶体管101的漏极的源极以及连接到偏置电压线VBIAS的栅极。第十感测放大器100包括连接到输出线OUT的漏极、连接到第十一感测放大器晶体管101的漏极的源极以及连接到偏置电压线VBIAS的栅极。第十一感测放大器晶体管101包括连接到地的源极和连接到感测放大器使能信号SAENP的栅极。
在图6中，一次可编程存储器双单元102通过与具有物理不可克隆函数的耦合到写入电路和读取电路的一次可编程存储器单元70类似的过程产生差分电压。换句话说，在真晶体管81和补晶体管82中的一个中捕获电子以在真晶体管81与补晶体管82之间创建差分电压。一次可编程存储器差分电流感测放大器103通过真数字线DLT和补数字线DLC感测来自一次可编程存储器双单元102的差分电流。一次可编程存储器差分电流感测放大器103将放大输出线OUT上的结果。一次可编程存储器差分电流感测放大器103将差分电流转换为全数字“1”或全数字“0”电平(例如，Vdd电平“1”或接地电平“0”)并且通过第一锁存器96和第二锁存器97锁存放大的差分电压以提供全数字输出电平。在结果被锁存之后，将设置ISOLATEP信号，其将使一次可编程存储器双单元102与一次可编程存储器差分电流感测放大器103隔离。通过隔离这些电路，可以防止改变锁定的结果的值。
当以BLTx上的高阈值电压和BLCx上的较低阈值电压访问一次可编程存储器双单元102时，节点MID响应于共模电流而下降，并且输出OUT被拉至接地。另一方面，当以BLCx上的高阈值电压和BLTx上的较低阈值电压访问一次可编程存储器双单元102时，节点MID响应于共模电流而失效，并且输出OUT具有正电压差。
仍然参考图6，写入裕度电路110包括第一裕度晶体管111、第二裕度晶体管112、第三裕度晶体管113、第四裕度晶体管114、第五裕度晶体管115和第六裕度晶体管116。第一裕度晶体管111包括连接到电压电源VDD的源极、连接到第三裕度晶体管113的源极的漏极以及连接到MID线的栅极。第二裕度晶体管112包括连接到电压电源VDD的源极、连接到第四裕度晶体管114的源极的漏极以及连接到MID线的栅极。第三裕度晶体管113包括连接到第五裕度晶体管115的源极的漏极和连接到裕度DAC<0>的栅极。第四裕度晶体管114包括连接到第六裕度晶体管116的源极的漏极和连接到裕度DAC<0>的栅极。第五裕度晶体管115包括连接到真数字线DLT的漏极和连接到写入0n信号的栅极。第六裕度晶体管116包括连接到补数字线DLC的漏极和连接到写入1n信号的栅极。
写入裕度电路110用于向一次可编程存储器双单元102的电压差添加裕度。通过将裕度添加到一次可编程存储器双单元102的电压差，使一次可编程存储器差分电流感测放大器不平衡以有利于真数字线DLT或补数字线DLC变高以指示“0”或“1”数字值。
在图6中，示出了用于具有物理不可克隆函数的一次可编程存储器的图表120。图表120示出了当读取编程的“1”时相对于以纳秒为单位的时间绘制的关于真数字线DLT和补数字线DLC的电流。此外，图表120示出了当读取编程的“1”时相对于以纳秒为单位的时间绘制的关于感测放大器使能信号SAENP、字线WL、节点A处的信号、节点B处的信号以及设置信号SETP的电压。
图7示出了根据本公开的方面的用于具有物理不可克隆函数的一次可编程存储器的图表。在图7的图表130中，x轴通过数字调节增量DAC示出了感测放大器写入裕度，以及y轴示出了失效计数的百分比。在写入(即，编程)之后，图表130中的感测放大器偏移数据示出了关于0和1裕度两者的稳健信号，其中在平衡点(即，x轴上的0)附近没有单元。因此，图表130示出了满足关于操作条件和操作寿命的存储器操作标准的稳健的PUF状态。此外，在写入(即，在T0状态)之前，分布将类似于图1中的图表20，其中0和1裕度两者都具有在平衡点(即，x轴上的0)附近的大多数单元。相比之下，常规电路在x轴上的零平衡点附近具有比本公开大的失效计数。
本公开的使用双单元电荷陷阱晶体管存储器的物理不可克隆函数的电路和方法可以使用多种不同的工具以多种方式来制造。一般而言，方法和工具被用于形成具有微米和纳米尺寸的结构。已从集成电路(IC)技术中采用了用于制造本公开的使用双单元电荷陷阱晶体管存储器的物理不可克隆函数的电路和方法的方法，即，技术。例如，该结构可以建立在晶片上，并且以通过光刻工艺被图案化的材料膜来实现。特别地，使用双单元电荷陷阱晶体管存储器的物理不可克隆函数的电路和方法的制造使用三个基本构建块：(i)将薄膜材料沉积在衬底上，(ii)通过光刻成像在膜的顶部施加图案化的掩模，以及(iii)选择性地将膜蚀刻到掩模。
如上所述的方法用在集成电路芯片的制造中。所得到的集成电路芯片可以由制造商以作为裸芯片的原始晶片形式(即，作为具有多个未封装芯片的单个晶片)或者以封装形式分发。在后一种情况下，芯片被安装在单芯片封装(诸如塑料载体中，其引线固定到母板或其他更高级别的载体)或多芯片封装(诸如陶瓷载体中，其具有表面互连和/或掩埋互连中的一者或两者)中。在任何情况下，芯片然后与其他芯片、分立电路元件和/或其他信号处理设备集成，作为(a)中间产品(诸如母板)或者(b)最终产品的一部分。最终产品可以是包括集成电路芯片的任何产品，从玩具和其他低端应用，到具有显示器、键盘或其他输入设备以及中央处理器的高级计算机产品。
本公开的各种实施例的描述已为了示例的目的而给出，但并非旨在是穷举性的或限于所公开的实施例。在不脱离所描述的实施例的范围和精神的情况下，许多修改和变化对于本领域普通技术人员将是显而易见的。本文中所用术语的被选择以旨在最好地解释实施例的原理、实际应用或对市场中发现的技术的技术改进，或者使本技术领域的其他普通技术人员能理解本文公开的实施例。

Claims (20)

1.一种用于物理不可克隆函数的结构，包括存储器阵列中的非易失性存储器件的对，所述非易失性存储器件的对被感测以确定初始数据状态并且通过对所述非易失性存储器件的对的所述初始数据状态的写入操作而被加强。
2.根据权利要求1所述的结构，其中所述非易失性存储器件的对包括场效应晶体管的对。
3.根据权利要求2所述的结构，其中所述场效应晶体管的对包括第一NMOS晶体管和第二NMOS晶体管。
4.根据权利要求2所述的结构，其中所述场效应晶体管的对包括第一PMOS晶体管和第二PMOS晶体管。
5.根据权利要求3所述的结构，其中所述初始数据状态包括所述第一NMOS晶体管与所述第二NMOS晶体管之间的阈值电压的差。
6.根据权利要求5所述的结构，其中通过对所述第一NMOS晶体管和所述第二NMOS晶体管之间的从漏极到源极的电流进行比较来确定所述初始数据状态。
7.根据权利要求3所述的结构，其中所述写入操作包括在所述第一NMOS晶体管和所述第二NMOS晶体管中的一个的栅极电介质中捕获电荷。
8.根据权利要求1所述的结构，其中所述非易失性存储器件的对的所述初始数据状态由电流感测放大器感测。
9.根据权利要求8所述的结构，其中所述电流感测放大器通过真位线和补位线连接到所述非易失性存储器件的对。
10.根据权利要求9所述的结构，还包括写入裕度电路，其通过真数字线、补数字线和MID线连接到所述电流感测放大器。
11.根据权利要求10所述的结构，其中所述写入裕度电路包括多个PMOS晶体管，所述多个PMOS晶体管被配置为向所述非易失性存储器件的对之间的阈值电压的差添加裕度。
12.一种用于物理不可克隆函数的电路，包括：
双单元电荷陷阱晶体管非易失性存储器阵列；以及
读取和写入控制和数据比较部件，其被配置为读取所述双单元电荷陷阱晶体管非易失性存储器阵列的存储器地址的初始数据状态，并将所述初始数据状态写入所述双单元电荷陷阱晶体管非易失性存储器阵列的所述存储器地址。
13.根据权利要求12所述的电路，其中所述存储器地址包括场效应晶体管的对。
14.根据权利要求13所述的电路，其中，所述场效应晶体管的对包括第一NMOS晶体管和第二NMOS晶体管。
15.根据权利要求14所述的电路，其中，所述初始数据状态包括所述第一NMOS晶体管和所述第二NMOS晶体管之间的阈值电压的差。
16.根据权利要求15所述的电路，其中通过对所述第一NMOS晶体管和所述第二NMOS晶体管之间的从漏极到源极的电流进行比较来读取所述初始数据状态。
17.根据权利要求14所述的电路，其中，写入所述初始数据包括在所述第一NMOS晶体管和所述第二NMOS晶体管中的一个的栅极电介质中捕获电荷。
18.一种用于物理不可克隆函数的方法，包括：
从非易失性存储器的存储器地址读取初始数据状态；
将所述读取的初始数据状态写入到所述非易失性存储器的所述存储器地址；以及
执行检查以确定所述读取的初始数据状态是否被正确地写入在所述非易失性存储器的所述存储器地址中。
19.根据权利要求18所述的方法，还包括：响应于确定所述读取的初始数据状态未被正确地写入在所述非易失性存储器的所述存储器地址中，触发并输出编程失败。
20.根据权利要求18所述的方法，还包括：
响应于确定所述读取的初始数据状态被正确地写入在所述非易失性存储器的所述存储器地址中，确定所述存储器地址是否是所述非易失性存储器的最后存储器地址；以及
响应于确定所述存储器地址不是所述非易失性存储器的所述最后存储器地址，递增到下一个存储器地址。
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