CN112071356B - 多次可编程eeprom单元的裕度测量电路 - Google Patents

多次可编程eeprom单元的裕度测量电路 Download PDF

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Abstract

本申请涉及半导体存储器件技术领域，具体涉及一种多次可编程EEPROM单元的裕度测量电路。该多次可编程EEPROM单元的裕度测量电路包括：第一数据存储单元和第二数据存储单元；第一参考电流源和第二参考电流源；锁存比较器包括第一数据端和第二数据端，第一数据端的数据和第二数据端的数据互为反码；第一控制单元用于根据控制信号控制第一数据存储单元的数据节点或第一参考电流源的输入端，与第一数据端导通；第二控制单元用于根据控制信号控制第二数据存储单元的数据节点或第二参考电流源的输入端，与第二数据端导通。本申请可以解决相关技术中难以测量双单元结构的多次可编程EEPROM单元结构中存储位元的电压裕度问题。

Description

多次可编程EEPROM单元的裕度测量电路
技术领域
本申请涉及半导体存储器件技术领域，具体涉及一种多次可编程EEPROM(Electrically Erasable Programmable Read Only Memory，带电可擦除可编程只读存储器)单元的裕度测量电路。
背景技术
半导体集成电路工业已经产生了多种器件以解决许多不同领域中的问题。这些器件中的一些，如半导体存储器，被配置用于存储运算所需的二进制数据。只读存储器(ROM)是半导体存储器中的一种，只读存储器包括MTP(Multiple Time Programmable，多次可编程)存储器和OTP(One Time programmable，一次可编程)存储器，对于MTP存储器，EEPROM是其中的一种，可通过高于普通电压的作用来擦除和重编程，适于制作需要修改其中数据的只读存储器。
图1为相关技术中一种多次可编程EEPROM单元结构的原理图，参照图1，包括存储位元Cell，在进行读操作时，向存储位元Cell的字线WL施加裕度范围内的电压，使得在存储位元Cell中存储二进制数表征在存储位元Cell的位线BL上，并通过读出电路从输出端Dout输出。在进行存储位元Cell电压裕度测试时，通过调节施加在字线WL上的电压，使得读出数据处于正确读出和读错的边界时的字线WL上的电压，为存储位元Cell的裕度电压。
对于图2所示另一种多次可编程EEPROM单元结构，其存储位元Cell为双单元结构，即第一单元Cell_L和第二单元Cell_R组成一个用于存储一位二进制代码的存储位元。第一单元Cell_L的位线BL1和第二单元Cell_R的位线BL2分别连接在读出电路上，第一单元Cell_L和第二单元Cell_R共用字线WL。在工作时，一个存储位元的其中一个单元执行擦除操作，另一个单元执行编程操作，执行擦除操作的单元为擦除单元E_Cell，执行编程操作的单元为编程单元P_Cell。当第一单元Cell_L为擦除单元E_Cell，第二单元Cell_R为编程单元P_Cell，在共用字线WL上施加裕度范围内的电压，则第一单元Cell_L的存储节点处有电流，第二单元Cell_R的存储节点处无电流，经过读出电路，输出端Dout输出数据。当第一单元Cell_L为擦除单元P_Cell，第二单元Cell_R为编程单元E_Cell，在共用字线WL上施加裕度范围内的电压，则第一单元Cell_L的存储节点处无电流，第二单元Cell_R的存储节点处有电流，经过读出电路，输出端Dout输出数据。
然而，在对编程单元E_Cell和擦除单元P_Cell进行电压裕度测量时，由于第一单元Cell_L和第二单元Cell_R为共用字线，无法分别对第一单元Cell_L或第二单元Cell_R施加不同的调整电压，因此相关技术难以测量双单元结构的多次可编程EEPROM单元结构中存储位元的电压裕度。
发明内容
本申请提供了一种多次可编程EEPROM单元的裕度测量电路，可以解决相关技术中难以测量双单元结构的多次可编程EEPROM单元结构中存储位元的电压裕度问题。
本申请提供了一种多次可编程EEPROM单元的裕度测量电路，该多次可编程EEPROM单元的裕度测量电路包括：
第一数据存储单元和第二数据存储单元；
第一参考电流源和第二参考电流源；
锁存比较器，所述锁存比较器包括第一数据端和第二数据端，所述第一数据端的数据和第二数据端的数据互为反码；
第一控制单元，所述第一控制单元将所述第一数据存储单元的数据节点，和所述第一参考电流源的输入端，连接在所述第一数据端上，用于根据控制信号控制所述第一数据存储单元的数据节点或第一参考电流源的输入端，与所述第一数据端导通；
第二控制单元，所述第二控制单元将所述第二数据存储单元的数据节点，和所述第二参考电流源的输入端，连接在所述第二数据端上，用于根据控制信号控制所述第二数据存储单元的数据节点或第二参考电流源的输入端，与所述第二数据端导通。
可选的，所述控制信号包括第一控制信号和第二控制信号，所述第一控制信号与所述第二控制信号互为反相。
可选的，所述第一控制单元包括：第一晶体管和第二晶体管；
所述第一晶体管的漏极连接所述第一数据端，源极连接所述第一数据存储单元的数据节点，栅极连接所述第一控制信号；
所述第二晶体管的漏极连接所述第一数据端，源极连接所述第一参考电流源的输入端，栅极连接所述第二控制信号。
可选的，所述第二控制单元包括：第三晶体管和第四晶体管；
所述第三晶体管的源极连接所述第二数据端，漏极连接所述第二数据存储单元的数据节点，栅极连接所述第二控制信号；
所述第四晶体管的源极连接所述第二数据端，漏极连接所述第二参考电流源的输入端，栅极连接所述第一控制信号。
可选的，所述锁存比较器包括：第一反相器和第二反相器；
所述第一反相器的输出端连接所述第二反相器的输入端，所述第二反相器的输出端连接所述第一反相器的输入端；
所述第一反相器的输出端为所述锁存比较器的第一数据端，所述第一反相器的输入端为所述锁存比较器的第二数据端。
可选的，还包括第三反相器，所述第三反相器的输入端连接所述第一数据端，所述第三反相器的输出端为所述裕度测量电路的第一输出端。
可选的，还包括第四反相器，所述第四反相器的输入端连接所述第二数据端，所述第四反相器的输出端为所述裕度测量电路的第二输出端。
可选的，所述第一参考电流源和第二参考电流源相同。
本申请技术方案，至少包括如下优点：本申请在控制周期能够轮流控制第一参考电流源和第二数据存储单元接入锁存比较器，在多个控制周期中，通过调整施加在第一数据存储单元和第二数据存储单元上的电压值，直至输出信号错误，即可确定接入锁存比较器的数据存储单元的电压裕度。
附图说明
为了更清楚地说明本申请具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是相关技术中一种多次可编程EEPROM单元结构的原理图
图2是相关技术中另一种多次可编程EEPROM单元结构的原理图；
图3是本申请一实施例提供的多次可编程EEPROM单元的裕度测量电路原理图；
图4是本申请另一实施例提供的多次可编程EEPROM单元的裕度测量电路原理图；
图5是本申请实施例中第一控制信号和第二控制信号的时序图；
图6是本申请实施例中第一数据存储单元和第二数据存储单元的原理图。
具体实施方式
下面将结合附图，对本申请中的技术方案进行清楚、完整的描述，显然，所描述的实施例是本申请的一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在不做出创造性劳动的前提下所获得的所有其它实施例，都属于本申请保护的范围。
在本申请的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。
在本申请的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电气连接；可以是直接相连，也可以通过中间媒介间接相连，还可以是两个元件内部的连通，可以是无线连接，也可以是有线连接。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本申请中的具体含义。
此外，下面所描述的本申请不同实施方式中所涉及的技术特征只要彼此之间未构成冲突就可以相互结合。
图3，其示意出了本申请一实施例提供的多次可编程EEPROM单元的裕度测量电路原理图，该多次可编程EEPROM单元的裕度测量电路包括：
第一数据存储单元110和第二数据存储单元120。
第一参考电流源Iref1和第二参考电流源Iref2。
锁存比较器130，该锁存比较器130包括第一数据端VL和第二数据端VR，该第一数据端VL的数据和第二数据端VR的数据互为反码，即当第一数据端VL数据为“1”时，第二数据端VR的数据为“0”，当一数据端VL数据为“0”时，第二数据端VR的数据为“2”。
第一控制单元140，该第一控制单元140将所述第一数据存储单元110的数据节点BL，和第一参考电流源Iref1的输入端，连接在第一数据端VL上，用于根据第一控制信号和第二控制信号，控制第一数据存储单元110的数据节点BL与所述第一数据端VL导通，或，控制第一参考电流源Iref1的输入端与所述第一数据端VL导通。即在第一控制信号和第二控制信号的作用下，使得第一数据存储单元110的数据节点BL与所述第一数据端VL导通时，该第一参考电流源Iref1的输入端与所述第一数据端VL断开；在使得第一参考电流源Iref1的输入端与所述第一数据端VL导通时，第一数据存储单元110的数据节点BL与所述第一数据端VL断开。
第二控制单元150，该第二控制单元150将第二数据存储单元120的数据节点BR，和第二参考电流源Iref2的输入端，连接在第二数据端VR上，用于根据第一控制信号和第二控制信号，控制第二数据存储单元120的数据节点BR与该第二数据端VR导通，或控制第二参考电流源Iref2的输入端与该第二数据端VR导通。即在第一控制信号和第二控制信号的作用下，使得第二数据存储单元120的数据节点BR与该第二数据端VR导通时，第二参考电流源Iref2的输入端与该第二数据端VR断开；使得第二参考电流源Iref2的输入端与该第二数据端VR导通时，第二数据存储单元120的数据节点BR与该第二数据端VR断开。
本实施例在控制周期能够轮流控制第一参考电流源和第二数据存储单元接入锁存比较器，第二参考电流源和第一数据存储单元接入锁存比较器。即在控制周期的第一时段，第一参考电流源和第二数据存储单元接入锁存比较器，在控制周期的第二时段，第二参考电流源和第一数据存储单元接入锁存比较器。
在特定的参考电流源和特定的数据存储单元接入锁存比较器时，接入锁存比较器能够比较流经其两者所在通路的电流大小，根据电流比较结果输出信号。
在多个控制周期中，通过调整施加在第一数据存储单元和第二数据存储单元上的电压值，直至输出信号错误，即可确定接入锁存比较器的数据存储单元的电压裕度。
图4其示意出了本申请另一实施例提供的多次可编程EEPROM单元的裕度测量电路原理图，图3所示的第一控制单元140包括：第一晶体管M1和第二晶体管M2，第二控制单元150包括：第三晶体管M3和第四晶体管M4，参照图4。
该第一晶体管M1的漏极连接第一数据端VL，源极连接第一数据存储单元110的数据节点BL，栅极连接第一控制信号E1。
该第二晶体管M2的漏极连接第一数据端VL，源极连接第一参考电流源Iref1的输入端，栅极连接第二控制信号E2。
该第三晶体管M3的源极连接第二数据端VR，漏极连接第二数据存储单元120的数据节点BR，栅极连接第二控制信号E2。
该第四晶体管M4的源极连接第二数据端VR，漏极连接第二参考电流源Iref2的输入端，栅极连接第一控制信号E1。
示例性地，第一晶体管至第四晶体管均为NMOS晶体管。
继续参照图4，图3所示的锁存比较器130包括：第一反相器161和第二反相器162；该第一反相器161的输出端连接第二反相器162的输入端，该第二反相器162的输出端连接第一反相器161的输入端；该第一反相器161的输出端为该锁存比较器130的第一数据端VL，第一反相器161的输入端为该锁存比较器130的第二数据端VR。
图3和图4所示的多次可编程EEPROM单元的裕度测量电路还包括第三反相器163和第四反相器164，该第三反相器163的输入端连接第一数据端VL，该第三反相器163的输出端为该裕度测量电路的第一输出端DL；该第四反相器164的输入端连接第二数据端VR，该第四反相器164的输出端为该裕度测量电路的第二输出端DR。
示例性地，若第一数据存储单元110为擦除单元E_Cell，第二数据存储单元120为编程单元P_Cell，第一参考电流源Iref1和第二参考电流源Iref2的电流值相同且处于擦除单元E_Cell电流和编程单元P_Cell电流的中间值。图5其示意出了第一控制信号和第二控制信号的时序图，参照图5，在一个控制周期T中，包括依次进行的第一时段t1和第二时段t2，在第一时段t1第一控制信号为低电平，第二控制信号为高电平，在第二时段t2第一控制信号为高电平，第二控制信号为低电平。
需要解释的是，在工作时擦除单元E_Cell上有电流，编程单元P_Cell上无电流，若参考电流源的电流值为擦除单元E_Cell与编程单元P_Cell电流的中间值，则参考电流源的电流值大于编程单元P_Cell的电流值，且小于擦除单元E_Cell的电流值。
在第一时段t1，连接第一晶体管M1栅极和第四晶体管栅极M4的第一控制信号E1为低电平，连接第二晶体管M2栅极和第三晶体管栅极M3的第二控制信号E2为高电平，则第一晶体管M1栅极和第四晶体管栅极M4断开，第二晶体管M2栅极和第三晶体管栅极M3导通，第一参考电流源Iref1和第二数据存储单元120接入锁存比较器130，由于第一参考电流源Iref1的电流值小于第二数据存储单元120(编程单元P_Cell)的电流值，因此在第二数据存储单元120(编程单元P_Cell)正常读出时，锁存比较器130的第一数据端VL的数据值为低电平，第二数据端VR的数据值为高电平，低电平的第一数据端VL数据值和高电平的第二数据端VR数据值，分别经过第三反相器163和第四反相器164反相后，在该裕度测量电路的第一输出端DL输出信号为高电平，第二输出端DR的输出信号为低电平。
在第二时段t2，连接第一晶体管M1栅极和第四晶体管栅极M4的第一控制信号E1为高电平，连接第二晶体管M2栅极和第三晶体管栅极M3的第二控制信号E2为低电平，则第一晶体管M1栅极和第四晶体管栅极M4导通，第二晶体管M2栅极和第三晶体管栅极M3断开，第一晶体管M1栅极和第四晶体管栅极M4接入锁存比较器130，由于第一参考电流源Iref1的电流值大于第一数据存储单元110(擦除单元E_Cell)的电流值，因此在第一数据存储单元110(擦除单元E_Cell)正常读出时，锁存比较器130的第一数据端VL的数据值为高电平，第二数据端VR的数据值为低电平，高电平的第一数据端VL数据值和低电平的第二数据端VR数据值，分别经过第三反相器163和第四反相器164反相后，在该裕度测量电路的第一输出端DL输出信号为低电平，在第二输出端DR的输出信号为高电平。
图6为本申请实施例中第一数据存储单元和第二数据存储单元的原理图，参照图6，第一数据存储单元110和第二存储单元120均包括一晶体管，晶体管的栅极连在一起并连接检测电压VWL。若检测电压VWL超过编程单元P_Cell或擦除单元E_Cell的电压裕度时，则对应的存储单元则会读错。还是以上述示例为例，在控制周期T的第一时段t1，若施加在第二数据存储单元120(编程单元P_Cell)上的检测电压VWL的电压值超过电压裕度则会发生读错的情况，同样的，在控制周期T的第二时段t2，若施加在第一数据存储单元110(擦除单元E_Cell)上的检测电压VWL的电压值超过电压裕度则会发生读错的情况。
因此在具体测量编程单元P_Cell或擦除单元E_Cell的裕度电压时，需要在多个控制周期中不断调整检测电压VWL的电压值，直至使得第二数据存储单元120(编程单元P_Cell)在正确读出和读错的边界处，此时的检测电压VWL即为第二数据存储单元120(编程单元P_Cell)的裕度电压，使得第一数据存储单元110(擦除单元E_Cell)在正确读出和读出的边界处，此时的检测电压VWL即为第一数据存储单元110(擦除单元E_Cell)的裕度电压。
通过第一参考电流源和第二数据存储单元的电流比较结果输出信号，调整对第二数据存储单元施加的电压值，直至输出信号错误，即能测量得到第二数据存储单元的电压裕度，即当第二数据存储单元为编程单元P_Cell时，所测的第二数据存储单元的电压裕度为编程单元P_Cell的电压裕度，当第二数据存储单元为擦除单元E_Cell时，所测的第二数据存储单元的电压裕度为擦除单元E_Cell的电压裕度。
若第一数据存储单元110为擦除单元E_Cell，第二数据存储单元120为编程单元P_Cell，并使得第一参考电流源Iref1和第二参考电流源Iref2的电流值为则本实施例的工作原理为：在第一控制信号和第二控制信号的作用下，使得第一参考电流源Iref1的输入端与所述第一数据端VL导通，第一数据存储单元110的数据节点BL与所述第一数据端VL断开；且使得第二数据存储单元120的数据节点BR与该第二数据端VR导通，第二参考电流源Iref2的输入端与该第二数据端VR断开。即第一参考电流源Iref1和第二数据存储单元120接入锁存比较器130，第一参考电流源Iref1的电流能够与流经第二数据存储单元120的电流进行比较。
显然，上述实施例仅仅是为清楚地说明所作的举例，而并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引伸出的显而易见的变化或变动仍处于本申请创造的保护范围之中。

Claims (5)

1.一种多次可编程EEPROM单元的裕度测量电路，其特征在于，所述多次可编程EEPROM单元的裕度测量电路包括：
第一数据存储单元和第二数据存储单元；
第一参考电流源和第二参考电流源；
锁存比较器，所述锁存比较器包括第一数据端和第二数据端，所述第一数据端的数据和第二数据端的数据互为反码；
第一控制单元，所述第一控制单元将所述第一数据存储单元的数据节点，和所述第一参考电流源的输入端，连接在所述第一数据端上，用于根据控制信号控制所述第一数据存储单元的数据节点或第一参考电流源的输入端，与所述第一数据端导通；
第二控制单元，所述第二控制单元将所述第二数据存储单元的数据节点，和所述第二参考电流源的输入端，连接在所述第二数据端上，用于根据控制信号控制所述第二数据存储单元的数据节点或第二参考电流源的输入端，与所述第二数据端导通，
其中，所述控制信号包括第一控制信号和第二控制信号，所述第一控制信号与所述第二控制信号互为反相；
所述第一控制单元包括：第一晶体管和第二晶体管；所述第一晶体管的漏极连接所述第一数据端，源极连接所述第一数据存储单元的数据节点，栅极连接所述第一控制信号；所述第二晶体管的漏极连接所述第一数据端，源极连接所述第一参考电流源的输入端，栅极连接所述第二控制信号；
所述第二控制单元包括：第三晶体管和第四晶体管；所述第三晶体管的源极连接所述第二数据端，漏极连接所述第二数据存储单元的数据节点，栅极连接所述第二控制信号；所述第四晶体管的源极连接所述第二数据端，漏极连接所述第二参考电流源的输入端，栅极连接所述第一控制信号。
2.如权利要求1所述的多次可编程EEPROM单元的裕度测量电路，其特征在于，所述锁存比较器包括：第一反相器和第二反相器；
所述第一反相器的输出端连接所述第二反相器的输入端，所述第二反相器的输出端连接所述第一反相器的输入端；
所述第一反相器的输出端为所述锁存比较器的第一数据端，所述第一反相器的输入端为所述锁存比较器的第二数据端。
3.如权利要求1所述的多次可编程EEPROM单元的裕度测量电路，其特征在于，还包括第三反相器，所述第三反相器的输入端连接所述第一数据端，所述第三反相器的输出端为所述裕度测量电路的第一输出端。
4.如权利要求3所述的多次可编程EEPROM单元的裕度测量电路，其特征在于，还包括第四反相器，所述第四反相器的输入端连接所述第二数据端，所述第四反相器的输出端为所述裕度测量电路的第二输出端。
5.如权利要求1所述的多次可编程EEPROM单元的裕度测量电路，其特征在于，所述第一参考电流源和第二参考电流源相同。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11928355B2 (en) 2021-03-25 2024-03-12 Changxin Memory Technologies, Inc. Method and apparatus for determining mismatch of sense amplifier, storage medium, and electronic equipment
CN112885401B (zh) * 2021-03-25 2022-05-27 长鑫存储技术有限公司 存储单元信号裕度确定方法及装置、存储介质及电子设备

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105047225A (zh) * 2015-07-14 2015-11-11 复旦大学 一种可防止改写的非挥发存储器的写保护电路
CN110010179A (zh) * 2017-11-30 2019-07-12 台湾积体电路制造股份有限公司 电阻式随机存取存储器件及其操作方法
CN110598487A (zh) * 2018-06-13 2019-12-20 格芯公司 使用双单元电荷陷阱晶体管存储器的物理不可克隆函数

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4899241B2 (ja) * 1999-12-06 2012-03-21 ソニー株式会社 不揮発性半導体記憶装置およびその動作方法
JP2010211894A (ja) * 2009-03-12 2010-09-24 Renesas Electronics Corp 差動センスアンプ

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105047225A (zh) * 2015-07-14 2015-11-11 复旦大学 一种可防止改写的非挥发存储器的写保护电路
CN110010179A (zh) * 2017-11-30 2019-07-12 台湾积体电路制造股份有限公司 电阻式随机存取存储器件及其操作方法
CN110598487A (zh) * 2018-06-13 2019-12-20 格芯公司 使用双单元电荷陷阱晶体管存储器的物理不可克隆函数

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