TW202018704A - 利用雙單元電荷捕捉電晶體記憶體的物理不可複製功能 - Google Patents

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Abstract

本發明係關於一種包括記憶體陣列中的一對非揮發性儲存裝置的結構，該對非揮發性儲存裝置經過感測以決定初始資料狀態並且通過將該初始資料狀態寫入該對非揮發性儲存裝置的寫入操作來加強。

Description

利用雙單元電荷捕捉電晶體記憶體的物理不可複製功能
本發明係關於物理不可複製功能，尤其係關於利用雙單元電荷捕捉電晶體記憶體的物理不可複製功能之電路及方法。
物理不可複製功能(PUF，physical unclonable function)是對激勵(即查問(Challenge))作出回應(Response)的物理實體。PUF具有三個關鍵屬性：該功能必須易於從激勵(即查問)進行評估(即測量)、該功能必須難以預測(即不同的PUF之間為隨機，或不可複製的)、及該功能在任一裝置上必須穩定(即可重複)。
PUF在安全應用中至關重要，並且用於各種半導體產品中。例如，PUF可為延遲電路、SRAM電路、差動對電路、蝶形電路或非揮發性記憶體。PUF延遲電路利用電路性能的隨機性。PUF SRAM電路可使用較佳地的單元通電狀態來引入變化。PUF差動對電路使用兩半導體電路的自然變化來產生隨機值。PUF蝶形電路使用邏輯鎖來引入變化。PUF非揮發性記憶體使用具有寫/抹除步驟的各種方法，這使得單元處於可從陣列讀出的隨機狀態。此外，PUF非揮發性記憶體使可變單元響應能相同的寫入/抹除條件發揮效果作用。
在本發明之一態樣中，一種結構包括記憶體陣列中的一對非揮發性儲存裝置，其經過感測以決定初始資料狀態並且透過將該初始資料狀態寫入該對非揮發性儲存裝置的寫入操作來加強。
在本發明之另一態樣中，一電路包括一雙單元電荷捕捉電晶體(CTT，charge trap transistor)非揮發性記憶體(NVM，non-volatile memory)陣列；及一讀取和寫入控制和資料比較組件，其構成讀取該雙單元CTT NVM陣列的一記憶體位址之一初始資料狀態，並將該初始資料狀態寫入該雙單元CTT NVM陣列的該記憶體位址。
在本發明之另一態樣中，一種方法包括從一非揮發性記憶體的記憶體位址讀取一初始資料狀態，將該讀取的初始資料狀態寫入該非揮發性記憶體的該記憶體位址，及執行檢查以決定該讀取的初始資料狀態是否正確寫入該非揮發性記憶體的該記憶體位址。
10‧‧‧電荷捕捉電晶體物理不可複製功能
11‧‧‧真電晶體
12‧‧‧互補電晶體
20‧‧‧圖式
21‧‧‧隨機資料
30‧‧‧隨機位元映射
60‧‧‧安全物理不可複製功能
61‧‧‧一次性可編程記憶體非揮發性記憶體
62‧‧‧讀取/寫入控制與資料比較
63‧‧‧控制連接埠
64‧‧‧資料輸入連接埠
65‧‧‧資料輸出連接埠
66‧‧‧查問埠
67‧‧‧回應埠
70‧‧‧物理不可複製功能
71‧‧‧真電晶體
72‧‧‧互補電晶體
73、75‧‧‧編程電晶體
74、76‧‧‧資料電晶體
77‧‧‧電壓調整器
80‧‧‧讀取電路
81‧‧‧真電晶體
82‧‧‧互補電晶體
83‧‧‧第一位元開關電晶體
84‧‧‧第一保護電晶體
85‧‧‧第二位元開關電晶體
86‧‧‧電二保護電晶體
87‧‧‧第一感測放大器電晶體
88‧‧‧第二感測放大器電晶體
89‧‧‧第三感測放大器電晶體
90‧‧‧第四感測放大器電晶體
91‧‧‧第一設定電晶體
92‧‧‧第五感測放大器電晶體
93‧‧‧第六感測放大器電晶體
94‧‧‧第七感測放大器電晶體
95‧‧‧第八感測放大器電晶體
96‧‧‧第一栓控
97‧‧‧第二栓控
98‧‧‧第二設定電晶體
99‧‧‧第九感測放大器電晶體
100‧‧‧第十感測放大器電晶體
101‧‧‧第十一感測放大器電晶體
102‧‧‧一次性可編程記憶體雙單元
103‧‧‧一次性可編程記憶體差動電流感測放大器
110‧‧‧寫入裕度電路
111‧‧‧第一裕度電晶體
112‧‧‧第二裕度電晶體
113‧‧‧第三裕度電晶體
114‧‧‧第四裕度電晶體
115‧‧‧第五裕度電晶體
116‧‧‧第六裕度電晶體
120‧‧‧圖式
130‧‧‧圖式
以下將利用本發明的示例性具體實施例的非限制範例，連同參考所述多個圖式方式以詳細描述本發明。
圖1顯示根據本發明實施例之態樣的一電荷捕捉電晶體物理不可複製功能。
圖2顯示根據本發明實施例之態樣之來自一電荷捕捉電晶體型雙單元的一隨機位元映射。
圖3顯示用於根據本發明實施例之態樣的一安全物理不可複製功能之方法。
圖4顯示用於根據本發明實施例之態樣的一安全物理不可複製功能之系統。
圖5顯示耦接至具有根據本發明實施例之態樣之具有一物 理不可複製功能之一次性可編程記憶體單元，並耦接一寫入電路和一讀取電路。
圖6顯示用於具有根據本發明實施例之態樣之、一讀取電路、一寫入裕度電路、與關於具有物理不可複製功能的一次性可編程記憶體之運作圖式。
圖7顯示用於具有根據本發明實施例之態樣之具有一物理不可複製功能的一次性可編程記憶體之另一圖式。
本發明係關於一種物理不可複製功能，尤其係關於一種利用雙單元電荷捕捉電晶體記憶體的物理不可複製功能之電路及方法。更具體是，本發明允許一無雜訊的物理不可複製功能電路。具有優勢地，本發明實施例的結構(即雙單元CTT型NVM)和方法(重新強制初始隨機但容易出錯的狀態)使得能夠實現健全且無誤差(即無雜訊)的PUF。此外，在本發明實施例中，寫回NVM陣列的資料在晶片上保持私密，以避免在編程NVM時的第三方信任問題。
在傳統電路中，由於環境以及電路或裝置老化影響，因此發生充滿雜訊的物理不可複製功能(PUF)。尤其是，溫度、電壓和電路隨時間漂移(例如，偏壓溫度不穩定性(BTI，Bias Temperature Instability)、電磁(EM，electromagnetic)能量等)，其可影響傳統PUF電路並對結果產生衝擊。在傳統電路中已經開發許多技術來解決PUF雜訊問題。例如，這些技術包括決選(Voting)、裕度分類(Margin sorting)、糾錯等，以改善或減輕PUF雜訊。
對照下，本發明實施例透過使用電荷捕捉電晶體(CTT)非揮發性記憶體(NVM)的方法解決PUF輸出誤差(即雜訊)問題的同時實現物理不可複製功能(PUF)。在本發明實施例中，CTT型NVM係根據雙單元位元單元，並且由於隨機裝置臨界電壓(Vth)變化而具有隨機初始狀態。此外， 在本發明實施例中，非揮發性記憶體包括寫入功能，該功能使得初始隨機狀態能夠以裕度重新強制以在後續訪問中無錯誤(即雜訊)。在本發明中，PUF可在任何位址集或位元位置上包括陣列中任何數目的位元。
圖1顯示根據本發明之態樣的一電荷捕捉電晶體物理不可複製功能。在圖1中，一電荷捕捉電晶體物理不可複製功能10包括一真電晶體(True transistor)11和一互補電晶體(Complement transistor)12。在圖1中，該真電晶體11是NMOS電晶體，並且具有一連接到真位元線信號BLt的源極、一連接到源極線SL的汲極、及一連接到字線WL的閘極。此外，該互補電晶體12是NMOS電晶體，並且具有一連接到源極線SL的源極、一連接到互補位元線信號BLc的汲極、及一連接到字線WL的閘極。在另一具體實施例中，真電晶體11與互補電晶體12可為PMOS電晶體。
在圖1中，電荷捕捉電晶體物理不可複製功能10在一次性可編程記憶體(OTPM)中產生隨機初始資料。一次性可編程記憶體(OTPM)可為例如非揮發性記憶體(NVM)類型。電荷捕捉電晶體物理不可複製功能10可為雙單元架構，其比較兩NMOS裝置(即真電晶體11和互補電晶體12)，並使用NMOS裝置(即真電晶體11和互補電晶體12)的臨界值差異來決定「0」或「1」狀態。產生的隨機初始資料由固有隨機臨界值電壓Vth變化來驅動。
在圖1中，透過讀取陣列位址或一組陣列位址，可輕易存取電荷捕獲電晶體物理不可複製功能10。此外，存取陣列的不同區域(即不同查問)導致裝置的每一副本上之隨機資料。換言之，無法預測電荷捕捉電晶體物理不可複製功能10的值。另外，電荷捕捉電晶體物理不可複製功能10將具有使用電荷捕捉電晶體記憶體的健全且無雜訊之物理不可複製功能方法。相較之下，使用差動狀態型物理不可複製功能(例如，SRAM、差動對、蝶形裝置等)的傳統電路將具有來自環境變化的噪聲，及具有非常小臨界值電壓差的位元。
在圖1中，真電晶體11和互補電晶體12的自然變化將導致隨機單元失配，並因此導致隨機資料21失配(mismatch)。如圖1內箭頭所示，這些隨機單元失配結果產生兩個場效電晶體(FET)的差異汲極電流的圖式20中所示之隨機資料21(即陰影區域)。隨機資料21表示真電晶體11和互補電晶體12的臨界值電壓間之失配。隨機資料21(即陰影區域)顯示非常小的差異，其無法可靠地讀取並且可能在物理不可複製功能(PUF)中產生雜訊。
圖2顯示根據本發明之態樣之來自一電荷捕捉電晶體型雙單元的一隨機位元映射(bit-map)。在圖2中，隨機位元映射30是來自電荷捕捉電晶體型雙單元一次性可編程記憶體(OTPM)。隨機位元映射30對應於圖1中的隨機資料21。該隨機位元映射包括隨機圖案(即黑色對應於「1」值而白色對應於「0」值)，其對應於圖1中的真電晶體11和互補電晶體12的臨界值電壓間之失配。
本發明實施例透過利用從讀取操作(即查問)傳回的資料或該資料的函數，對電荷捕捉電晶體物理不可複製功能10雙單元陣列進行編程以解決雜訊的問題。尤其是，本發明實施例可包括從電荷捕獲電晶體記憶體陣列的選定區域讀取隨機資料。讀取的資料(即PUF回應)在電壓、溫度和時限方面可能不穩定。然後，將來自讀操作的資料寫回到電荷捕捉電晶體記憶體陣列中，以便以裕度來儲存。在本發明的具體實施例中，此寫入操作由晶片上狀態機執行，以維持裝置內的PUF資料安全。若該寫入操作不是由晶片上狀態機執行，則可信賴的第三方將在非揮發性記憶體中執行該寫入操作。
在本發明實施例中，該寫入操作將加強初始隨機狀態，以使該功能可重複。此外，將隨機資料模式(例如，隨機位元映射30)寫回CTT記憶體陣列將使CTT記憶體陣列成為100%穩定。現在，本發明的物理不可複製功能在使用壽命內的任何條件或時限(age)及該非揮發性記憶體的使 用條件規範下都將穩定。換言之，將允許CTT記憶體陣列用於完全無雜訊的PUF電路。PUF電路的穩定性可能受限於非揮發性記憶體(NVM)的應用條件和揮發性規範。因此，本發明實施例不同於其中僅減輕或減少PUF雜訊的傳統電路。
圖3顯示用於根據本發明實施例之態樣的一安全物理不可複製功能之方法。圖3的方法可例如由圖4的系統執行。在步驟41，該方法開始。在步驟42，該方法前往第一記憶體位址。然後，在步驟43，從非揮發性記憶體的第一記憶體位址讀取原生陣列狀態(即隨機初始狀態)。在步驟44，讀取資料供應至寫入連接埠，然後執行非揮發性記憶體之第一記憶體位址的寫入操作。在步驟45，讀回非揮發性記憶體的第一記憶體位址，以確保正確寫入讀取資料。
請即重新參考圖3，在步驟46，執行檢查以確定資料正確。若資料不正確，在步驟47，觸發編程錯誤並輸出。若資料正確，在步驟48，執行另一項檢查，以確認這是否為該非揮發性記憶體的最後一個位址。若是該非揮發性記憶體的最後一個位置，則處理在步驟49結束，並且此時該物理不可複製功能處於健全無錯誤狀態下。如果這不是該非揮發性記憶體的最後一個位址，則在步驟50上將該位址遞增到下一個記憶體位址，並且該處理針對下一個記憶體位址重複使用步驟43-48。
圖4顯示用於根據本發明之態樣的一安全物理不可複製功能之系統。在圖4中，所述用於安全物理不可複製功能的系統60包括具有一控制連接埠63、一資料輸入連接埠64、一資料輸出連接埠65的一次性可編程記憶體非揮發性記憶體(OTPM NVM)61；及具有一查問埠66和一回應埠67的一讀取/寫入控制與資料比較62。相較於傳統電路，加入讀取/寫入控制與資料比較62，以允許具有健全無錯誤狀態的物理不可複製功能。
在圖4中，系統60將前往一次性可編程記憶體非揮發性記憶體61的第一記憶體位址，然後，讀取/寫入控制與資料比較62將讀取 OTPM NVM 61的第一記憶體位址之該原生陣列狀態(即隨機初始狀態)。然後，讀取/寫入控制與資料比較62將該讀取資料(即隨機初始狀態)供應至該寫入連接埠，並透過資料輸入連接埠64寫入OTPM NVM 61的第一記憶體位址。在寫入操作期間，回應埠67無法維持物理不可複製功能安全。此外，當尚未編程時(即未執行寫入操作)，查問埠66可存取物理不可複製功能回應埠67。然後讀取/寫入控制與資料比較62將讀回OTPM NVM 61的該第一記憶體位址。
請即重新參考圖4，讀取/寫入控制與資料比較62將比較/檢查以確保該讀取資料正確。若讀取/寫入控制與資料比較62確定該讀取資料不正確，則將觸發並輸出編程失敗。若讀取/寫入控制與資料比較62確定該讀取資料正確，則讀取/寫入控制與資料比較62進一步確定這是否為OTPM NVM 61的最後位址。若讀取/寫入控制與資料比較62確定這是最後一個位址，則該處理結束並且物理不可複製功能處於健全且無錯誤狀態。若讀取/寫入控制與資料比較62確定這不是最後一個位址，則位址遞增到下一個位址。然後，該處理從讀取/寫入控制與資料讀取OTPM NVM 61的下一個記憶體位址之原生陣列狀態(即隨機初始狀態)開始重複。
圖5顯示耦接至具有根據本發明之態樣之耦接一寫入電路和一讀取電路而具有物理不可複製功能的之一次性可編程記憶體單元。在圖5中，耦接到一寫入電路和一讀取電路而具有物理不可複製功能70之一次性可編程記憶體單元包括一真電晶體71、一互補電晶體72、編程電晶體73、75、資料電晶體74、76和一電壓調整器77。真電晶體71、互補電晶體72、編程電晶體73、75、資料電晶體74、76都是NMOS電晶體。在另一具體實施例中，真電晶體71與互補電晶體72可為PMOS電晶體。
真電晶體71具有一連接到真位元線BLTx的源極、一連接到源極線SL的汲極、及一連接到字線WL的閘極。互補電晶體72具有一連接到源極線SL的源極、一連接到互補位元線BLCx的汲極、及一連接到 字線WL的閘極。編程電晶體73具有一連接到真位元線BLTx的汲極、一連接到資料電晶體74的汲極之源極、及一連接到程式線Program的閘極。資料電晶體74具有一連接到接地的源極及一連接至資料線Data的閘極。編程電晶體75具有一連接到互補位元線BLCx的汲極、一連接到資料電晶體76的汲極之源極、及一連接到程式線Program的閘極。資料電晶體76具有一連接到接地的源極、及一連接至資料線Data的互補(即！Data)之閘極。最後，電壓調整器77連接至源極線SL。
在圖5中，要寫入在耦接至一寫入電路和一讀取電路之具有物理不可複製功能70的一次性可編程記憶體單元中一單元，該源極線為高電壓，一位元線(BLTx或BLCx)接地且其他位元線(BLTx或BLCx之另一者)是浮動的。此外，在圖5所示單元70的寫入操作中，寫入線WL是高電壓並且透過電壓調整器77提供已調整電壓，該電壓調整器捕獲真電晶體71和互補電晶體72之一者中的電子，以在真電晶體71與互補電晶體72之間產生差動臨界電壓(Vth)，其由讀取電路80感測為差動電流。電壓與時序是由該OTPM控制。
圖6顯示用於具有根據本發明實施例之態樣之一讀取電路、一寫入裕度電路、與關於具有物理不可複製功能的一次性可編程記憶體之運作圖式。尤其是，圖6包括一讀取電路80、一寫入裕度電路110、與關於具有物理不可複製功能120的一次性可編程記憶體之運作圖式。此外，該讀取電路80包括一次性可編程記憶體雙單元102和一次性可編程記憶體差動電流感測放大器103。一次性可編程記憶體分電流感測放大器103用於讀取一次性可編程記憶體陣列中的該電荷捕捉電晶體雙單元(例如，一次性可編程記憶體雙單元102)的狀態。
在圖6中，一次性可編程記憶體雙單元102包括一真電晶體81和一互補電晶體82。該真電晶體81包括一連接到真位元線BLTx的源極、一連接到源極線SL的汲極、及一連接到字線WL的閘極。此外，該互 補電晶體82包括一連接到源極線SL的源極、一連接到互補位元線BLCx的汲極、及一連接到字線WL的閘極。真電晶體81與互補電晶體82可為NMOS電晶體。在另一具體實施例中，真電晶體81與互補電晶體82可為PMOS電晶體。
該讀取電路80包括一第一位元開關電晶體83、一第二位元開關電晶體85、一第一保護電晶體84、和一第二保護電晶體86。該第一位元開關電晶體83包括一連接到真位元線BLTx的源極、一連接到第一保護電晶體84的源極之汲極、及一連接到欄位線coln<x>的閘極。該第二位元開關電晶體85包括一連接到互補位元線BLCx的源極、一連接到第二保護電晶體86的源極之汲極、及一連接到欄位線coln<x>的閘極。該第一保護電晶體84包括一連接到真位元線DLT的汲極、及一連接至絕緣信號isolatep的閘極。該第二保護電晶體86包括一連接到互補位元線DLC的汲極、及一連接至絕緣信號isolatep的閘極。第一位元開關電晶體83、第二位元開關電晶體85、第一保護電晶體84和第二保護電晶體86都是PMOS電晶體。
在圖6中，一次性可編程記憶體差動電路感測放大器103包括下列組件：一第一感測放大器電晶體87、一第二感測放大器電晶體88、一第三感測放大器電晶體89、一第四感測放大器電晶體90、一第一設定電晶體91、一第五感測放大器電晶體92、一第六感測放大器電晶體93、一第七感測放大器電晶體94、一第八感測放大器電晶體95、一第一栓控96、一第二栓控97、一第二設定電晶體98、一第九感測放大器電晶體99、一第十感測放大器電晶體100、及一第十一感測放大器電晶體101。
該第一感測放大器電晶體87包括一連接到電壓電源供應VDD的源極、一連接到真位元線DLT的汲極、及一連接到第二感測放大器電晶體88的閘極之閘極。該第二感測放大器電晶體88包括一連接到電壓電源供應VDD的源極、及一連接到互補位元線DLC的汲極。該第三感測放大器電晶體89包括一連接到真位元線DLT的源極、一連接到的MID線 的汲極、及一連接到第四感測放大器電晶體90的閘極之閘極。該第四感測電晶體90包括一連接到互補位元線DLC的源極、及一連接至輸出線OUT的汲極。
該第一設定電晶體91包括一連接到電壓電源供應VDD的源極、一連接到第五感測放大器電晶體92的源極之汲極、及一連接到設定信號SETP的互補(即！SETP)之閘極。該第五感測放大器電晶體92包括一連接到節點A的汲極、及一連接到第七感測放大器電晶體94的閘極之閘極。挨第六感測放大器電晶體93包括一連接到第一設定電晶體91的汲極之源極、一連接到第八感測放大器電晶體95的汲極之汲極、及一連接到第八感測放大器電晶體95的閘極之閘極。該第七感測放大器電晶體94包括一連接到節點A的汲極、及一連接到第二設定電晶體98的汲極之源極。該第八感測放大器電晶體95包括一連接到節點B的汲極、及一連接到第二設定電晶體98的汲極之源極。該第二設定電晶體98包括一連接到接地的源極、及一連接至該設定信號STEP的閘極。該第二設定電晶體98是一設定裝置，並且由設定信號SETP設定並且在感測操作期間提供連接至接地。此外，第一栓控96和第二栓控97用於栓控一次性可編程記憶體雙單元102的差動電壓。
該第九感測電晶體99包括一連接到MID線的汲極、一連接到第十一感測放大器電晶體101的汲極之源極、及一連接到偏壓線VBIAS的閘極。該第十感測放大器電晶體100包括一連接到輸出線OUT的汲極、一連接到第十一感測放大器電晶體101的汲極之源極、及一連接到偏壓線VBIAS的閘極。該第十一感測放大器電晶體101包括一連接到接地的源極、及一連接到感測放大器啟用信號SAENP的閘極。
在圖6中，一次性可編程記憶體雙單元102透過耦接寫入電路與讀取電路而具有物理不可複製功能70之一次性可編程記憶體單元類似之過程來產生差動電壓。換言之，在真電晶體81和互補電晶體82之一者 中捕捉電子，以在真電晶體81與互補電晶體82之間產生差動電壓。一次性可編程記憶體差動電流感測放大器103透過真位元線DLT和互補位元線DLC感測來自一次性可編程記憶體雙單元102的差動電流。一次性可編程記憶體差動電流感測放大器103將放大輸出線OUT上的結果。一次性可編程記憶體差動電流感測放大器103將差動電流轉換為全數位「1」或全數位「0」位準(例如，Vdd位準「1」或接地位準「0」)，並栓控已通過第一栓控96和第二栓控97的已放大差動電壓，以提供全數位輸出位準。在栓控結果之後，將設定ISOLATEP信號，其將一次性可編程記憶體雙單元102與一次性可編程記憶體差動電流感測放大器103隔離。透過隔離這些電路，可避免改變該栓控結果值。
當以BLTx上的高臨界值電壓和BLCx上的低臨界值電壓存取一次性可編程記憶體雙單元102時，節點MID將響應共模式電流而下降，並且將輸出OUT拉向接地。在另一方面，當在BLCx上的高臨界值電壓和BLTx上的低臨界值電壓存取一次性可編程記憶體雙單元102時，節點MID將響應共模式電流而下降，並且輸出OUT具有正電壓差。
請即重新參考圖6，寫入裕度電路110包括一第一裕度電晶體111、一第二裕度電晶體112、一第三裕度電晶體113、一第四裕度電晶體114、一第五裕度電晶體115、和一第六裕度電晶體116。該第一裕度電晶體111包括一連接到電壓電源供應VDD的源極、一連接到第三裕度電晶體113的源極之汲極、及一連接到該MID線的閘極。該第二裕度電晶體112包括一連接到電壓電源供應VDD的源極、一連接到第四裕度電晶體114的源極之汲極、及一連接到該MID線的閘極。該第三裕度電晶體113包括一連接到第五裕度電晶體115的源極之汲極、及一連接到該裕度dac<0>的閘極。該第四裕度電晶體114包括一連接到第六裕度電晶體116的源極之汲極、及一連接到該裕度dac<0>的閘極。該第五裕度電晶體115包括一連接到真位元線DLT的汲極、及一連接到寫入0n信號的閘極。該第六裕度電晶 體116包括一連接到互補位元線DLC的汲極、及一連接到寫入1n信號的閘極。
寫入裕度電路110用於將裕度加入一次性可編程記憶體雙單元102的電壓差。透過將裕度加入一次性可編程記憶體雙單元102的電壓差，該一次性可編程記憶體差動電流感測放大器不平衡，以有利於真位元線DLT或互補位元線DLC變高成表示「0」或「1」數值。
在圖6，圖式120顯示用於具備物理不可複製功能的一次性可編程記憶體。圖式120顯示當讀取已編程「1」時，以奈秒為單位隨時間繪製的一真位元線DLT和一互補位元線DLC。此外，圖式120顯示當讀取已編程「1」時，感測放大器啟用以奈秒為單位隨時間繪製的信號SAENP、字線WL、節點A處信號、節點B處信號及設定信號SETP。
圖7顯示用於具有根據本發明實施例之態樣之一物理不可複製功能的一次性可編程記憶體之運作圖式。在圖7的圖式130中，x軸顯示具有數位調整增量DAC的感測放大器寫入裕度，並且y軸顯示失敗計數的百分比。在寫入(即編程)之後，圖式130中的感測放大器偏移資料顯示0和1的健全信號，在平衡點附近沒有單元(即x軸上為0)。因此，圖式130顯示滿足操作條件和操作壽命的記憶體操作標準之健全PUF狀態。此外，在寫入之前(即在T0狀態)之後，分配類似於圖1中的圖式20，其中0和1兩者具有大多數靠近平衡點的單元(即x軸上為0)。相較之下，傳統電路在x軸上的零平衡點附近具有比本發明實施例更多的失敗計數。
利用本發明實施例的雙單元電荷捕捉電晶體記憶體的物理不可複製功能之電路及方法可使用多種不同的工具以多種方式製造。一般來說，該等方法與工具用來形成毫米與奈米等級尺寸的結構。積體電路(IC)技術採用了用來製造利用本發明實施例的雙單元電荷捕捉電晶體記憶體的物理不可複製功能之電路及方法之方法論(即技術)。例如，該等結構建立在晶圓上，並且透過在晶圓頂部上以光微影蝕刻製程所圖案的材料薄膜中實 現。尤其是，製造利用雙單元電荷捕捉電晶體記憶體製造的物理不可複製功能之電路和方法使用三個基本建構方塊：(i)將材料薄膜沈積在一基材上，(ii)利用光微影蝕刻成像將一圖案化光罩應用於該等薄膜頂端上，及(iii)選擇蝕刻光罩薄膜。
上述該(等)方法用於積體電路晶片製造。生成的積體電路晶片可由業者以原始晶圓形式(也就是具有多個未封裝晶片的單一晶圓)、當成裸晶粒或已封裝形式來流通。在後者案例中，晶片固定在單晶片封裝內(諸如塑膠載體，具有導線黏貼至主機板或其他更高層載體)或固定在多晶片封裝內(諸如一或兩表面具有表面互連或掩埋互連的陶瓷載體)。然後，在任何案例中，晶片與其他晶片、離散電路元件及/或其他信號處理裝置整合成為(a)中間產品，諸如主機板，或(b)末端產品之一部分。末端產品可為包括積體電路晶片的任何產品，範圍從玩具與其他低端應用到具有顯示器、鍵盤或其他輸入裝置及中央處理器的進階電腦產品。
為了說明而呈現本發明之各種具體實施例的描述，但沒有意欲將本發明全然受限於所揭露的形式。在不悖離所描述具體實施例之範疇與精神的前提下，熟習該項技藝者將瞭解許多修正例及變化例。本說明書使用的術語係為了能最佳解釋具體實施例的原理、市場上所發現技術的實際應用或技術改進，或可讓熟習該項技藝者理解本說明書所揭示的具體實施例。
70‧‧‧物理不可複製功能
71‧‧‧真電晶體
72‧‧‧互補電晶體
73、75‧‧‧編程電晶體
74、76‧‧‧資料電晶體
77‧‧‧電壓調整器

Claims (20)

  1. 一種包括記憶體陣列中的一對非揮發性儲存裝置的結構，該對非揮發性儲存裝置經過感測以決定初始資料狀態並且通過將該初始資料狀態寫入該對非揮發性儲存裝置的寫入操作來加強。
  2. 如申請專利範圍第1項之結構，其中的該對非揮發性儲存裝置包括一對場效電晶體(FET)。
  3. 如申請專利範圍第2項之結構，其中的該對FET包括一第一NMOS電晶體及一第二NMOS電晶體。
  4. 如申請專利範圍第2項之結構，其中的該對FET包括一第一PMOS電晶體及一第二PMOS電晶體。
  5. 如申請專利範圍第3項之結構，其中的該初始資料狀態包括該第一NMOS電晶體與該第二NMOS電晶體之間的一臨界電壓差。
  6. 如申請專利範圍第5項之結構，其中透過比較該第一NMOS電晶體與該第二NMOS電晶體之間從汲極流向源極的電流來決定該初始資料狀態。
  7. 如申請專利範圍第3項之結構，其中的該寫入操作包括捕捉該第一NMOS電晶體與該第二NMOS電晶體之一者的閘極介電質內的電荷。
  8. 如申請專利範圍第1項之結構，其中透過一電流感測放大器感測該對非揮發性儲存裝置的該初始資料狀態。
  9. 如申請專利範圍第8項之結構，其中的該電流感測放大器透過一真位元線(BLT)和一互補位元線(BLC)連接至該對非揮發性儲存裝置。
  10. 如申請專利範圍第9項之結構，其更包括一寫入裕度電路，其透過一真位元線(BLT)、一互補位元線(BLC)、及一MID線連接至該電流感測放大器。
  11. 如申請專利範圍第10項之結構，其中的該寫入裕度電路包括複數個PMOS電晶體，其構成將一裕度加入該對非揮發性儲存裝置之間的一臨界電壓差。
  12. 一種電路，包括：一雙單元電荷捕捉電晶體(CTT)非揮發性記憶體(NVM)陣列；及一讀取和寫入控制和資料比較組件，其構成讀取該雙單元CTT NVM陣列的一記憶體位址之一初始資料狀態，並將該初始資料狀態寫入該雙單元CTT NVM陣列的該記憶體位址。
  13. 如申請專利範圍第12項之電路，其中的該記憶體位址包括一對場效電晶體(FET)。
  14. 如申請專利範圍第13項之電路，其中的該對FET包括一第一NMOS電晶體及一第二NMOS電晶體。
  15. 如申請專利範圍第14項之電路，其中的該初始資料狀態包括該第一NMOS電晶體與該第二NMOS電晶體之間的一臨界電壓差。
  16. 如申請專利範圍第15項之電路，其中透過比較該第一NMOS電晶體與該第二NMOS電晶體之間從汲極流向源極的電流來讀取該初始資料狀態。
  17. 如申請專利範圍第14項之電路，其中的該寫入該初始資料包括捕捉該第一NMOS電晶體與該第二NMOS電晶體之一者的閘極介電質內的電荷。
  18. 一種方法，包括：從一非揮發性記憶體的一記憶體位址讀取一初始資料狀態；將該讀取的初始資料狀態寫入該非揮發性記憶體的該記憶體位址；及執行檢查以決定該讀取的初始資料狀態是否正確寫入該非揮發性記憶體的該記憶體位址。
  19. 如申請專利範圍第18項之方法，其更包括因應確定該讀取的初始資料狀態未正確寫入該非揮發性記憶體的該記憶體位址，觸發並輸出一編程失敗。
  20. 如申請專利範圍第18項之方法，另包括：因應確定該讀取的初始資料狀態正確寫入該非揮發性記憶體的該記憶體位址，決定該記憶體位址是否為該非揮發性記憶體的最後一個記憶體位址；及因應確定該記憶體位址並非該非揮發性記憶體的該最後一個記憶體位址，增量至下一個記憶體位址。
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